JP2014220487A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明の実施形態は、配線抵抗が小さく、消費電力が小さい半導体記憶装置及びその製造方法を提供することを目的とする。【解決手段】実施形態に係る半導体記憶装置は、第1方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第2方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第2方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、前記上部配線は、前記メモリセル上に成膜された上部配線第1部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第1部分の結晶粒径と異なる上部配線第2部分からなり、前記メモリセルの上面は、前記層間絶縁膜の上面よりも低いことを特徴とする。【選択図】図10
Description
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに用いた抵抗変化型の半導体記憶装置が提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。
この可変抵抗素子を用いた半導体記憶装置の場合、メモリセルをクロスポイント型に形成できるため、メモリセル1つ当たりのサイズを小さくできるのに加え、メモリセルアレイを3次元構造にできることから、大容量且つチップサイズの小さい半導体記憶装置を実現することができる。
本発明の実施形態は、配線抵抗が小さく、消費電力が小さい半導体記憶装置及びその製造方法を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、互いに交差する2つの方向を第1方向及び第2方向とし、第1方向及び第2方向と交差する方向を上下方向とした場合、第1方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第2方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第2方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、前記上部配線は、前記メモリセル上に成膜された上部配線第1部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第1部分の結晶粒径と異なる上部配線第2部分からなり、前記メモリセルの上面は、前記層間絶縁膜の上面よりも低いことを特徴とする。
以下、図面を参照しながら実施形態に係る半導体記憶装置及びその製造方法について説明する。
[第1の実施形態]
先ず、第1の実施形態に係る半導体記憶装置の全体構成について説明する。
図1は、本実施形態に係る半導体記憶装置の構成を示すブロック図の一例である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、マトリクス状に配置された複数のメモリセルMCと、これら複数のメモリセルMCを選択する複数のワード線WL(下部配線)及び複数のビット線BL(上部配線)を有する。
先ず、第1の実施形態に係る半導体記憶装置の全体構成について説明する。
図1は、本実施形態に係る半導体記憶装置の構成を示すブロック図の一例である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、マトリクス状に配置された複数のメモリセルMCと、これら複数のメモリセルMCを選択する複数のワード線WL(下部配線)及び複数のビット線BL(上部配線)を有する。
メモリセルアレイ1のワード線WLには、ワード線WLを選択し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。また、メモリセルアレイ1のビット線BLには、ビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。
次に、メモリセルアレイ1の構造について説明する。
図2は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。図2において、ロウ方向を「X方向」(第1方向)、カラム方向を「Y方向」(第2方向)、ロウ方向及びカラム方向に交差する上下方向を「Z方向」として示している。以降で示す図においても同様である。
図2は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。図2において、ロウ方向を「X方向」(第1方向)、カラム方向を「Y方向」(第2方向)、ロウ方向及びカラム方向に交差する上下方向を「Z方向」として示している。以降で示す図においても同様である。
メモリセルアレイ1は、カラム方向に延びる複数のビット線BL、ロウ方向に延びる複数のワード線WL、並びに、これら複数のビット線BL及び複数のワード線WLの各交差部において両配線に挟まれるように配置されたメモリセルMCを有する。ビット線BL及びワード線WLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、W、WSi、NiSi、CoSi等を用いることができる。
次に、メモリセルMCについて説明する。
図3A及び3Bは、本実施形態に係る半導体記憶装置のメモリセルの断面図及びメモリセルの等価回路図である。図3Aは、図2におけるI−I´線で切断して矢印方向に見た場合のメモリセル1つ分の断面図の一例である。
図3A及び3Bは、本実施形態に係る半導体記憶装置のメモリセルの断面図及びメモリセルの等価回路図である。図3Aは、図2におけるI−I´線で切断して矢印方向に見た場合のメモリセル1つ分の断面図の一例である。
メモリセルMCは、図3Bに示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。
可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL2及びEL3が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PrIrOx、PtRhOx、Rh/TaAlN等が用いられる。なお、電極EL3上には、必要に応じて、図3Bに示すように、配向性を一様にするためのW等からなるトップ電極ELTを配置しても良い。また、メモリセルMCには、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子VRは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの、酸化膜の酸素濃度を変化させることにより膜の抵抗を変化させるもの、金属陽イオンを析出させて電極間に架橋(コンダクティングブリッジ)を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの、電圧あるいは電流印加により抵抗値が変化するもの(ReRAM)、等を用いることができる。
図4は、ReRAM素子の例を示す図である。図4に示すReRAM素子は、電極層11及び13間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXz(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM2O4)、イルメナイト構造(AMO3)、デラフォサイト構造(AMO2)、LiMoN2構造(AMN2)、ウルフラマイト構造(AMO4)、オリビン構造(A2MO4)、ホランダイト構造(AxMO2)、ラムスデライト構造(AxMO2)、ペロブスカイト構造(AMO3)等の結晶構造を持つ材料により構成される。
図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオン(Zn)、大きな白丸は陰イオン(O)、小さな黒丸は遷移元素イオン(Mn)をそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態(低抵抗状態)を初期状態(高抵抗状態)にリセットするには、例えば、記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
非オーミック素子NOは、例えば、ショットキーダイオード、PN接合ダイオード、PINダイオード等の各種ダイオード、MIM(Metal-Insulator-Metal)構造、SIS構造(Silicon-Insulator-Silicon)等からなる。ここにもバリアメタル層、接着層を形成する電極EL1、EL2を挿入しても良い。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PrIrOx、PrRhOx、Rh/TaAlN等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、MIM構造、SIS構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子NOと可変抵抗素子VRの配置は、図3と上下を逆にしても良いし、非オーミック素子NOの極性を上下反転させても良い。
次に、メモリセルアレイ1の製造工程について説明する。
図5〜10は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
図5〜10は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
始めに、図5に示すように、半導体基板101上に周辺回路を構成するトランジスタ等(図示せず)を形成する。トランジスタ等の上にSiO2等からなる層間絶縁層102を堆積させる。続いて、CVD(Chemical Vapor Deposition)やPVD(Physical Vapor Deposition)等を用いて、層間絶縁層102上にワード線WLとなる下部配線層103´、電極EL1となる層104´´、非オーミック素子NOとなる層105´´、電極EL2となる層106´´、可変抵抗素子VRとなる層107´´、電極EL3となる層108´´、及びトップ電極ELTとなる層109(3)を順次積層する。このうち、層104´´〜109(3)がメモリセルMCとなるメモリセル層110(3)となる。その後、必要に応じて、層109(3)上にロウ方向に延びるライン/スペースパターンのSiO2等からなるハードマスクを成膜しても良い。
続いて、図6に示すように、例えば、ドライエッチング法を用いて、メモリセル層110(3)及び下部配線層103´に対して、層間絶縁層102の上面が露出するまで、ロウ方向に延びる複数の溝112(第1溝)を形成する。これによって、下部配線層103´及びメモリセル層110(3)は、ロウ方向に分断された下部配線層103及びメモリセル層110´´となる。そして、下部配線層103が、ワード線WLとなる。
続いて、図7に示すように、溝112に例えばSiO2等からなる層間絶縁膜113´を埋め込む。続いて、メモリセル層110´´及び層間絶縁膜113´の上面をCMP(Chemical Mechanical Polish)等を用いて平滑化する。
続いて、図8に示すように、ウェットエッチング法を用いて、トップ電極ELTとなる層109´´の上部を5〜10nm程度除去する。ウェットエッチングは、酸性の薬液等を用いて層間絶縁膜113´との選択比を持たせるように実行する。これによって、層109´´は、層109´となり、メモリセル層110´´は、メモリセル層110´となる。この工程によって、トップ電極ELTとなる層109´の上面は、層間絶縁膜113´の上面よりも低くなる。
続いて、図9に示すように、例えば、スパッタリング法を用いて、メモリセル層110´及び層間絶縁膜113´上にビット線BLとなる上部配線層114´を成膜する。ここで、成膜された上部配線層114´には、平均的な結晶粒径の違いによって、メモリセル層110´上に成膜された第1部分114a´(以下、単に「第1部分」と呼ぶ)と、層間絶縁膜113´上に成膜された第2部分114b´(以下、単に「第2部分」と呼ぶ)ができる。なお、上部配線層114´及びこの上部配線層114´から形成されるビット線BLについては後ほど詳述する。
続いて、図10に示すように、ドライエッチング法等を用いて、上部配線層114´、層間絶縁膜113´、及びメモリセル層110´に対して、下部配線層103の上面が露出するまで、カラム方向に延びる複数の溝115(第2溝)を形成する。これによって、上部配線層114´、層間絶縁膜113´、及びメモリセル層110´は、カラム方向に分断された上部配線層114、層間絶縁膜113、及びメモリセル層110となる。そして、上部配線層114及びメモリセル層110が、ワード線WL及びメモリセルMCとなる。なお、溝115の底面は、メモリセル層110´の電極104´の上面の位置であっても良い。
その後、必要に応じて、溝115対してSiO2等からなる層間絶縁膜等を埋め込むことで、メモリセルアレイ1を製造することができる。
次に、上記工程によって製造されたメモリセルアレイ1の効果について説明する。
始めに、上部配線層114(ビット線BL)の第1部分114a及び第2部分114bの性質について説明する。
始めに、上部配線層114(ビット線BL)の第1部分114a及び第2部分114bの性質について説明する。
図11は、下地の材料及び配線の材料の組み合わせと配線の結晶粒径との関係を示すグラフである。図11には、(i)下地をSiO2、配線を50nm厚のWとした場合、(ii)下地をSiO2及び10nm厚のTiN、配線を50nm厚のWNとした場合、(iii)下地をSiO2及び10nm厚のWN、配線を50nm厚のWとして場合、(iv)下地をSiO2及び10nm厚のTiN、配線を50nm厚のWとした場合、(v)下地をSiO2及び10nm厚のTiN、配線を50nm厚のWNとした場合、(vi)下地をSiO2、10nm厚のTiN、及び10nm厚のWN、配線を50nm厚のWとした場合、が示されている。
このグラフから明らかなように、配線の材料がW、WNであるかに関わらず、下地にTiNがない場合、配線の平均結晶粒径が50nm以上と比較的大きいのに対し、下地にTiNがある場合、配線の平均結晶粒径が半分以下と小さくなる。換言すれば、下地にTiNがない場合、配線抵抗が低くなり、下地にTiNがある場合、配線抵抗が高くなる。
図12は、下地の材料毎の配線の厚さと配線のシート抵抗との関係を示すグラフの一例である。図12は、配線の厚さが100nmの場合である。また、図12には、(i)下地がない場合、(ii)下地を5nm厚のTiNとした場合、(iii)下地を5nmのWNとした場合、(iv)下地を10nm厚のWNとした場合、が示されている。いずれも配線はWによって成膜されている。
配線の厚みが100nmの場合、図12に示すように、配線のシート抵抗Rsは、配線の幅に大きく依存することなく、下地にTiNがない場合のシート抵抗は、下地にTiNがある場合のシート抵抗に比べ、値が2倍程度となる。このように、同じ材料を使っても、その配線を成膜する下地の材料によって配線抵抗は大きく異なることが分かる。
以上の事を、図5〜10に示す工程で製造された上部配線層114(ビット線BL)に当てはめて考える。電極EL3の材料をTiNとした場合、メモリセル層110´上で成膜される第1部分114a´は、SiO2を材料とする第2部分114b´よりも、結晶粒径が小さい。すなわち、第1部分114a´のシート抵抗は第2部分114b´のシート抵抗よりも抵抗値が大きくなることが分かる。つまり、第1部分114a´よりも第2部分114b´の割合が大きくなるように上部配線層114´を成膜すれば、ビット線BLの配線抵抗を低く抑えることができる。
そこで、本実施形態では、メモリセル層110´及び層間絶縁膜113´の上面の高さを調整することで、上部配線114の第1部分114a´及び第2部分114b´の割合を調整する。
図13〜15A及び15Bは、本実施形態に係る半導体記憶装置における配線の結晶粒径の違いを説明するメモリセルアレイの断面図である。
本実施形態に係る製造方法の場合、図9に示すように、上部配線層114´を例えばスパッタリング法を用いて成膜する。ここで、スパッタリング法の性質上、下地の上面の位置が高いほど、成長レートが早くなる。そのため、上部配線層114´の第1部分114a´及び第2部分114b´は、具体的には以下のようになる。
図13は、メモリセル層110´の上面と層間絶縁膜113´の上面の高さを揃えた後、上部配線層114´を成膜した場合を示している。この場合、メモリセル層110´上面から成長する第1部分114a´と、層間絶縁膜113´上面から成長する第2部分114b´の成長レートは同程度になるため、第1部分114a´、第2部分114b´ともに、略四角形状になる。
一方、図14Aは、メモリセル層110´の上面に対して、層間絶縁膜113´の上面を低くした(凹ませた)後、上部配線層114´を成膜した場合を示している。この場合、メモリセル層110´上面から成長する第1部分114a´の方が、層間絶縁膜層113´上面から成長する第2部分114b´よりも成長レートが早くなるため、第1部分114a´はメモリセル層110´上面から放射状に成長するのに対し、第2部分114b´は成長レートの早い第1部分114a´によって成長が抑制される。そのため、第2部分114b´のロウ方向を面法線とする断面は、上方ほどカラム方向の幅が狭くなる形状となる。その結果、第2部分114b´に比べ第1部分114a´の占める割合が高い上部配線層114´が成膜される。
また、図14Bに示すように、スパッタリング法を用いると、層間絶縁膜層113´よりも上に位置する層109´の側面からも上部配線層114´が形成される場合がある。層間絶縁膜層113´上からも上部配線層114´が成長するが、層109´の側面から成長した第1部分114a´により層間絶縁膜層113´の上部において閉塞される。その結果、第2部分114b´の成長が抑制され、第2部分114b´に比べ第1部分114a´の占める割合が高い上部配線層114´が成膜される。また、第1部分114aの下面は曲面となる。
また、図15Aは、層間絶縁膜113´の上面に対して、メモリセル層110´の上面を低くした後(凹ませた後)、上部配線層114´を成膜した場合を示している。この場合、層間絶縁膜113´上面から成長する第2部分114b´の方が、メモリセル層110´上面から成長する第2部分114a´よりも成長レートが早くなるため、第2部分114b´は層間絶縁膜113´上面から放射状に成長するのに対し、第1部分114a´は成長レートの早い第2部分114b´によって成長が抑制される。そのため、第2部分114b´のロウ方向を面法線とする断面は、上方ほどカラム方向の幅が狭くなる形状となる。その結果、第1部分114a´に比べ第2部分114b´の占める割合が高い上部配線層114´が成膜される。
また、図15Bに示すように、スパッタリング法を用いると、メモリセル層110´よりも上に位置する層間絶縁膜層113´の側面からも上部配線層114´が形成される場合がある。メモリセル層110´上からも上部配線層114´が成長するが、層間絶縁膜層113´の側面から成長した第2部分114b´によりメモリセル層110´の上部において閉塞される。その結果、第1部分114a´の成長が抑制され、第1部分114a´に比べ第2部分114b´の占める割合が高い上部配線層114´が成膜される。また、第2部分114bの下面は曲面となる。
図16は、本実施形態に係る半導体記憶装置における層間絶縁膜上面に対するメモリセル層上面の深さと配線のシート抵抗との関係を示すグラフである。図16は、メモリセルMCの電極EL3の材料をTiNとし、層間絶縁膜の材料をSiO2とした場合を示している。
この場合、図11及び12を用いて説明した様に、第1部分114a´は、電極EL3の材料として下地に含まれるTiNの影響によって、結晶粒径が小さく、シート抵抗が高くなる。一方、第2部分114b´は、下地にTiNが含まれていないため、結晶粒径が大きく、シート抵抗が低くなる。その結果、図18のグラフに示すように、小さいシート抵抗を持つ第2部分114bの割合が大きい程、つまり、層間絶縁膜113上面に対するメモリセル層110上面の深さαが深いほどビット線BL全体のシート抵抗Rsが低くなる。
その点、図5〜10に示したメモリセルアレイ1の製造工程によれば、図17に示すように、メモリセル層110´の上面を層間絶縁膜113´の上面よりも低くしている(凹ませている)ため、ビット線BLの配線抵抗を小さくすることができる。
なお、メモリセル層110´や層間絶縁膜113´の材料によっては、第1部分114a´のシート抵抗よりも第2部分114b´のシート抵抗が高くなる場合もある。この場合、図14A及び14Bに示すように、層間絶縁膜113´の上面をメモリセル層110´の上面よりも低くする(凹ませる)ことで、ビット線BLの配線抵抗を小さくすることができる。
また、第1部分114a´のシート抵抗と第2部分114b´のシート抵抗が同程度である場合、メモリセル層110´と層間絶縁膜113´の上面の高さの関係がいずれの場合であってもビット線BLの配線抵抗が変わらない。但し、図13A及び13Bに示すように、メモリセル層110´と層間絶縁膜113´の上面を同じにする場合、メモリセル層110´或いは層間絶縁膜113´の上面の高さ調整を必要としないため、その分だけ製造プロセスをより簡略化することができる。
なお、層間絶縁膜113´上面に対するメモリセル層110´上面を深くし過ぎた場合、或いは、メモリセル層110´上面に対する層間絶縁膜113´上面を深くし過ぎた場合、図14A、14B、15A、及び15Bに示す点線円aの部分に、ボイドが発生する場合がある。
以上、本実施形態によれば、メモリセル層と層間絶縁膜の上面の高さを適切に調整することで、配線抵抗が小さく、消費電力が小さい半導体記憶装置、及びその製造方法を提供することができる。
[第2の実施形態]
第2の実施形態は、メモリセル層の上部の除去の工程について列挙していく。ここで説明する工程は、第1の実施形態における図8に示す工程の代わりとなるものである。したがって、ここで説明する工程以外の工程については、第1の実施形態と同様であるため、本実施形態では説明を割愛する。
第2の実施形態は、メモリセル層の上部の除去の工程について列挙していく。ここで説明する工程は、第1の実施形態における図8に示す工程の代わりとなるものである。したがって、ここで説明する工程以外の工程については、第1の実施形態と同様であるため、本実施形態では説明を割愛する。
図17〜19は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を示す斜視図の一例である。
1つ目は、ドライエッチング法を用いる方法である。図17に示すように、メモリセルMCのトップ電極ELTとなる層109´´を、ドライエッチング法を用いて5〜10nm程度除去する。
2つ目は、アッシング法を用いる方法である。図18で示すように、メモリセルMCのトップ電極ELTとなる層109´´の表層(図20の斜線を施した部分)をアッシング法を用いて酸化する。その後、Wが酸化してWOxとなった層109´´を、ウェットエッチング法を用いて除去する。ウェットエッチングは、酸化された層109´´の表層部分を選択的に除去できるコリン等のアルカリ系の薬液を用いて実行することができる。
3つ目は、CMPを用いる方法である。メモリセル層110´´及び層間絶縁膜113´の上面をCMPで平坦化する際、層109´´のエッチングレートをやや大きくすることにより、図19に示すように、トップ電極ELTとなる層109´´の上面を5〜10nm程度だけ低くする(凹ませる)ことができる。
以上、本実施形態では、メモリセル層上部の除去の工程について3つの方法を説明したが、メモリセル層及び層間絶縁膜の上面の調整にはこれら3つの方法に限らず種々の方法を利用することができる。いずれの場合であっても、上部配線層の成膜前にメモリセル層及び層間絶縁膜の上面を適切に調整することで、第1の実施形態と同様、配線抵抗が小さく、消費電力が小さい半導体記憶装置、及びその製造方法を提供することができる。
[その他]
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
[付記1]
互いに交差する2つの方向を第1方向及び第2方向とし、第1方向及び第2方向と交差する方向を上下方向とした場合、
半導体基板上に形成された下部配線層、前記下部配線層上に形成されたメモリセル層、並びに、前記下部配線層及び前記メモリセル層を第1方向で複数に分断し、第2方向に延びる複数の層間絶縁膜を有する積層体を形成し、
前記メモリセル層の上面が前記層間絶縁膜の上面よりも低くなるように、前記メモリセル層の上部を除去し、
前記メモリセル層及び前記層間絶縁膜上に上部配線層を積層する
ことを特徴とする半導体記憶装置の製法方法。
互いに交差する2つの方向を第1方向及び第2方向とし、第1方向及び第2方向と交差する方向を上下方向とした場合、
半導体基板上に形成された下部配線層、前記下部配線層上に形成されたメモリセル層、並びに、前記下部配線層及び前記メモリセル層を第1方向で複数に分断し、第2方向に延びる複数の層間絶縁膜を有する積層体を形成し、
前記メモリセル層の上面が前記層間絶縁膜の上面よりも低くなるように、前記メモリセル層の上部を除去し、
前記メモリセル層及び前記層間絶縁膜上に上部配線層を積層する
ことを特徴とする半導体記憶装置の製法方法。
[付記2]
前記メモリセル層の上部の除去の際、ドライエッチング法を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記メモリセル層の上部の除去の際、ドライエッチング法を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記3]
前記メモリセル層の上部の除去の際、ウェットエッチング法を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記メモリセル層の上部の除去の際、ウェットエッチング法を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記4]
前記メモリセル層の上部の除去の際、CMP(Chemical Mechanical Polishing)を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記メモリセル層の上部の除去の際、CMP(Chemical Mechanical Polishing)を用いる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記5]
前記メモリセル層の上部の除去の前、アッシング法を用いて前記メモリセル層の上部を変質させる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記メモリセル層の上部の除去の前、アッシング法を用いて前記メモリセル層の上部を変質させる
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記6]
前記積層体の形成の際、前記メモリセル層の一部として前記上部配線層に接触する上部電極層を積層する
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記積層体の形成の際、前記メモリセル層の一部として前記上部配線層に接触する上部電極層を積層する
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記7]
前記上部電極は、窒化チタン(TiN)からなり、
前記層間絶縁膜は、酸化シリコン(SiO2)からなり、
前記上部配線は、タングステン(W)からなる
ことを特徴とする付記6記載の半導体記憶装置の製造方法。
前記上部電極は、窒化チタン(TiN)からなり、
前記層間絶縁膜は、酸化シリコン(SiO2)からなり、
前記上部配線は、タングステン(W)からなる
ことを特徴とする付記6記載の半導体記憶装置の製造方法。
[付記8]
前記上部配線層の積層の際、前記メモリセル層上の成長レートよりも前記層間絶縁膜上の成長レートが早くなるように前記上部配線層を成膜する
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記上部配線層の積層の際、前記メモリセル層上の成長レートよりも前記層間絶縁膜上の成長レートが早くなるように前記上部配線層を成膜する
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
[付記9]
前記積層体の形成の際、
前記半導体基板上に前記下部配線層を積層し、
前記下部配線層上に前記メモリセル層を積層し、
前記メモリセル層及び前記下部配線層に対して、第1方向に延びる複数の第1溝を形成し、
前記第1溝に対して前記層間絶縁膜を埋め込む
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
前記積層体の形成の際、
前記半導体基板上に前記下部配線層を積層し、
前記下部配線層上に前記メモリセル層を積層し、
前記メモリセル層及び前記下部配線層に対して、第1方向に延びる複数の第1溝を形成し、
前記第1溝に対して前記層間絶縁膜を埋め込む
ことを特徴とする付記1記載の半導体記憶装置の製造方法。
1・・・メモリセルアレイ、2・・・カラム制御回路、3・・・ロウ制御回路、11、13・・・電極層、12・・・記録層、14・・・メタル層、101・・・半導体基板、102・・・層間絶縁層、103・・・下部配線層、104、106、108・・・電極となる層、105・・・非オーミック素子となる層、107・・・可変抵抗素子となる層、109・・・トップ電極となる層、110・・・メモリセル層、112、115・・・溝、113・・・層間絶縁膜、114・・・上部配線層。
Claims (8)
- 互いに交差する2つの方向を第1方向及び第2方向とし、第1方向及び第2方向と交差する方向を上下方向とした場合、
第1方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第2方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第2方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、
前記上部配線は、前記メモリセル上に成膜された上部配線第1部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第1部分の結晶粒径と異なる上部配線第2部分からなり、
前記メモリセルの上面は、前記層間絶縁膜の上面よりも低い
ことを特徴とする半導体記憶装置。 - 前記メモリセルは、直列接続された可変抵抗素子及び前記上部配線に接触する上部電極を有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記上部配線第1部分の第1方向における断面は、上方ほど第2方向の幅が次第に狭くなる形状を持つ
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記上部配線第2部分の結晶粒径は、前記上部配線第1部分の結晶粒径よりも大きい
ことを特徴とする請求項1〜3のいずれか1項記載の半導体記憶装置。 - 互いに交差する2つの方向を第1方向及び第2方向とし、第1方向及び第2方向と交差する方向を上下方向とした場合、
第1方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第2方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第2方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、
前記上部配線は、前記メモリセル上に成膜された上部配線第1部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第1部分の結晶粒径と異なる上部配線第2部分からなり、
前記メモリセルの上面は、前記層間絶縁膜の上面よりも高い
ことを特徴とする半導体記憶装置。 - 前記メモリセルは、直列接続された可変抵抗素子及び前記上部配線に接触する上部電極を有する
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記上部配線第2部分の第1方向における断面は、上方ほど第2方向の幅が次第に狭くなる形状を持つ
ことを特徴とする請求項5又は6記載の半導体記憶装置。 - 前記上部配線第1部分のシート抵抗の抵抗値は、前記上部配線第2部分のシート抵抗の抵抗値よりも小さい
ことを特徴とする請求項5〜7のいずれか1項記載の半導体記憶装置。
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