TWI425687B - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

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TWI425687B
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Description

非揮發性半導體記憶裝置及其製造方法
本發明係關於非揮發性半導體裝置，特別係關於具有積層構造之記憶體單元陣列之非揮發性半導體記憶裝置。
本發明係基於早先於2009年3月23日申請之日本專利申請第2009-69788號並主張其優先權，該案之所有內容係併入本文中供參考。
先前，作為可電性重寫之非揮發性記憶體已知有將具有浮閘構造之記憶體單元進行NAND連接或NOR連接而構成記憶體單元陣列之快閃記憶體。另，作為非揮發性且可高速隨機存取之記憶體，亦已知有鐵電性記憶體。
另一方面，作為謀求記憶體單元更微細化之技術，已提案有將可變電阻元件用於記憶體單元之電阻變化型記憶體。作為可變電阻元件，已知有藉由硫族化合物之結晶/非晶質化之狀態變化而使電阻值變化之相變化記憶元件；使用因通道磁阻效果引起之電阻變化之MRAM元件；以導電性聚合物形成電阻元件之聚合物鐵電性RAM(PFRAM)記憶元件；藉由電力脈衝之施加而產生電阻變化之ReRAM元件等(專利文獻1：日本特開2006-344349號、段落0021)。
該電阻型記憶體可改變成電晶體，藉由肖特基二極體與可變電阻元件之串聯電路而構成記憶體單元，因此可採用於上下配線之交叉部配置記憶體單元之交叉點構造。是以有可容易地形成，可謀求更高集成化之優點(專利文獻2：日本特開2005-522045號)。另。藉由使用該電阻變化型記憶體使記憶體單元陣列成為積層構造，可實現非揮發性記憶體之大容量化。
但，如此之積層構造之非揮發性記憶體之製程中，各記憶體單元陣列之記憶體單元之積層順序不同時，就每個記憶體單元陣列會產生記憶體單元之特性不均一之現象，因此成為程式動作、讀取動作等產生錯誤動作之原因。
本發明之一態樣之非揮發性半導體記憶裝置，其特徵在於：使具有由具備互相交叉之複數之第1及第2配線、及設於該等複數之第1及第2配線之各交叉部之記憶體單元的記憶體單元層，以複數積層而成之記憶體單元陣列；前述記憶體單元具有於前述記憶體單元陣列之積層方向積層之可變電阻元件及非歐姆元件；前述記憶體單元層之下層至上層係剖面積逐漸變小之錐形形狀；特定之前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件之積層順序，與其他前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件之積層順序相同。
本發明之另一態樣之非揮發性半導體記憶裝置，其特徵在於：使具有由具備互相交叉之複數之第1及第2配線、及設於該等複數之第1及第2配線之各交叉部之記憶體單元的記憶體單元層，以複數積層而成之記憶體單元陣列；前述記憶體單元具有於前述記憶體單元陣列之積層方向積層之可變電阻元件及非歐姆元件，前述記憶體單元層之下層至上層係剖面積逐漸變小之錐形形狀；特定之前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件，積層順序與各個其他前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件相同，且尺寸實質上相同。
本發明之一態樣之非揮發性半導體記憶裝置之製造方法，其特徵在於：形成半導體基板，於前述半導體基板上堆積第1層間絕緣膜，於前述第1層間絕緣膜上形成在第1方向延伸之深度未到達前述半導體基板上面之複數之第1溝，對前述第1溝埋入前述配線材料，形成於前述第1方向延伸之複數之第1配線，將形成下層記憶體單元之第1元件之材料與第2元件之材料依次積層，對形成前述下層記憶體單元之第1及第2元件之材料實行各向異性蝕刻，在前述第1配線與之後形成之在與前述第1方向交叉之第2方向延伸之複數之第2配線的各交叉部，將柱狀之前述下層記憶體單元形成為從其積層構造之下層至上層剖面積逐漸變小之錐形狀，堆積第2層間絕緣膜至高於前述下層記憶體單元之上面之高度，於前述第2層間絕緣膜形成在第2方向延伸之深度到達前述下層記憶體單元之上面之複數之第2溝，對前述第2溝埋入配線材料，形成複數之前述第2配線，依次積層形成上層記憶體單元之前述第1元件之材料及第2元件之材料，對形成前述上層記憶體單元之第1及第2元件之材料實行各向異性蝕刻，在前述第2配線與之後形成之在前述第1方向延伸之複數之第3配線之各交叉部，將柱狀之前述上層記憶體單元形成為從其積層構造之下層至上層剖面積逐漸變小之錐形狀，堆積第3層間絕緣膜成高於前述上層記憶體單元之上面之高度，於第3層間絕緣膜形成在第1方向延伸之深度到達前述上層記憶體單元之上面之複數之第3溝，對前述第3溝埋入配線材料，形成複數之前述第3配線。
以下，一面參照附圖，一面針對本發明之非揮發性半導體記憶裝置之實施形態進行詳細說明。
[第1實施形態]
[整體構成]
圖1係本發明之第1實施形態之非揮發性記憶體之方塊圖。
該非揮發性記憶體具備將使用後述之ReRAM(可變電阻元件)之記憶體單元配置成矩陣狀之記憶體單元陣列1。在與記憶體單元陣列1之位元線BL方向(以下稱亦「行」方向)鄰接之位置，設有控制記憶體單元陣列1之位元線BL，進行記憶體單元之資料抹消、對記憶體單元之資料寫入、及自記憶體單元之資料讀出之行控制電路2。另，在與記憶體單元陣列1之第1配線之字元線WL方向(以下亦稱「列方向」)鄰接之位置，設有選擇記憶體單元陣列1之字元線WL，對記憶體單元之資料抹消、記憶體單元之資料寫入、及從記憶體單元之資料讀出施加必要電壓之列控制電路3。
資料輸入輸出緩衝器4係經由I/O線與未圖示之外部主機連接，進行寫入資料之接收、抹消命令之接收、讀出資料之輸出、位址資料或命令資料之接收。資料輸入輸出緩衝器4將接收之寫入資料向行控制電路2發送，並接收從行控制電路2讀出之資料，向外部輸出。從外部供給於資料輸入輸出緩衝器4之位址，係經由位址寄存器5向行控制電路2及列控制電路3發送。另，從主機供給於資料輸入輸出緩衝器4之命令係朝命令‧介面6發送。命令‧介面6係接收來自主機之外部控制信號，判斷輸入於資料輸入輸出緩衝器4之資料係寫入資料還是命令或是位址，若係命令，則作為接收之命令信號向狀態機器7傳送。狀態機器7係進行該非揮發性記憶體整體之管理者，因此進行接收來自主機之命令、讀出、寫入、抹消、資料之輸入輸出管理等。另，外部之主機係接收狀態機器7所管理之狀況資訊，亦可判斷動作結果。另，該狀況資訊亦利用於寫入、抹消之控制。
另，藉由狀態機器7控制脈衝發生器9。藉由該控制，脈衝發生器9可輸出任意電壓、任意時間點之脈衝。此處，所形成之脈衝可傳送至以行控制電路2及列控制電路3所選擇之任意配線。
再者，記憶體單元陣列1以外之周邊電路元件可形成於在配線層所形成之記憶體單元陣列1正下方之矽(Si)基板上，藉此，該非揮發性記憶體之晶片面積亦可能大致與記憶體單元陣列1之面積相等。
[記憶體單元陣列及其周邊電路]
圖2係記憶體單元陣列1之一部份立體圖，圖3係以圖2之I-I'線切斷，從箭頭方向觀察之記憶體單元之一個部份的剖面圖。
作為複數條第1配線之字元線WL0~WL2係平行地配設，與此交叉之複數條第2配線之位元線BL0~BL2係平行配設，於該等各交叉部以夾於兩配線之方式配置有記憶體單元MC。第1及第2配線以耐熱且低電阻之材料較佳，例如可使用W、WSi、NiSi、CoSi等。
如圖3所示，記憶體單元MC包含可變電阻元件VR與非歐姆元件NO之串聯連接電路。
作為可變電阻元件VR，係可藉由電壓施加，經由電流、熱、化學能量等使電阻值變化者，於上下配置作為障壁金屬及接著層而發揮作用之電極EL2、EL3。作為電極材料，可使用Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx 、PtRhOx 、Rh/TaAlN等。另，亦可插入使配向性相同之金屬膜。另，亦可另外插入緩衝層、障壁金屬層、接著層等。
可變電阻元件VR可使用包含過渡元素之陽離子之複合化合物，藉由陽離子之移動而電阻值產生變化者(ReRAM)。
圖4係顯示該可變電阻元件之例之圖。該可變電阻元件VR於電極層11、13間配置有記錄層12。記錄層12係由至少具有2種陽離子元素之複合化合物構成。陽離子元素中至少一種係具有不完全填滿電子之d軌道之過渡元素，且鄰接之陽離子元素間之最短距離為0.32 nm以下。具體言之，可由以化學式Ax My Xz (A與M為互相不同之元素)表示之例如由具有尖晶石構造(AM2 O4 )、鐵鈦礦構造(AMO3 )、赤銅鐵礦構造(AMO2 )、LiMoN2 構造(AMN2 )、鎢錳鐵礦構造(AMO4 )、橄欖石構造(A2 MO4 )、錳鋇礦(Ax MO2 )、錳礦構造(Ax MO2 )、後鈣鈦礦構造(AMO3 )等結晶構造之材料所構成。
圖4之例中，A為zn，M為Mn，X為O。記錄層12內之小白圓圈表示擴散離子(Zn)，大白圓圈表示陰離子(O)，小黑圓圈表示過渡元素離子(Mn)。記錄層12之初期狀態為高電阻狀態，但若使電極層11在固定電位，對電極層13側施加負電壓，則記錄層12中之擴散離子之一部份將向電極層13移動，記錄層12內之擴散離子相對陰離子相對上減少。向電極層13側移動之擴散離子接收來自電極層13之電子，以金屬析出，因而形成金屬層14。於記錄層12內部，陰離子成為過剩，結果使記錄層12內之過渡元素離子之價數上升。藉此，記錄層12藉由載子之注入而變得具有電子傳導性，設定動作結束。關於再生，構成記錄層12之材料，流動以不產生電阻變化程度之微小電流值即可。為將程式狀態(低電阻狀態)重設為初期狀態(高電阻狀態)，可對例如記錄層12流動以充分時間之大電流進行焦耳加熱，促進記錄層12之氧化還原反應。另，可藉由施加與設定時相反之電場亦可進行重設動作。
非歐姆元件NO例如包含(a)肖特基二極體、(b) PN接合二極體、(c) PIN二極體等各種二極體、(d) MIM(Metal-Insulator-Metal，金屬-絕緣體-金屬)構造、(e) SIS構造(Silicon-Insulator-Silicon，矽-絕緣體-矽)等。此處亦可插入形成障壁金屬層、接著層之電極EL1、EL2。另，使用二極體時於其特性上，亦可進行單極動作，另，MIM構造、SIS構造等之情形時可進行雙極動作。
再者，複數積層上述記憶體構造亦可成為三維構造。
圖5係作為非歐姆元件NO使用二極體SD之記憶體單元陣列1及其周邊電路之電路圖。此處，為使說明簡單化而繼續以1層構造進行說明。
圖5中，構成記憶體單元MC之二極體SD之陽極與字元線WL連接，陰極係經由可變電阻元件VR與位元線BL連接。各位元線BL之一端與行控制電路2之一部份之選擇電路2a連接。另，各字元線WR之一端係與列控制電路3之一部份之選擇電路3a連接。
選擇電路2a係就每位元線BL設置，包含閘極及汲極所共通地連接之選擇PMOS電晶體QP0及選擇NMOS電晶體QN0。選擇PMOS電晶體QP0之源極係與高電位電源Vcc連接。選擇NMOS電晶體QN0之源極施加寫入脈衝，且連接於資料讀出時流動應檢測之電流之位元線側驅動器檢測線BDS。電晶體QP0、QN0之共通汲極係與位元線BL連接，對共通之閘極供給選擇各位元線BL之位元線選擇信號BSi。
另，選擇電路3a係就每字元線WL設置，包含閘極及汲極所共通連接之選擇PMOS電晶體QP1及選擇NMOS電晶體QN1。選擇PMOS電晶體QP1之源極施加寫入脈衝，且連接於資料讀出時流動應檢測之電流之字元線側驅動器檢測線WDS。選擇NMOS電晶體QN1之源極係與低電位電源Vss連接。電晶體QP1、QN1之共通汲極係與字元線WL連接，對共通之閘極供給選擇各字元線WL之字元線選擇信號/WSi。
再者，以上顯示了適於個別選擇記憶體單元之例，但整體讀出關於所選擇字元線WL1之複數個記憶體單元MC之資料時，對各位元線BL0~BL2個別配置感測放大器，各位元線BL0~BL2係根據位元線選擇信號BS，經由選擇電路2a個別連接於感測放大器。
另，記憶體單元陣列1可使二極體SD之極性與圖5所示之電路相反，從位元線BL側向字元線WL側流動電流。
圖6係包含一段上述記憶體構造之非揮發性記憶體之剖面圖。於形成有井22之矽基板21上形成有構成周邊電路之電晶體之雜質擴散層23及閘極電極24。其上堆積有第1層間絕緣膜25。於該第1層間絕緣膜25上適當形成有到達矽基板21表面之導通孔26。第1層間絕緣膜25上，構成記憶體單元陣列之第1配線之字元線WL之第1金屬27係以例如W等低電阻金屬形成。於該第1金屬27之上層形成有障壁金屬28。再者，亦可於第1金屬27之下層形成障壁金屬。該等障壁金屬可由Ti及TiN兩者或一者所形成。於障壁金屬28上方形成有二極體等非歐姆元件29。於該非歐姆元件29之上依序形成第1電極30、可變電阻元件31及第2電極32。藉此，從障壁金屬28至第2電極32作為記憶體單元MC構成。再者，可對第1電極30之下部及第2電極32之上部插入障壁金屬，亦可對第2電極32之下側及下部電極之上側插入障壁金屬、接著層等。另，亦可對第2電極32之上部插入CMP等阻擋件。對鄰接之記憶體單元MC與記憶體單元MC間以第2層間絕緣膜34及第3層間絕緣膜35掩埋(但於圖6中未圖示第2層間絕緣膜34)。再者，於記憶體單元陣列之各記憶體單元MC之上，形成有朝與字元線WL正交方向延伸構成第2配線之位元線BL之第2金屬36。於其上形成有第4層間絕緣膜37及金屬配線層38，形成電阻變化型記憶體之非揮發性記憶體。再者，為實現多層構造，可以必要之層數份重複障壁金屬28至第2電極32為止之積層、與記憶體單元MC間之第2、3層間絕緣膜34、35之形成。
[非揮發性記憶體之製造方法]
接著，針對圖6所示之本實施形態之非揮發性記憶體之製造方法進行說明。此處，為簡單說明而針對記憶體單元層為1層之情形進行說明。
首先於矽基板21上實行用以形成構成必要之周邊電路之電晶體等之FEOL(Front End of Line，線前端)製程，於其上堆積第1層間絕緣膜25。並且亦在此處作成導通孔26。
接著，形成第1金屬27以後之上層部。
圖7~圖12係按步驟順序顯示上層部之形成步驟之立體圖。一面適當參照該等圖7~圖12，一面說明上層部之形成製程。
如上所述，形成第1層間絕緣膜25及導通孔26後，於其上堆積記憶體單元層之成為第1金屬27之層27a(第1配線材料)，其後，作為記憶體單元材料，依次實行成為障壁金屬28之層28a之形成、成為非歐姆元件29之層29a之堆積、成為第1電極30之層30a之堆積、成為可變電阻元件31之層31a之堆積、及成為第2電極32之層32a之堆積。藉由以上步驟，形成圖7所示之上層部之積層體。
接著，於積層體之上面形成未圖示之TEOS等硬遮罩，以此為遮罩進行第1各向異性蝕刻，沿著如圖8所示之字元線WL形成第1溝41，進行積層體之分離。
接著，對溝41埋入第2層間絕緣膜34。該第2層間絕緣膜34之材料以絕緣性為佳，低電容、埋入特性好者較佳。其後，藉由CMP等進行平坦化處理，除去多餘之第2層間絕緣膜34後，進行第2電極32之露出，形成塊體。該平坦化處理後之塊體示於圖9。
接著，對CMP後之塊體平坦化部積層成為第2金屬36之W等之層36a(第2配線材料)。該步驟後之狀態示於圖10。
接著，於行方向之L/S進行第2蝕刻加工。藉此，如圖11所示，沿著與字元線WL正交之位元線BL形成第2溝42，同時在字元線WL與位元線BL之交叉點柱狀分離之記憶體單元MC係自對準地形成。其後，藉由進行第3層間絕緣膜35之埋入與第3層間絕緣膜35之平坦化，可形成如圖12所示之交叉點型之記憶體單元層。
如此，藉由進行自底層膜之重疊互相正交L/S之2次圖案化，可自對準地形成與配線無偏差之交叉點之單元部。
另，藉由重複以上積層構造之形成，可形成多層構造之記憶體單元陣列。
再者，如圖13所示，第1蝕刻加工後，亦可在埋入第2層間絕緣膜34前，對第1溝41進行利用氧化膜之保護膜51形成。同樣，第2蝕刻加工後，亦可在埋入第3層間絕緣膜35前，對第2溝42利用氧化膜形成保護膜。此處，氧化膜可使用Cr、W、V等所謂之稀土類元素之氧化物。另，Al2 O3 、CuO、SiO2 等亦可形成。藉由如此形成保護膜51，可使設定時之電阻值最適化，且可減少金屬氧化膜之側壁漏電流。並且亦可謀求資料保持特性之提高。
藉由以上製程所製造之記憶體單元陣列之情形中，所有記憶體單元層之記憶體單元係成為如圖3所示般之從下層至上層，按照配線/障壁金屬/二極體等非歐姆元件/第1電極/可變電阻元件/第2電極/配線之順序積層之構造。
形成記憶體單元層時，對成膜、保護膜之形成等，進行加入較多熱之製程。因此，越下層熱經歷之影響越大。
根據本實施形態，使可變電阻元件VR積層於比非歐姆元件NO更上層，因此可變電阻元件VR之剖面積變小。因此，可減小單元電流，可減少耗電。另，藉由使非歐姆元件NO積層於比可變電阻元件VR更下方，非歐姆元件NO之剖面積變大，不僅順向電流增大，電流之容許最大值亦變大。另一方面，使可變電阻元件VR積層於比非歐姆元件NO更下時，可增大單元電流，可期待切換機率之增大、耐久性之提高。再者，二極體之尺寸變小，因而可降低二極體之逆向電流。
如此，根據本實施形態，使具有積層構造之半導體記憶體之記憶體單元之積層順序各層相同，藉此可降低可變電阻元件VR及非歐姆元件NO之各層間特性之不均一。
[第2實施形態]
本發明之第2實施形態中，說明在各記憶體單元層共有第1配線之字元線WL或第2配線之位元線BL時，具有積層構造之記憶體單元陣列之非揮發性記憶體。
首先，參照圖14~圖19說明本實施形態之非揮發性記憶體之製造方法。
首先，如圖14所示，形成第1層間絕緣膜25後，為以金屬鑲嵌配線作成字元線WL，而藉由光微影法作成字元線WL用之抗蝕圖案。其後，對無抗蝕劑部份進行氧化膜蝕刻，沿著第1方向之列方向形成第1溝141。
接著，如圖15所示，在形成之第1溝141中埋入例如TiN、W等成為第1金屬27之配線材料。其後，藉由CMP等使第1層間絕緣膜25與第1金屬27之上面平坦化。藉此，於列方向延伸形成字元線WL。
接著，如圖16所示，於藉由圖15之步驟而平坦化之第1層間絕緣膜25及第1金屬27之上面，作為記憶體單元材料，依次堆積成為障壁金屬28之層28b、成為第1元件之非歐姆元件29之層29b、成為第1電極30之層30b、成為第2元件之可變電阻元件31之層31b、及成為第2電極32之層32b。此處，非歐姆元件29包含原地攙雜之多晶矽(p-Si)，從下層至上層係P型半導體(第1導電型半導體)/N型半導體(第2導電型半導體)之PN接合二極體。
接著，如圖17所示，藉由光微影作成抗蝕圖案，以於字元線WL(第1金屬27)與之後形成之位元線BL(第2金屬36)之交叉點部形成記憶體單元。其後，進行深度到達層28a下面之各向異性蝕刻，形成柱狀之記憶體單元MC。其後，進而以覆蓋露出之第1層間絕緣膜25、第1金屬27、及記憶體單元MC之方式，積層第2層間絕緣膜134。此處之第2層間絕緣膜134，從第2電極32上面儘可能高地堆積在之後步驟形成之位元線BL之高度。
接著，如圖18所示，堆積第2層間絕緣膜134後，為以金屬鑲嵌配線製成位元線BL，而藉由光微影製作位元線BL用之抗蝕圖案。其後，對無抗蝕劑之部份進行氧化膜蝕刻，使第2電極32之上面露出。藉此，形成於第2方向之行方向延伸之第2溝142。
接著，如圖19所示，對第2溝142埋入例如TiN、W等成為第2金屬36之配線材料後，藉由CMP等使第2層間絕緣膜134與第2金屬36之上面平坦化。藉此，沿行方向形成位元線BL。
作為其他之形成方法，可在堆積第2層間絕緣膜134後進行CMP，進行一次平坦化。此時，亦可於上部電極上堆積CMP之阻擋件而使用。其後，堆積用以製作金屬鑲嵌配線之層間絕緣膜，進行微影、位元線BL之堆積、CMP，亦可形成位元線BL。
此後，重複圖16~圖19之步驟而可製造積層構造之記憶體單元陣列，但此時需要使金屬配線之蝕刻方向於列方向/行方向交互變更，使二極體之P型半導體/N型半導體之積層順序交互變更。
圖20顯示藉由如上製程所製造之記憶體單元陣列之一部份的行方向之剖面圖。
如圖20所示，形成於字元線WLj與位元線BLi之交叉點之記憶體單元MC構造為：從下層至上層依次積層電極EL1、包含非歐姆元件NO之P型半導體/N型半導體之二極體、電極EL2、可變電阻元件VR、電極EL3。
另一方面，形成於上層之位元線BLi與字元線WLj+1之交叉點之記憶體單元MC'，除二極體從下層至上層以N型半導體/P型半導體依次積層之點以外，積層順序亦與記憶體單元MC相同。此時，可變電阻元件VR之上下電極EL3、EL2之材質及膜厚之至少一方不同之情形時，亦可相同地更替上下電極EL3、EL2。此時，可使下層之記憶體單元MC與上層之記憶體單元MC'之上下電極之材質或膜厚等反轉。
如此，藉由使二極體之P型半導體/N型半導體於上下層相反，可不改變基本之記憶體單元層之積層順序，在鄰接之2個記憶體單元層共有1條配線(圖20之情形中為位元線BLi)。
作為比較例，於圖29顯示具有以字元線WL或位元線BL為中心之鏡像構造之記憶體單元層之一部份的剖面圖。
圖29之情形中，形成於字元線WLj及位元線BLi之交叉點之記憶體單元MC與圖20所示之本實施形態之情形相同。
另一方面，記憶體單元MC'與記憶體單元MC之積層順序完全相反。即，從下層至上層為電極EL3、可變電阻元件VR、電極EL2、包含非歐姆元件NO之N型半導體‧P型半導體之二極體、電極EL1。
通常，藉由蝕刻形成記憶體單元MC時，記憶體單元之形狀係從下層至上層剖面積逐漸縮小之錐形形狀。
有關此點，根據比較例，由於每一層之二極體及可變電阻元件VR之積層順序顛倒，因此於記憶體單元層間產生記憶體單元之特性不均一。
但根據本實施形態，所有記憶體單元層中，由於可變電阻元件VR與二極體等非歐姆元件之積層順序相同，因此記憶體單元之可變電阻元件及非歐姆元件之尺寸均一，與第1實施形態相同，可減少產生於記憶體單元層間之特性之不均一。此處，將可變電阻元件VR配置於上層時，由於設定/重設動作時之單元電流之之尺寸依賴性，可減小切換時流動之單元電流，可減少耗電。另，亦可期待切換機率之增大、耐久性之提高。再者，即使是單元電流變大時，由於二極體之尺寸相對較大，因此可增大二極體之順向電流，藉此，亦可增大二極體之電流耐壓。另一方面，將可變電阻元件VR配置於下層時，可增大單元電流，可期待切換機率之增大、耐久性之提高。再者，由於二極體之尺寸變小，因此可減小二極體之逆向電流。
另，如圖21所示，藉由積極使記憶體單元MC為錐形狀，因而可更顯著得到該效果。
再者，上述說明中，係使可變電阻元件(第2元件)積層於二極體等非歐姆元件(第1元件)之上層，但與此相反，使非歐姆元件(第2元件)積層於可變電阻元件(第1元件)之上層時，亦可減少產生於記憶體單元層間記憶體單元之特性之不均一。另，此時，由於可變電阻元件之剖面積變大，因此可謀求切換機率之提高。
[第3實施形態]
本發明之第3實施形態中，針對藉由蝕刻同時對2個記憶體單元層進行L/S加工之情形進行說明。圖22~圖27顯示該情形之非揮發性記憶體之製程。
在成為第2金屬36之層36a之積層前，除成為阻擋件33之層33a介插於成為第2電極32之層32a及成為第2金屬36之層36a間之點以外，與第1實施形態之製程之圖7~圖10相同。此處，阻擋件33係有助於CMP之終點檢測者。
其後，如圖22所示，於成為第2金屬36之層36a之上面，依次堆積上層記憶體單元層之記憶體單元MC'之成為障壁金屬28'之層28c、成為非歐姆元件29'之層29c、成為第1電極30'之層30c、成為可變電阻元件31'之層31c、成為第2電極32'之層32c、及成為阻擋件33'之層33c。
接著，如圖23所示，於行方向以L/S，進行第2蝕刻加工直至成為障壁金屬28之層28a之下面為止。藉此，沿著與字元線WLj正交之位元線BLi形成第2溝242，同時於字元線WLj及位元線BLi之交叉點自對準地形成柱狀分離之下層之記憶體單元MC。
接著，如圖24所示，進行對第2溝242埋入第3層間絕緣膜235及第3層間絕緣膜235之平坦化。
接著，如圖25所示，於平坦化之層33c及第3層間絕緣膜235之上面堆積成為第3金屬27'之層27c。
接著，如圖26所示，於列方向進行深度到達28c下面之第3蝕刻加工。藉此，沿著與位元線BLi正交之字元線WLj+1形成第3溝243，同時於位元線BLi與字元線WLj+1之交叉點自對準地形成柱狀分離之上層之記憶體單元MC'。
最後，如圖27所示，進行對第3溝243埋入第4層間絕緣膜34'及第4層間絕緣膜34'之平坦化。
藉由以上製程，可製造具有2層記憶體單元層之非揮發性記憶體。
再者，圖24所示之成為第3金屬27之層27c堆積以後之製程，係重複進行金屬層及記憶體單元材料之堆積、列方向之各向異性蝕刻、層間絕緣膜之堆積、金屬層及記憶體單元材料之堆積、行方向之各向異性蝕刻、層間絕緣膜之堆積，藉而可製造多層構造之記憶體單元陣列。
圖28係顯示由以上製程所製造之記憶體單元陣列之一部份者，左圖及右圖分別係行方向及列方向之剖面圖。圖28所示之記憶體單元陣列，係於字元線WLj及位元線BLi之交叉點配置有下層之記憶體單元MC，於位元線BLi及字元線WLj+1之交叉點配置有上層之記憶體單元MC'。
記憶體單元MC之構造為：從字元線WLj至位元線BLi依次積層電極EL1、非歐姆元件NO之二極體之P型半導體/N型半導體、電極EL2、可變電阻元件VR、電極EL3、及阻擋件ST。
記憶體單元MC'之構造為：從位元線BLi至字元線WLj+1依次積層電極EL1、非歐姆元件NO之二極體之N型半導體/P型半導體、電極EL2、可變電阻元件VR、電極EL3、及阻擋件ST。此處，可變電阻元件VR之上下電極EL3、EL2之材質及膜厚之至少一方不同之情形時，上下電極EL3、EL2可更替。此時，可使下層之記憶體單元MC與上層之記憶體單元MC'之上下電極之材質或膜厚等反轉。
另，圖22所示之製程中，由於2層同時進行L/S加工，因此從記憶體單元MC之下面至記憶體單元MC'之上面，成為剖面積連續變小之錐形形狀。
此時，亦於所有記憶體單元層中，可變電阻元件VR積層於比非歐姆元件NO之二極體更為上層，因此二極體之剖面積比可變電阻元件VR之剖面積大。其結果，流動於可變電阻元件VR之電流小，可減少耗電，且可增大可流動於二極體之順向電流之最大值。
另，上述製程由於每2層進行L/S加工，因此第奇數個記憶體單元層與第偶數個記憶體單元層之特性有可能不同，即使是此時亦可使第偶數個記憶體單元層彼此，及第奇數個記憶體單元層彼此之各高度位置之剖面積大致相同，可減少第偶數個記憶體單元層彼此，或第奇數個記憶體單元層彼此之記憶體單元特性之不均一。
再者，與上述實施形態相同，於上層配置可變電阻元件VR時，由於設定/重設動作時單元電流之尺寸依賴性，因此可降低切換時流動之單元電流，可減少耗電。並且可期待切換機率之增大、耐久性之提高。再者，即使單元電流變大時，由於二極體之尺寸相對較大，因此可增大二極體之順向電流，藉此，二極體之電流耐壓亦增大。另一方面，於下層配置可變電阻元件VR時，可增大單元電流，可期待切換機率之增大、耐久性之提高。再者，由於二極體之尺寸變小，因此可減低二極體之逆向電流。
[其他]
再者，本發明不限於如上述說明之包含可變電阻元件及二極體之記憶體單元，亦可應用於相變化記憶體元件、MRAM元件、PFRAM元件等具有各種交叉點型之多層構造之記憶體裝置。
1．．．記憶體單元陣列
2．．．行控制電路
3．．．列控制電路
4．．．資料輸入輸出緩衝器
5．．．位址寄存器
6．．．命令
7．．．狀態機器
11．．．電極層
12．．．記錄層
13．．．電極層
14．．．金屬層
21．．．矽基板
22．．．井
23．．．雜質擴散層
24．．．閘極電極
25．．．第1層間絕緣膜
26．．．導通孔
27．．．第1金屬
28．．．障壁金屬
29．．．非歐姆元件
30．．．第1電極
31．．．可變電阻元件
32．．．第2電極
34．．．第2層間絕緣膜
35．．．第3層間絕緣膜
36．．．第2金屬
37．．．第4層間絕緣膜
38．．．金屬配線層
41．．．第1溝
42．．．第2溝
51．．．保護膜
134．．．第2層間絕緣膜
141．．．第1溝
142．．．第2溝
235．．．第3層間絕緣膜
BDS．．．驅動器檢測線
BL0~BL2．．．位元線
BLi．．．位元線
EL1、EL1'．．．電極
EL2、EL2'．．．電極
EL3、EL3'．．．電極
MC、MC'．．．記憶體單元
NO、NO'．．．非歐姆元件
SD．．．二極體
VR、VR'．．．可變電阻元件
WL0~WL2．．．字元線
WLi．．．字元線
WLj．．．字元線
WLj+1．．．字元線
圖1係本發明之第1實施形態之非揮發性記憶體之方塊圖。
圖2係相同實施形態之非揮發性記憶體之記憶體單元陣列之一部份之立體圖。
圖3係以圖2之I-I'線切斷，從箭頭方向觀察之記憶體單元之一個部份的剖面圖。
圖4係顯示相同實施形態之可變電阻元件之一例之模式剖面圖。
圖5係相同實施形態之非揮發性記憶體之記憶體單元陣列及其周邊電路之電路圖。
圖6係相同實施形態之非揮發性記憶體之剖面圖。
圖7係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖8係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖9係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖10係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖11係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖12係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖13係顯示相同實施形態之非揮發性記憶體之上層部之形成步驟之立體圖。
圖14係將本發明之第2實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖15係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖16係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖17係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖18係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖19係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖20係相同實施形態之非揮發性記憶體之記憶體單元之剖面圖。
圖21係相同實施形態之非揮發性記憶體之其他記憶體單元之剖面圖。
圖22係將本發明之第3實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖23係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖24係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖25係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖26係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖27係將相同實施形態之非揮發性記憶體之上層部之形成步驟按步驟順序顯示之立體圖。
圖28係相同實施形態之非揮發性記憶體之記憶體單元之剖面圖。
圖29係比較例之非揮發性記憶體之記憶體單元之剖面圖。
BLi．．．位元線
EL1、EL1'．．．電極
EL2、EL2'．．．電極
EL3、EL3'．．．電極
MC、MC'．．．記憶體單元
NO、NO'．．．非歐姆元件
VR、VR'．．．可變電阻元件
WLj．．．字元線
WLj+1．．．字元線

Claims (18)

  1. 一種非揮發性半導體記憶裝置，其特徵在於：具備使具有互相交叉之複數之第1及第2配線、及設於該等複數之第1及第2配線之各交叉部之記憶體單元的記憶體單元層，以複數積層而成之記憶體單元陣列；前述記憶體單元具有於前述記憶體單元層之積層方向積層之可變電阻元件及非歐姆元件；特定之前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件之積層順序，與其他前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件之積層順序相同；前述第1或第2配線係由複數前述記憶體單元層之第1記憶體單元層及第2記憶體單元層共有，前述第1及第2記憶體單元層係於複數前述記憶體單元層之積層方向鄰接；且複數前述記憶體單元自前述第1記憶體單元層下面至前述第2記憶體單元層上面係為剖面積逐漸變小之錐形形狀。
  2. 如請求項1之非揮發性半導體記憶裝置，其中不同之前述記憶體單元層中所包含之複數前述記憶體單元之電流及電阻中之至少一者係實質相同。
  3. 如請求項1之非揮發性半導體記憶裝置，其中前述非歐姆元件之各個皆係包含於複數前述記憶體單元層之積層方向積層之P型半導體及N型半導體之二極體， 前述第1記憶體單元層之二極體與前述第2記憶體單元層之二極體，其P型半導體與N型半導體之積層順序相反。
  4. 如請求項1之非揮發性半導體記憶裝置，其中前述記憶體單元從前述記憶體單元陣列之下層至上層或自前述記憶體單元陣列之上層至下層，按前述非歐姆元件、前述可變電阻元件之順序積層。
  5. 如請求項1之非揮發性半導體記憶裝置，其中前述複數之記憶體單元層中於積層方向計算，第i(i係自然數)個記憶體單元層之記憶體單元，與第i+2個記憶體單元層之記憶體單元之各高度位置之前述第1配線方向之寬度實質相同；第i+1個記憶體單元層之記憶體單元，與第i+3個記憶體單元層之記憶體單元之各高度位置之前述第2配線方向之寬度實質相同。
  6. 如請求項1之非揮發性半導體記憶裝置，其中前述複數之記憶體單元中於積層方向計算，第i(i係自然數)個記憶體單元之第1配線方向之側壁，與第i+1個記憶體單元之第1配線方向之側壁實質上形成於同一平面內，並且第i+1個記憶體單元之第2配線方向之側壁，與第i+2個記憶體單元之第2配線方向之側壁實質上形成於同一平面內。
  7. 如請求項1之非揮發性半導體記憶裝置，其中第i(i係自然數)個記憶體單元層及第i+2個記憶體單元層中所包含 之複數前述記憶體單元之電流及電阻中之至少一者係實質相同；且第i+1個記憶體單元層及第i+3個記憶體單元層中所包含之複數前述記憶體單元之電流及電阻中之至少一者係實質相同。
  8. 如請求項1之非揮發性半導體記憶裝置，其中於前述記憶體單元之側壁上形成有包含氧化膜之保護膜。
  9. 一種非揮發性半導體記憶裝置，其特徵在於：具備使具有互相交叉之複數之第1及第2配線、及設於該等複數之第1及第2配線之各交叉部之記憶體單元的記憶體單元層，以複數積層而成之記憶體單元陣列；前述記憶體單元具有於前述記憶體單元層之積層方向積層之可變電阻元件及非歐姆元件；特定之前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件，積層順序與各個其他前述記憶體單元層之記憶體單元之前述可變電阻元件及非歐姆元件相同，且尺寸實質上相同；前述第1或第2配線係由複數前述記憶體單元層之第1記憶體單元層及第2記憶體單元層共有，前述第1及第2記憶體單元層係於複數前述記憶體單元層之積層方向鄰接；且複數前述記憶體單元自前述第1記憶體單元層下面至前述第2記憶體單元層上面係為剖面積逐漸變小之錐形形狀。
  10. 如請求項9之非揮發性半導體記憶裝置，其中前述非歐姆元件之各個皆係包含於複數前述記憶體單元層之積層方向積層之P型半導體及N型半導體之二極體，前述第1記憶體單元層之二極體與前述第2記憶體單元層之二極體，其P型半導體與N型半導體之積層順序相反。
  11. 如請求項9之非揮發性半導體記憶裝置，其中前述記憶體單元自前述記憶體單元陣列之下層至上層或自前述記憶體單元陣列之上層至下層，按前述非歐姆元件、前述可變電阻元件之順序積層。
  12. 如請求項9之非揮發性半導體記憶裝置，其中前述複數之記憶體單元層中於積層方向計算，第i(i係自然數)個記憶體單元層之記憶體單元，與第i+2個記憶體單元層之記憶體單元之各高度位置之前述第1配線方向之寬度實質相同，第i+1個記憶體單元層之記憶體單元，與第i+3個記憶體單元層之記憶體單元之各高度位置之前述第2配線方向之寬度實質相同。
  13. 如請求項9之非揮發性半導體記憶裝置，其中前述複數之記憶體單元中於積層方向計算，第i(i係自然數)個記憶體單元之第1配線方向之側壁，與第i+1個記憶體單元之第1配線方向之側壁，實質上形成於同一平面內，並且前述第i+1個記憶體單元之第2配線方向之側壁，與第i+2個記憶體單元之第2配線方向之側壁，實質上形成於同 一平面內。
  14. 如請求項9之非揮發性半導體記憶裝置，其中於前述記憶體單元之側壁形成包含氧化膜之保護膜。
  15. 一種非揮發性半導體記憶裝置之製造方法，其特徵在於：於前述半導體基板上堆積第1層間絕緣膜；於前述第1層間絕緣膜上形成在第1方向延伸之深度未到達前述半導體基板上面之複數之第1溝；對前述第1溝埋入前述配線材料，形成於前述第1方向延伸之複數之第1配線；將形成下層之記憶體單元之第1元件之材料與第2元件之材料依次積層；對形成前述下層之記憶體單元之第1及第2元件之材料實行各向異性蝕刻，在前述第1配線與之後形成之在與前述第1方向交叉之第2方向延伸之複數之第2配線的各交叉部，將柱狀之前述下層之記憶體單元形成為從其積層構造之下層至上層剖面積逐漸變小之錐形狀；堆積第2層間絕緣膜直至高於前述下層之記憶體單元之上面之高度；於前述第2層間絕緣膜形成在第2方向延伸之深度到達前述下層之記憶體單元之上面之複數之第2溝；對前述第2溝埋入配線材料，形成複數之前述第2配線；依次積層形成上層之記憶體單元之前述第1元件之材 料及第2元件之材料；對形成前述上層記憶體單元之第1及第2元件之材料實行各向異性蝕刻，在前述第2配線與之後形成之在前述第1方向延伸之複數之第3配線之各交叉部，將柱狀之前述上層之記憶體單元形成為從其積層構造之下層至上層剖面積逐漸變小之錐形狀；堆積第3層間絕緣膜至高於前述上層之記憶體單元之上面之高度；於第3層間絕緣膜形成在第1方向延伸之深度到達前述上層之記憶體單元之上面之複數之第3溝；及對前述第3溝埋入配線材料，形成複數之前述第3配線。
  16. 如請求項15之非揮發性半導體記憶裝置之製造方法，其中前述第1或第2元件中任一者係可變電阻元件，另一者係非歐姆元件。
  17. 如請求項16之非揮發性半導體記憶裝置之製造方法，其中前述非歐姆元件係包含第1導電型半導體及第2導電型半導體之二極體；積層形成前述下層之記憶體單元之非歐姆元件之材料之步驟中，係按前述第1導電型半導體及前述第2導電型半導體之順序積層。 積層形成前述上層之記憶體單元之非歐姆元件之材料之步驟中，係按前述第2導電型半導體及前述第1導電型半導體之順序積層。
  18. 如請求項15之非揮發性半導體記憶裝置之製造方法，其中前述上層之記憶體單元之前述第1元件及第2元件，尺寸分別與前述下層之記憶體單元之前述第1元件及第2元件實質相同。
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