JP4881400B2 - 不揮発性半導体記憶装置、及びそのスクリーニング方法 - Google Patents

不揮発性半導体記憶装置、及びそのスクリーニング方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。また、本発明は、このような不揮発性半導体記憶装置のスクリーニング方法に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ:Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）も含むものとする。
このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
このような抵抗変化メモリにおいても、メモリセルの微細化の進展に伴い、メモリセルを構成する可変抵抗素子やダイオードに短絡等の欠陥が生じる確率が高くなる。その理由は様々であるが、１つの理由は、可変抵抗素子やダイオードの側壁におけるエッチングのダメージを受け、リーク電流が大きくなることである。このようにして欠陥メモリセルが発生した場合、その欠陥メモリセルと同一のビット線又はワード線に接続されたメモリセルに対しては、同様に読み出し及び書き込みを行うことができず、メモリの歩留まりを悪化させていた。
特表２００５−５２２０４５号公報
本発明は、微細化が進展しても欠陥メモリセルの影響を受けず、高い歩留りを得ることができる不揮発性半導体記憶装置を提供することを目的とする。また、そのような欠陥メモリセルを効率的に排除することのできる不揮発性半導体記憶装置のスクリーニング方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含むメモリセルアレイを備え、前記メモリセルは、前記可変抵抗素子として機能する可変抵抗膜と、前記可変抵抗膜の一方の面に接する第１導電膜と、前記可変抵抗膜の他方の面に接する第２導電膜と、前記第２導電膜の下面に接するように形成され前記整流素子として機能する整流素子層とを備え、前記第１導電膜及び前記第２導電膜の幅は、前記可変抵抗膜の幅に比べて小さくされていることを特徴とする。
上記の不揮発性半導体記憶装置のスクリーニング方法は、選択された前記メモリセルが接続された前記第１配線と前記第２配線との間に所定の読み出し電圧を印加して欠陥メモリセルか否かを判定するステップと、前記欠陥メモリセルが接続された前記第１配線と前記第２配線との間にデータ書き込みに用いる書き込み電圧より大きい破壊電圧を印加して、これにより前記欠陥メモリセルに含まれる前記第１導電膜又は前記第２導電膜を溶断するステップとを備えたことを特徴とする。
本発明に係る不揮発性半導体記憶装置によれば、微細化が進展しても欠陥メモリセルの影響を受けず、高い歩留りを得ることができる不揮発性半導体記憶装置を提供することができる。また、本発明に係るスクリーニング方法によれば、そのような欠陥メモリセルを効率的に排除することができる。
本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 メモリセルアレイ１の一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 この可変抵抗素子ＶＲの例を示す図である。 この可変抵抗素子ＶＲの例を示す図である。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１及びその周辺回路の回路図である。 本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。 本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。 本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。 本実施の形態の不揮発性半導体記憶装置のスクリーニング方法を説明するフローチャートである。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[全体構成]
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下に電極（導電層）ＥＬ１，ＥＬ２が配置される。電極ＥＬ１、ＥＬ２は、ダイオードＤＩを構成する材料と同一の材料により形成され、例えばダイオードＤＩがシリコンから形成されている場合には、電極ＥＬ１、ＥＬ２も、不純物（リン、ボロンなど）をドープされたシリコン層から形成される。以下では、電極ＥＬ１がｎ型半導体、電極ＥＬ２がｐ型半導体であるとして説明を行う。ただし、電極ＥＬ１、ＥＬ２は、両方ともｐ型半導体とされてもよいし、あるいは両方ともｎ型半導体とされてもよい。逆に、電極ＥＬ２がｎ型半導体で、ＥＬ１がｐ型半導体であってもよい。
また、ダイオードＤＩが、金属を含むショットキダイオードであれば、電極ＥＬ１、ＥＬ２も、その金属により構成することができる。電極ＥＬ３の材料は、電極ＥＬ１、２の材料と同様にすることもできるし、別の材料であってもよい。また、このようなシリコン層や上記金属層に加え、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。バッファ層、バリアメタル層、接着層等は、上記のシリコン層又は金属層と可変抵抗素子ＶＲとの間に形成することができる。あるいは、上記シリコン層又は金属層とワード線ＷＬｉの間に形成することもできる。また、上記のシリコン層又は金属層とダイオードＤＩとの間に形成することもできる。
また、この電極ＥＬ１、ＥＬ２の幅Ｗ１（メモリセル中を流れる電流の方向と略直交する方向と略直交する方向の幅）は、可変抵抗素子ＶＲの幅Ｗ２よりも小さい。一例として、幅Ｗ２は幅Ｗ１の０．７倍程度の大きさとされる。可変抵抗素子ＶＲは、その形成の際、側壁部分に少なからずエッチングによるダメージを受ける。この側壁部分のダメージがショート欠陥を引き起こし、メモリセルＭＣが欠陥メモリセルとなる原因となる。微細化が進展すると、このような側壁部分のダメージの割合が増加し、このようなダメージ部分が与える影響が大きくなる。すなわち、側壁部分のダメージが、欠陥メモリセルを作りだす原因となる可能性が高まる。
しかし、本実施の形態では、電極ＥＬ１、ＥＬ２の幅Ｗ１が可変抵抗素子ＶＲの幅Ｗ２よりも小さいので、こうした側壁のダメージ部分にはセル電流が流れないようにすることができる。従って、各メモリセルＭＣの多くは、可変抵抗素子ＶＲの側壁へのダメージによる影響を受けず、正常なメモリセルとして機能することができる。また、あるメモリセルが欠陥メモリセルとなってしまった場合であっても、後述するスクリーニング方法により、電極ＥＬ１、ＥＬ２を溶断することで欠陥メモリセルを破壊することができ、欠陥メモリセルと同じビット線又はワード線に接続された正常なメモリセルを救済することができる。電極ＥＬ１、ＥＬ２は幅を細くされているので、書き込み時の電圧よりも若干大きい程度の電圧により電極ＥＬ１、ＥＬ２を容易に溶断することができる。
なお、幅Ｗ２がデザインルールに従い４５ｎｍに設定されるとした場合、加工バラツキ等を考慮して、幅Ｗ１を幅１４ｎｍ程度まで細くすることが可能である。
[可変抵抗素子ＶＲ]
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４及び図５は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極ＥＬ１、ＥＬ２の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ２Ｏ４を用いている。その他、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜により、可変抵抗素子ＶＲを構成することも出来る。
図４において、記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極ＥＬ１を固定電位、電極ＥＬ２側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極ＥＬ２に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。
電極ＥＬ２側に移動した拡散イオンは、電極ＥＬ２から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極ＥＬ１、ＥＬ２に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極ＥＬ１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極ＥＬ２側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層ＥＬ１、ＥＬ２に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。
初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
[メモリセルアレイの変形例]
また、図６に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図７は、図７のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
図８は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図８において、メモリセルＭＣを構成するダイオードＤＩのカソードはビット線ＢＬに接続され、アノードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図７に示した回路とは、ダイオードＳＤの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
［製造方法］
次に、図９〜１１を参照して、本発明の実施形態に係わる不揮発性メモリの１つの製造方法を説明する。図９〜図１１は、図２のＩ−Ｉ´方向とは直交する方向の断面からみた説明図である。
まず、図９に示すように、厚さ７２０μｍのシリコン基板１０１の片面に、各種ＣＭＯＳ回路等を含むＣＭＯＳ回路層１０２を形成し、このＣＭＯＳ回路層１０２上に、順次、絶縁膜１０３、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、ｎ型シリコン膜１０９、抵抗変化材料膜１１０、ｐ型シリコン膜１１１、絶縁膜１１２を形成する。ｎ型シリコン膜１０９、ｐ型シリコン膜１１１が、前述した電極ＥＬ１、ＥＬ２となる。
ＣＭＯＳ回路層１１２は、通常のＣＭＯＳプロセスを用いて形成される。ＣＭＯＳ回路層１０２は、図示しない周辺回路等に含まれるＭＯＳＦＥＴ、及びこれら周辺回路等に各種電圧や信号を供給するための多層配線に加えて、メモリセルアレイへの接続のための配線部等を含んでいる。
絶縁膜１０３は、このＣＭＯＳ回路層１０２上に、ＴＥＯＳを主原料とするＣＶＤ法を実行してシリコン酸化膜（ＳｉＯ２）を膜厚３００ｎｍ程度堆積させることにより形成される。
複合膜１０４は、絶縁膜１０３上に形成される膜厚１０ｎｍの窒化チタン（ＴｉＮ）の層と膜厚５０ｎｍのタングステン（Ｗ）の層との積層構造からなり、スパッタリング法により成膜される。この複合膜１０４は、ビット線ＢＬとなる。
窒化チタン膜１０５は、複合膜１０４上に、膜厚１０ｎｍの窒化チタン（ＴｉＮ）をスパッタリング法により成膜することにより形成される。この窒化チタン膜１０５はダイオードＤＩを構成するｎ＋型層Ｄ３への不要な不純物の拡散を抑制するバリアメタルとして機能する。
ｎ＋型半導体領域１０６は、窒化チタン膜１０５上に、膜厚１０ｎｍのアモルファスシリコンを成膜した後、加速電圧１ｋｅＶでヒ素（Ａｓ）のイオン注入を行うことにより形成される。ｎ＋型半導体領域１０６は、ヒ素（Ａｓ）を１０２０ｃｍ−３程度の不純物濃度となるよう注入して形成されるｎ＋型シリコン層であり、前述したダイオードＤＩのｎ＋型層Ｄ３として機能する。
このｎ＋型半導体領域１０６の上に、ｎ−型半導体領域１０７が形成される。ｎ−型半導体領域１０７は、膜厚９０ｎｍのアモルファスシリコンを成膜した後、加速電圧７５ｋｅＶでヒ素（Ａｓ）のイオン注入を行うことにより形成される。これにより、ヒ素（Ａｓ）を平均して１０１７ｃｍ−３程度含む膜厚９０ｎｍのｎ−型半導体領域１０７が形成される。このｎ−型半導体領域１０７は、前述したダイオードＤＩのｎ−型層Ｄ２として機能する。
このｎ−型半導体領域１０７の上に、ｐ＋型半導体領域１０８が形成される。ｐ＋型半導体領域１０８は、ｎ−型半導体領域１０７に対し、加速電圧１ｋｅＶでホウ素（Ｂ）のイオン注入を行うことにより、ｎ−型半導体領域１０７の上部を、ｐ＋型の半導体領域に変えることにより形成される。ｐ＋型半導体領域１０８は、例えば、ホウ素（Ｂ）を１０２０ｃｍ−３程度含む、膜厚１０ｎｍの領域とすることができる。ｐ＋型半導体領域１０８は、前述したダイオードＤＩのｐ＋型層Ｄ１として機能する。
このｐ＋型半導体領域１０８の上に、順に、膜厚１０ｎｍのリン（Ｐ）をドープされたｎ型シリコン膜１０９、膜厚１０ｎｍのＺｎＭｎ２Ｏ４からなる抵抗変化材料膜１１０、及び膜厚１０ｎｍのボロン（Ｂ）をドープされたｐ型シリコン膜１１１を連続してスパッタリング法により成膜する。ｎ型シリコン膜１０９、ｐ型シリコン膜１１１は可変抵抗素子ＶＲの電極ＥＬ１、ＥＬ２となる。このｎ型シリコン膜１０９、ｐ型シリコン膜１１１と抵抗変化材料膜１１０との間には、別途窒化チタン膜を介在させることもできる。また、ドープする不純物濃度が高いほど、後述するスクリーニングにおいて溶断され易くなるので、適当なドープ量を設定するのが好ましい。スパッタリングに代えて、ドーピングしたＣＶＤ成膜を用いることも可能である。この場合、ヒ素（Ａｓ）のドーピングにはＡｓＨ３ガスの添加を、リン（Ｐ）のドーピングにはＰＨ３ガスの添加を、ホウ素（Ｂ）のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
続いて、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコンからなる膜厚１５０ｎｍの絶縁膜１１２が形成される。
次いで、図１０に示すように、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、ｎ型シリコン膜１０９、抵抗変化材料膜１１０、ｐ型シリコン膜１１１、絶縁膜１１２のパターニングを行う。最初に、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチング（ＲＩＥ）により絶縁膜１１２をパターニングする。
ここでレジストを剥離処理した後に、形成されたシリコン酸化膜パターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ｐ型シリコン膜１１１、抵抗変化材料膜１１０、ｎ型シリコン膜１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、窒化チタン膜１０５が順次パターニングされる。そして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、複合膜１０４をパターニングする。このエッチングにより、選択比の差により、シリコン膜１０９、１１１の側面は、抵抗変化材料膜１１０の側面よりも後退し、従ってシリコン膜１０９、１１１の幅は、抵抗変化材料膜１１０の幅に比べ小さくなる。これにより、図３に示すような幅の関係（Ｗ１＜Ｗ２）が得られる。また、シリコン膜１０９、１１１は、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６の加工中もエッチングガスに晒され続けるため、これらの領域よりも幅が小さくなる。
次いで、図１１に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコン（ＳｉＯ２）らなる絶縁膜１１５を形成する。その後、図示は省略するが、ＣＭＰ法等を用いてｐ型シリコン膜１１１を露出させ、その上に膜厚１０ｎｍの窒化チタン（ＴｉＮ）と膜厚５０ｎｍのタングステン（Ｗ）を積層させてなる複合膜をスパッタリング法により成膜する。この複合膜はワード線ＷＬとなる。その後、各層を図２のＩＩ−ＩＩ´方向においてもパターニングして、図２に示すようなメモリ構造が完成する。
なお、メモリセル部を多層構造とする場合（図６）には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。以上、本実施の形態の一製造方法を説明したが、上記の工程において、ｎ型不純物としてヒ素（Ａｓ）を用いたが、リン（Ｐ）を用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードを形成することが可能である。
また、上記の例では、ダイオードＤＩの形成に、ドーピング無しのＣＶＤ成膜により形成したシリコン膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素（Ａｓ）のドーピングにはＡｓＨ３ガスの添加を、リン（Ｐ）のドーピングにはＰＨ３ガスの添加を、ホウ素（Ｂ）のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
次に、このように形成された本実施の形態の不揮発性メモリのスクリーニング方法を、図１２のフローチャートを参照して説明する。
まず、欠陥メモリセルを特定するためのスクリーニング読み出し動作を行う（ステップＳ１）。具体的には、選択メモリセルが接続された選択ワード線ＷＬに”Ｈ”レベルの電圧を、選択ビット線ＢＬに”Ｌ”レベルの電圧を印加する一方、非選択ワード線ＷＬには”Ｌ”レベルの電圧を、非選択ビット線ＢＬには”Ｈ”レベルの電圧を印加する。すべてのメモリセルは、このスクリーニング読み出し動作を行う際、全て消去状態（高抵抗状態）となっているものとする。これにより、選択メモリセルＭＣが正常なメモリセルであればセル電流は流れず、従って選択ワード線ＷＬの電位も”Ｈ”レベルから低下しない。一方、選択メモリセルＭＣがリークの大きい欠陥メモリセルであれば、セル電流が欠陥を通して流れて選択ワード線ＷＬの電位が低下し、逆に選択ビット線ＢＬの電位は上昇する。このような選択ビット線ＢＬの電位の変化をセンスアンプ回路で検知することにより、欠陥メモリセルを特定することができる（ステップＳ２）。
こうして特定された欠陥メモリセルに対し、破壊電圧を印加する（ステップＳ３）。これにより、欠陥メモリセル中の電極ＥＬ１、ＥＬ２を溶断することにより、欠陥メモリセルを破壊する（ステップＳ４）。すなわち、欠陥メモリセルに接続されるワード線ＷＬに対し、書き込み動作時に用いられる書き込み電圧よりも高い電圧（例えば６Ｖ）を印加し、欠陥メモリセルに接続されるビット線ＢＬには０Ｖを与えることで、破壊電圧を印加する。こうして欠陥メモリセルが破壊され、電流が流れない状態となれば、同じビット線、ワード線に接続されたメモリセルに対して正常に書き込み動作、読み出し動作を行うことができるようになる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、製造方法において、ＲＩＥにおける選択比の差により、抵抗変化材料膜１１０の幅よりもシリコン膜１０９，１１１の幅を小さくしていたが、本発明はこれに限定されるものではなく、例えば、ＲＩＥの実行後、更に別のウエットエッチングを実行することにより、シリコン膜１０９，１１の側面の位置を後退させるようにすることも可能である
また、上記の実施の形態では、電極ＥＬ１、ＥＬ２の両方をダイオードＤＩの材料と同じ材料とし（例：シリコン）、いずれも可変抵抗素子ＶＲの幅よりも小さい幅としているが、本発明はこれに限定されるものではなく、電極ＥＬ１、ＥＬ２のいずれか一方のみをシリコンで形成し、他方は別の材料（チタンシリサイド等）により形成し、幅も可変抵抗素子ＶＲと同じとしてもよい。また、電極ＥＬ１、ＥＬ２は、可変抵抗素子ＶＲの材料に比べてエッチングされやすい材料であれば十分であり、例えば可変抵抗素子ＶＲがＺｎＭｎ２Ｏ４からなる場合、電極ＷＬ１、ＥＬ２を、チタン、タングステン、アルミニウム、炭素等で形成することで、同様の効果を得ることも可能である。
１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インターフェイス、 ７・・・ステートマシン、 ９・・・パルスジェネレータ、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＤＩ・・・ダイオード、 ＥＬ・・・電極。

Claims (5)

  1. 第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含むメモリセルアレイを備え、
    前記メモリセルは、
    前記可変抵抗素子として機能する可変抵抗膜と、
    前記可変抵抗膜の一方の面に接する第１導電膜と、
    前記可変抵抗膜の他方の面に接する第２導電膜と、
    前記第２導電膜の下面に接するように形成され前記整流素子として機能する整流素子層と
    を備え、
    前記第１導電膜及び前記第２導電膜の幅は、前記可変抵抗膜の幅に比べて小さくされている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１導電膜及び前記第２導電膜は、前記整流素子層の材料と同一の材料により形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１導電膜及び前記第２導電膜は、前記メモリセルへの書き込み電圧よりも大きい破壊電圧を印加されることにより破壊され得るように構成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記第１導電膜及び第２導電膜は、不純物をドープされたｐ型シリコン層又はｎ型シリコン層であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 選択された前記メモリセルが接続された前記第１配線と前記第２配線との間に所定の読み出し電圧を印加して欠陥メモリセルか否かを判定するステップと、
    前記欠陥メモリセルが接続された前記第１配線と前記第２配線との間にデータ書き込みに用いる書き込み電圧より大きい破壊電圧を印加して、これにより前記欠陥メモリセルに含まれる前記第１導電膜又は前記第２導電膜を溶断するステップと
    を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置のスクリーニング方法。
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