KR100900202B1 - 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 - Google Patents
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- 230000008859 change Effects 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 137
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 147
- 239000012535 impurity Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 description 10
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 239000012782 phase change material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- -1 cobalt nitride Chemical class 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
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Abstract
상변화 메모리 소자 및 그의 제조방법을 제공한다. 상기 상변화 메모리 소자는 기판 상에 일방향으로 연장된 워드라인을 포함한다. 상기 워드라인 상에 저농도 반도체 패턴이 위치한다. 상기 저농도 반도체 패턴 상에 노드 전극이 위치한다. 상기 저농도 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드가 위치한다. 상기 노드 전극 상에 상변화 저항체가 위치한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 다이오드를 구비하는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
상변화 메모리 소자는 상변화 물질의 상변화에 따른 저항 차이를 이용한 메모리 소자로서 비휘발성 메모리 소자이다. 이러한 상변화 메모리 소자의 단위 셀은 하나의 스위칭 소자와 상기 스위칭 소자에 전기적으로 접속된 상변화 저항체를 구비한다.
상기 스위칭 소자는 모스 트랜지스터일 수 있다. 이 경우에, 상기 상변화 메모리 소자의 단위 셀을 프로그램시키기 위하여 적어도 수 mA의 큰 프로그램 전류가 요구되고, 상기 프로그램 전류는 상기 모스 트랜지스터를 통하여 흘러야 한다. 따라서, 상기 모스 트랜지스터가 차지하는 면적을 감소시키는 데 한계가 있다. 다시 말해서, 상기 스위칭 소자로서 모스 트랜지스터를 채택하는 경우에는 상기 상변화 메모리 소자의 집적도를 향상시키는 데 한계가 있을 수 있다.
이러한 문제점을 해결하기 위하여 상기 모스 트랜지스터 대신에 수직 PN 다이오드(vertical PN diode)를 셀 스위칭 소자로 채택할 수 있다. 그러나, 상기 PN 다이오드는 그의 문턱전압이 0.7 내지 0.8V로 상당히 높아 동작전압을 감소시키기 어렵고, 정공에 의해 전류가 흐르기 때문에 온-전류가 낮아 프로그램 효율이 낮은 단점이 있다.
본 발명이 이루고자 하는 과제는 동작 전압이 낮고 프로그램 효율이 향상된 상변화 메모리 소자 및 그의 제조방법을 제공함에 있다.
본 발명의 일측면은 상변화 메모리 소자를 제공한다. 상기 상변화 메모리 소자는 기판 상에 일방향으로 연장된 워드라인을 포함한다. 상기 워드라인 상에 저농도 반도체 패턴이 위치한다. 상기 저농도 반도체 패턴 상에 노드 전극이 위치한다. 상기 저농도 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드가 위치한다. 상기 노드 전극 상에 상변화 저항체가 위치한다.
일 실시예에서, 상기 워드라인은 금속을 함유하는 도전막일 수 있다. 이 경우 상기 저농도 반도체 패턴과 상기 워드라인 사이에 고농도 반도체 패턴이 위치할 수 있다. 상기 고농도 반도체 패턴 및 상기 저농도 반도체 패턴은 상기 워드라인을 따라 연장될 수 있다.
다른 실시예에서, 상기 워드라인은 고농도 반도체 패턴일 수 있다. 이 경우, 상기 저농도 반도체 패턴은 상기 고농도 반도체 패턴을 따라 연장될 수 있다.
몇몇 실시예들에서, 상기 워드라인의 하부의 상기 기판 상에 제1 층간 절연막이 위치할 수 있다.
몇몇 실시예들에서, 상기 노드 전극의 폭은 상기 저농도 반도체 패턴의 폭에 비해 작을 수 있다.
몇몇 실시예에서, 상기 저농도 반도체 패턴 상에 상기 저농도 반도체 패턴을 덮고, 상기 저농도 반도체 패턴의 상부 일부를 노출시키는 노드 콘택홀을 구비하는 제2 층간 절연막이 위치할 수 있다. 상기 노드 전극은 상기 노드 콘택홀 내에 위치할 수 있다. 상기 노드 콘택홀의 측벽 상에 상기 노드 전극을 둘러싸는 절연 스페이서가 위치할 수 있다.
본 발명의 다른 일측면은 상변화 메모리 소자의 제조방법을 제공한다. 상기 제조방법은 기판 상에 차례로 적층된 워드라인 및 저농도 반도체 패턴을 형성하는 단계를 포함한다. 상기 저농도 반도체 패턴 상에 노드 전극을 형성하여, 상기 저농도 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드를 형성한다. 상기 노드 전극 상에 상변화 저항체를 형성한다.
상술한 바와 같이 본 발명에 따르면, 저농도 반도체 패턴 상에 노드 전극을 형성하여 저농도 반도체 패턴과 노드 전극 사이의 계면에 쇼트키 다이오드를 형성함으로써, 상변화 메모리 소자의 동작전압을 감소시킬 수 있고, 프로그램 효율을 향상시킬 수 있다. 또한, 상기 노드 전극을 형성하는 과정에서 상기 저농도 반도체 패턴 상의 자연산화막을 인시츄로 제거할 수 있어 자연산화막을 제거하기 위한 추가적인 공정을 필요로 하지 않을 수 있다.
또한, 상기 저농도 반도체 패턴 하부의 워드라인은 제1 층간 절연막 상에 형성된다. 따라서, 워드라인을 상기 기판 내의 불순물 영역으로 형성한 경우에 비해 기판과 불순물 영역 사이의 접합 누설전류(junction leakage current) 및 접합 캐 패시턴스(junction capacitance)를 제거할 수 있다.
나아가, 상기 반도체 패턴은 상기 워드라인을 따라 연장될 수 있는데, 이 경우 상기 워드라인을 통한 전압강하를 줄일 수 있다. 그 결과, 하나의 워드라인에 더 많은 셀들을 접속시킬 수 있으므로 집적도를 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도(equivalent circuit diagram)이다.
도 1을 참조하면, 상변화 메모리 소자의 셀 어레이(CA)는 복수 개의 워드라인들(WL) 및 상기 워드라인들(WL)과 교차하는 복수 개의 비트라인들(BL)을 구비할 수 있다. 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들(cross points)에 복수 개의 상변화 메모리 셀들(C)이 각각 배치될 수 있다. 상기 각 상변화 메모리 셀(C)은 상변화 저항체(phase change resistor; VR)와 쇼트키 다이오드(schottky diode; SD)를 포함할 수 있다. 상기 상변화 저항체(VR)의 일단은 상 기 비트라인들(BL)중 어느 하나에 전기적으로 접속되고, 타단은 상기 쇼트키 다이오드(SD)의 양극(anode)에 접속할 수 있다. 상기 쇼트키 다이오드(SD)의 음극(cathode)은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속될 수 있다. 상기 상변이 저항체(VR)와 상기 쇼트키 다이오드(SD) 사이의 노드(node)인 노드 전극(NE)은 상기 쇼트키 다이오드(SD)의 양극 뿐 아니라, 상기 상변이 저항체(VR)의 하부전극으로서의 역할을 수행할 수 있다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 공정단계별로 나타낸 단면도들로서, 셀 어레이 영역과 주변회로 영역에 대한 단면도들이다. 상기 셀 어레이 영역에 대한 단면들은 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 공정단계별로 취해진다.
도 3a를 참조하면, 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판(100)을 제공하고, 상기 주변회로 영역 내에 소자분리막(100a)을 형성하여 활성영역을 한정할 수 있다. 상기 활성영역 상에 게이트 패턴(110)을 형성하고, 상기 게이트 패턴(110)을 마스크로 하여 상기 활성영역 내에 소오스/드레인 영역들(SD)을 형성할 수 있다. 상기 게이트 패턴(110)의 측벽들 상에 절연 스페이서들(115)을 형성할 수 있다. 상기 절연 스페이서들(115)은 실리콘 질화막일 수 있다. 상기 게이트 패턴(110), 상기 절연 스페이서(115) 및 상기 기판(100) 상에 하부 식각저지막(117)을 형성할 수 있다. 상기 하부 식각저지막(117)은 실리콘 질화막일 수 있다.
상기 하부 식각저지막(117) 상에 제1 층간 절연막(119)을 형성하고, 상기 제1 층간 절연막(119)을 평탄화 식각할 수 있다. 상기 평탄화 식각된 제1 층간 절연막(119) 상에 상부 식각저지막(120)을 적층할 수 있다. 상기 하부 식각저지막(117)을 식각종료점으로 사용하여 상기 상부 식각저지막(120) 및 상기 제1 층간 절연막(119) 내에 하부 식각저지막(117)을 노출시키는 제1 회로 콘택홀(119a)을 형성할 수 있다. 상기 제1 회로 콘택홀(119a) 내에 노출된 상기 하부 식각저지막(117)을 식각하여 상기 소오스/드레인 영역들(SD) 중 어느 하나의 영역을 노출시킬 수 있다. 이와는 달리, 상기 제1 회로 콘택홀(119a)은 상기 게이트 패턴(110)을 노출시키도록 형성될 수 있다.
도 3b를 참조하면, 상기 상부 식각저지막(120) 상에 워드라인 도전막(130)을 형성한다. 상기 워드라인 도전막(130)은 금속을 함유하는 도전막으로 예를 들어, 금속막, 금속 실리사이드막 또는 금속 질화막일 수 있다. 구체적으로, 상기 워드라인 도전막(130)은 티타늄막, 코발트막, 텅스텐막, 몰리브데늄막, 탄탈륨막, 티타늄 실리사이드막, 코발트 실리사이드막, 텅스텐 실리사이드막, 몰리브데늄 실리사이드막, 탄탈륨 실리사이드막, 티타늄 질화막, 코발트 질화막, 텅스텐 질화막, 몰리브데늄 질화막 또는 탄탈륨 질화막일 수 있다. 상기 워드라인 도전막(130)을 형성하기 전에, 상기 상부 식각저지막(120) 상에 베리어 도전막(미도시)을 형성할 수 있다. 상기 워드라인 도전막(130)은 상기 제1 회로 콘택홀(119a)을 채울 수 있다.
상기 워드라인 도전막(130) 상에 고농도 반도체층(133) 및 저농도 반도체 층(135)을 차례로 형성할 수 있다.
상기 고농도 반도체층(133)은 n형 불순물이 도핑된 반도체층으로서, 상기 워드라인 도전막(130)과 오믹 콘택(ohmic contact)을 형성할 수 있을 정도의 불순물 농도를 가질 수 있다. 구체적으로, 상기 고농도 반도체층(133) 내의 불순물 농도는 1E19㎝-3 내지 1E21㎝-3 일 수 있다. 바람작하게는 상기 고농도 반도체층(133) 내의 불순물 농도는 5E19㎝-3 내지 1E21㎝-3 일 수 있다. 상기 고농도 반도체층(133) 내에 불순물을 도우핑하는 것은 인시츄(in-situ) 도우핑법을 사용할 수 있다. 상기 고농도 반도체층(133)의 두께는 500Å 내지 2000Å일 수 있다. 상기 고농도 반도체층(133)은 다결정층일 수 있고,실리콘(Si)층, 실리콘-게르마늄(SiGe)층 또는 실리콘-카바이드(SiC)층일 수 있다.
상기 저농도 반도체층(135)은 상기 고농도 반도체층(133)과 같은 n형 불순물이 인시츄로 도핑되되 상기 고농도 반도체층(133) 내의 n형 불순물 농도에 비해 낮은 불순물 농도를 갖는 반도체층이거나, 도핑되지 않은(undoped) 반도체층일 수 있다. 상기 저농도 반도체층(135)을 도핑되지 않은 반도체층으로 형성한 경우, 상기 저농도 반도체층(135) 내에 n형 불순물을 이온주입할 수 있다. 상기 저농도 반도체층(135) 내의 n형 불순물 농도는 상기 저농도 반도체층(135)이 후술하는 노드 전극과 접촉할 때, 그들 사이의 계면에 쇼트키 다이오드가 생성될 수 있을 정도로 낮아야 한다. 구체적으로, 상기 저농도 반도체층(135) 내의 n형 불순물 농도는 1E10㎝-3 이상 1E19㎝-3 미만일수 있다. 바람직하게는 상기 저농도 반도체층(135) 내의 n형 불순물 농도는 1E17㎝-3 내지 1E18㎝- 3일수 있다. 상기 저농도 반도체층(135)의 두께는 300Å ~ 5000Å 일 수 있다. 상기 저농도 반도체층(135)은 다결정층일 수 있고, 실리콘(Si)층, 실리콘-게르마늄(SiGe)층 또는 실리콘-카바이드(SiC)층일 수 있다.
상기 저농도 반도체층(135) 상에 하드 마스크막(137)을 적층할 수 있다. 상기 하드 마스크막(137)은 실리콘 질화막일 수 있다.
이 후, 상기 기판을 활성화 어닐(activation anneal)하여 상기 반도체층들(133, 135) 내에 도핑된 불순물들을 활성화시킨다. 상기 활성화 어닐(activation anneal)은 950 ℃ 내지 1100 ℃에서 수행할 수 있으며, 퍼니스 어닐(furance anneal), RTA(rapid thermal anneal), 스파이크 어닐(spike anneal), 레이저 어닐(laser anneal) 또는 섬광 어닐(flash anneal)을 사용하여 수행할 수 있다.
도 2 및 도 3c를 참조하면, 상기 하드 마스크막(137) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 하드 마스크막(137)을 식각하여 하드 마스크 패턴(137a)을 형성한다. 그 후, 상기 하드 마스크 패턴(137a)을 식각마스크로 하여 상기 저농도 반도체층(135), 상기 고농도 반도체층(133) 및 상기 워드라인 도전막(130)을 차례로 식각하되, 상기 상부 식각저지막(120)이 노출될 때까지 식각한다. 그 결과, 상기 셀 어레이 영역 상의 상기 상부 식각저지막(120) 상에 일방향으로 연장된 워드라인(130a, WL)이 형성되고, 상 기 주변 회로 영역 상에는 상기 제1 회로 콘택홀(119a)을 채우는 제1 콘택 플러그(130b)가 형성된다. 또한, 상기 워드라인(130a, WL)과 상기 콘택 플러그(130b) 상에 차례로 적층된 고농도 반도체 패턴들(133a) 및 저농도 반도체 패턴들(135a)이 형성될 수 있다.
상기 워드라인(130a)은 상기 제1 층간 절연막(119) 상부에 형성되므로, 워드라인을 기판 내의 불순물 영역으로 형성한 경우와 비교할 때 기판과 불순물 영역 사이의 접합 누설전류(junction leakage current) 및 접합 캐패시턴스(junction capacitance)를 제거할 수 있다.
상기 셀 어레이 영역 상에 형성된 상기 반도체 패턴들(133a, 135a)은 상기 워드라인(130a, WL)을 따라 연장될 수 있다. 이 경우, 상기 워드라인(130a, WL)을 따라 흐르는 전류는 상기 반도체 패턴들(133a, 135a) 특히, 상기 고농도 반도체 패턴(133a) 내에도 흐를 수 있어, 상기 워드라인(130a, WL)을 통한 전압강하를 줄일 수 있다. 그 결과, 하나의 워드라인(130a, WL)에 더 많은 셀들을 접속시킬 수 있으므로 집적도를 향상시킬 수 있다.
상기 주변 회로 영역 상에 차례로 적층된 상기 콘택 플러그(130b), 상기 고농도 반도체 패턴(133a) 및 상기 저농도 반도체 패턴(135a)은 국부적 배선(local interconnection; LI)으로서의 역할을 수행할 수 있다.
도 3d를 참조하면, 상기 저농도 반도체 패턴(135a) 상에 제2 층간 절연막(140)을 형성할 수 있다. 상기 제2 층간 절연막(140)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(140) 내에 노드 콘택홀(140a)을 형성할 수 있다. 상기 노드 콘택홀(140a)은 상기 하드 마스크 패턴(137a)을 관통하여 상기 저농도 반도체 패턴(135a)의 상부 일부를 노출시킬 수 있다.
상기 노드 콘택홀(140a)의 측벽 상에 절연 스페이서(145)을 형성할 수 있다. 그러나, 상기 절연 스페이서(145)를 형성하는 것은 생략될 수도 있다. 상기 절연 스페이서(145)는 상기 제2 층간 절연막(140)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 구체적으로, 상기 제2 층간 절연막(140)이 실리콘 산화막인 경우, 상기 절연 스페이서(145)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 2 및 도 3e를 참조하면, 상기 노드 콘택홀(140a)을 채우는 노드 도전막을 형성한다. 상기 노드 도전막은 고융점 금속을 함유하는 도전막, 예를 들어 금속막 또는 금속 실리사이드막일 수 있다. 구체적으로, 상기 노드 도전막은 티타늄막, 코발트막, 텅스텐막, 몰리브데늄막, 탄탈륨막, 티타늄 실리사이드막, 코발트 실리사이드막, 텅스텐 실리사이드막, 몰리브데늄 실리사이드막 또는 탄탈륨 실리사이드막일 수 있다.
상기 금속을 함유하는 노드 도전막을 형성할 때 상기 노드 콘택홀(140a) 내에 노출된 상기 저농도 반도체 패턴(135a)의 상부면에 생성된 자연산화막은 인시츄로 제거될 수 있다. 따라서, 상기 자연산화막을 제거하기 위한 추가적인 공정을 생략할 수 있다. 이를 위해 상기 노드 도전막은 스퍼터링법을 사용하여 형성할 수 있다.
상기 노드 도전막을 평탄화 식각하여, 상기 노드 콘택홀(140a) 내에 상기 저농도 반도체 패턴(135a)에 접속하는 노드 전극(NE)을 형성한다. 상기 노드 전 극(NE)과 상기 저농도 반도체 패턴(135a) 사이의 계면에 쇼트키 다이오드(SD)가 형성될 수 있다. 상기 쇼트키 다이오드(SD)는 그의 문턱전압이 PN 다이오드에 비해 상당히 낮아 상변화 메모리 소자의 동작전압을 감소시킬 수 있고, 전자에 의해 전류가 흐르기 때문에 PN 다이오드에 비해 온-전류가 매우 높아 프로그램 효율을 향상시킬 수 있다.
상기 노드 전극의 폭(W_NE)은 상기 저농도 반도체 패턴의 폭(W_135a)보다 작을 수 있다. 이를 위해 상기 노드 콘택홀(140a)의 폭을 상기 저농도 반도체 패턴의 폭(W_135a)보다 작게 형성할 수 있다. 이 경우, 상기 노드 전극(NE)과 상기 저농도 반도체 패턴(135a) 사이의 계면에 형성되는 상기 쇼트키 다이오드(SD)의 폭 또한 상기 저농도 반도체 패턴의 폭(W_135a)보다 작을 수 있다. 따라서, 상기 쇼트키 다이오드(SD)의 오프-전류를 감소시킬 수 있다. 이 때, 상기 쇼트키 다이오드(SD)의 온-전류 또한 감소될 수 있으나, 원래의 온-전류가 매우 크므로 감소비율은 미미할 수 있다. 나아가, 상기 절연 스페이서(145)를 형성한 경우 상기 노드 전극의 폭(W_NE)을 더욱 줄일 수 있고, 이에 따라 상기 쇼트키 다이오드(SD)의 오프-전류를 더욱 감소시킬 수 있다.
상기 노드 전극(NE)이 형성된 기판을 실리시데이션 열처리하여 상기 저농도 반도체 패턴(135a) 내에 금속 실리사이드층(151)을 형성할 수 있다. 상기 금속 실리사이드층(151)은 상기 노드 전극(NE)과 상기 저농도 반도체 패턴(135a) 사이의 계면저항을 감소시킬 수 있다. 상기 실리시데이션 열처리는 350℃ 내지 550℃의 온도에서 수행할 수 있다.
도 2 및 도 3f를 참조하면, 상기 노드 전극(NE) 상에 상변화 물질막 및 상부전극막을 차례로 형성할 수 있다. 상기 상변화 물질막은 Ge-Sb-Te 합금막과 같은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있고, 상기 상부전극막은 타이타늄 질화막과 같은 도전막으로 형성할 수 있다. 상기 상부전극막 및 상기 상변화 물질막을 연속적으로 패터닝하여 상기 노드 전극(NE)을 덮는 상변화 저항체(VR) 및 상기 상변화 저항체(VR) 상의 상부전극(155)을 형성할 수 있다.
상기 상변화 저항체(VR)의 하부에 접속하는 상기 노드 전극(NE)은 상기 상변화 저항체(VR)에 대해 하부 전극으로서의 역할을 수행할 수 있다.
상기 상부전극(155) 상에 제3 층간 절연막(160)을 형성하고, 상기 제3 층간 절연막(160)을 패터닝하여 상기 상부전극(155)의 일부를 노출시키는 비아홀(160a), 상기 워드라인(WL)의 일측 말단부를 노출시키는 신호 콘택홀(160b) 및 주변 회로 영역의 소오스/드레인 영역을 노출시키는 제2 회로 콘택홀(160c)을 형성할 수 있다. 상기 제3 층간 절연막(160) 상에 상기 비아홀(160a) 및 상기 콘택홀들(160b, 160c)을 채우는 비트라인 도전막을 형성하고, 상기 비트라인 도전막을 패터닝하여 비트라인(BL), 신호 콘택 플러그(170b, SC) 및 제2 회로 콘택 플러그(170c)를 형성할 수 있다. 상기 비트라인(BL)은 상기 비아홀(160a)을 채우고 상기 제3 층간 절연막(160) 상에서 일방향으로 연장되되, 상기 워드라인(WL)의 상부를 가로지르도록 연장될 수 있다. 상기 신호 콘택 플러그(170b, SC)를 통해 상기 워드라인(WL)에 전기적 신호를 인가할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 소자를 나타낸 단면도 로서, 셀 어레이 영역과 주변회로 영역에 대한 단면도이다. 상기 셀 어레이 영역에 대한 단면은 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 취해진다. 본 실시예는 후술하는 것을 제외하고는 도 3a 내지 도 3f를 참조하여 설명한 실시예와 유사하다.
도 2 및 도 4를 참조하면, 상부 식각저지막(120) 상에 형성되는 워드라인(WL')은 고농도 반도체 패턴(133a)일 수 있다. 상기 고농도 반도체 패턴(133a)이 주변 회로 영역에서 국부 배선으로 사용되는 경우, 상기 고농도 반도체 패턴(133a)은 제1 층간 절연막(119) 내에 형성된 제1 회로 콘택홀(119a) 내에 위치하여 소오스/드레인 영역들(SD) 중 어느 하나에 접속될 수 있다.
상기 워드라인(133a, WL') 상에 위치하는 저농도 반도체 패턴(135a)은 상기 워드라인(133a, WL')을 따라 연장될 수 있다.
상기 저농도 반도체 패턴(135a) 및 상기 워드라인(133a, WL')은 상기 상부 식각저지막(120) 상에 고농도 반도체층 및 저농도 반도체층을 차례로 적층하고, 상기 저농도 반도체층 및 상기 고농도 반도체층을 차례로 패터닝함으로써 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도(equivalent circuit diagram)이다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 공정단계별로 나타낸 단면도들로서, 셀 어레이 영역과 주변회로 영역에 대한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 소자를 나타낸 단면도로서, 셀 어레이 영역과 주변회로 영역에 대한 단면도이다.
Claims (18)
- 삭제
- 기판 상에 일방향으로 연장된 워드라인;상기 워드라인 상에 위치하는 제1 반도체 패턴;상기 제1 반도체 패턴 상에 위치하는 노드 전극;상기 제1 반도체 패턴과 상기 노드 전극 사이에 형성된 쇼트키 다이오드; 및상기 노드 전극 상에 위치하는 상변화 저항체를 포함하고,상기 워드라인은 금속을 함유하는 도전막이고,상기 제1 반도체 패턴과 상기 워드라인 사이에 위치하는 제2 반도체 패턴을 더 포함하고,상기 제2 반도체 패턴의 불순물 농도는 상기 제1 반도체 패턴의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자.
- 제2항에 있어서,상기 제2 반도체 패턴 및 상기 제1 반도체 패턴은 상기 워드라인을 따라 연장된 것을 특징으로 하는 상변화 메모리 소자.
- 기판 상에 일방향으로 연장된 워드라인;상기 워드라인 상에 위치하는 제1 반도체 패턴;상기 제1 반도체 패턴 상에 위치하는 노드 전극;상기 제1 반도체 패턴과 상기 노드 전극 사이에 형성된 쇼트키 다이오드; 및상기 노드 전극 상에 위치하는 상변화 저항체를 포함하고,상기 워드라인은 제2 반도체 패턴이고,상기 제2 반도체 패턴의 불순물 농도는 상기 제1 반도체 패턴의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자.
- 제4항에 있어서,상기 제1 반도체 패턴은 상기 제2 반도체 패턴을 따라 연장된 것을 특징으로 하는 상변화 메모리 소자.
- 제2항 또는 제4항에 있어서,상기 워드라인의 하부의 상기 기판 상에 위치하는 제1 층간 절연막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 제2항 또는 제4항에 있어서,상기 노드 전극의 폭은 상기 제1 반도체 패턴의 폭에 비해 작은 것을 특징으로 하는 상변화 메모리 소자.
- 제7항에 있어서,상기 제1 반도체 패턴 상에 위치하여 상기 제1 반도체 패턴을 덮고, 상기 제1 반도체 패턴의 상부 일부를 노출시키는 노드 콘택홀을 구비하는 제2 층간 절연막을 더 포함하고,상기 노드 전극은 상기 노드 콘택홀 내에 위치하는 것을 특징으로 하는 상변화 메모리 소자.
- 제8항에 있어서,상기 노드 콘택홀의 측벽 상에 형성되어 상기 노드 전극을 둘러싸는 절연 스페이서를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 삭제
- 기판 상에 차례로 적층된 워드라인 및 제1 반도체 패턴을 형성하는 단계;상기 제1 반도체 패턴 상에 노드 전극을 형성하여, 상기 제1 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드를 형성하는 단계; 및상기 노드 전극 상에 상변화 저항체를 형성하는 단계를 포함하고,상기 워드라인은 금속을 함유하는 도전막으로 형성하고,상기 제1 반도체 패턴과 상기 워드라인 사이에 위치하는 제2 반도체 패턴을 형성하는 단계를 더 포함하고,상기 제2 반도체 패턴의 불순물 농도는 상기 제1 반도체 패턴의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제11항에 있어서,상기 기판 상에 워드라인 도전막, 제2 반도체층 및 제1 반도체층을 차례로 형성하고, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 워드라인 도전막을 차례로 패터닝하여, 상기 워드라인, 상기 제2 반도체 패턴 및 상기 제1 반도체 패턴을 형성하되, 상기 제2 반도체 패턴 및 상기 제1 반도체 패턴은 상기 워드라인을 따라 연장되도록 형성하고,상기 제2 반도체층의 불순물 농도는 상기 제1 반도체층의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 기판 상에 차례로 적층된 워드라인 및 제1 반도체 패턴을 형성하는 단계;상기 제1 반도체 패턴 상에 노드 전극을 형성하여, 상기 제1 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드를 형성하는 단계; 및상기 노드 전극 상에 상변화 저항체를 형성하는 단계를 포함하고,상기 워드라인은 제2 반도체 패턴이고,상기 제2 반도체 패턴의 불순물 농도는 상기 제1 반도체 패턴의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제13항에 있어서,상기 기판 상에 제2 반도체층 및 제1 반도체층을 차례로 형성하고, 상기 제1 반도체층 및 상기 제2 반도체층을 차례로 패터닝하여, 상기 제2 반도체 패턴 상에 상기 제1 반도체 패턴을 형성하되, 상기 제1 반도체 패턴은 상기 제2 반도체 패턴을 따라 연장되도록 형성하고,상기 제2 반도체층의 불순물 농도는 상기 제1 반도체층의 불순물 농도보다 높은 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제11항 또는 제13항에 있어서,상기 워드라인을 형성하기 전에,상기 기판 상에 제1 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제11항 또는 제13항에 있어서,상기 상변화 저항체를 형성하기 전에,상기 제1 반도체 패턴 상에 상기 제1 반도체 패턴을 덮는 제2 층간 절연막을 형성하는 단계; 및 상기 제2 층간 절연막 내에 상기 제1 반도체 패턴의 상부 일부를 노출시키는 노드 콘택홀을 형성하는 단계를 더 포함하고,상기 노드 전극은 상기 노드 콘택홀 내에 위치하도록 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제16항에 있어서,상기 노드 전극을 형성하기 전에, 상기 노드 콘택홀의 측벽 상에 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조방법.
- 제11항 또는 제13항에 있어서,상기 상변화 저항체를 형성하기 전에,상기 노드 전극이 형성된 기판을 열처리하여 상기 노드 전극이 접하는 상기 제1 반도체 패턴 내에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070077158A KR100900202B1 (ko) | 2007-07-31 | 2007-07-31 | 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
| US12/120,583 US7804703B2 (en) | 2007-07-31 | 2008-05-14 | Phase change memory device having Schottky diode and method of fabricating the same |
| TW097125772A TW200913253A (en) | 2007-07-31 | 2008-07-08 | Phase change memory device having schottky diode and method of fabricating the same |
| DE102008034007A DE102008034007A1 (de) | 2007-07-31 | 2008-07-21 | Phasenänderungsspeicher mit Schottky-Diode und Verfahren zum Herstellen desselben |
| JP2008198204A JP2009038378A (ja) | 2007-07-31 | 2008-07-31 | ショットキーダイオードを備える相変化メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070077158A KR100900202B1 (ko) | 2007-07-31 | 2007-07-31 | 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090012923A KR20090012923A (ko) | 2009-02-04 |
| KR100900202B1 true KR100900202B1 (ko) | 2009-06-02 |
Family
ID=40227119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070077158A KR100900202B1 (ko) | 2007-07-31 | 2007-07-31 | 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7804703B2 (ko) |
| JP (1) | JP2009038378A (ko) |
| KR (1) | KR100900202B1 (ko) |
| DE (1) | DE102008034007A1 (ko) |
| TW (1) | TW200913253A (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101535653B1 (ko) * | 2009-02-09 | 2015-07-10 | 삼성전자주식회사 | 상변화 메모리 소자의 제조방법 |
| KR101019707B1 (ko) * | 2009-02-16 | 2011-03-07 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| JP4881400B2 (ja) * | 2009-03-23 | 2012-02-22 | 株式会社東芝 | 不揮発性半導体記憶装置、及びそのスクリーニング方法 |
| CN101882602B (zh) * | 2009-05-08 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 相变随机存取存储器的制造方法 |
| KR101033468B1 (ko) * | 2009-06-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법 |
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| KR101709323B1 (ko) * | 2010-04-23 | 2017-02-22 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7804703B2 (en) | 2010-09-28 |
| KR20090012923A (ko) | 2009-02-04 |
| JP2009038378A (ja) | 2009-02-19 |
| TW200913253A (en) | 2009-03-16 |
| US20090034319A1 (en) | 2009-02-05 |
| DE102008034007A1 (de) | 2009-02-12 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20150430 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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