KR20130006899A - 상변화 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

상변화 메모리 장치는 기판, 불순물 영역, 금속 실리사이드 패턴, 다이오드, 하부 전극, 상변화막 패턴 및 상부 전극을 포함한다. 불순물 영역은 기판의 활성 영역 상부에 형성된다. 금속 실리사이드 패턴은 적어도 일부가 불순물 영역에 매립된다. 다이오드는 불순물 영역 상에 형성된다. 하부 전극은 다이오드 상에 형성된다. 상변화막 패턴은 하부 전극 상에 형성된다. 상부 전극은 상변화막 패턴 상에 형성된다. 워드 라인으로 제공되는 불순물 영역 내부에 금속 실리사이드 패턴을 형성함으로써, 워드 라인의 저항을 감소시킬 수 있다.

Description

상변화 메모리 장치 및 이의 제조 방법{PHASE-CHANGE MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
상변화 메모리 장치는 상변화 물질 패턴이 비정질 상태 및 결정질 상태 사이에서 상전이를 함에 따라 발생하는 저항의 변화를 이용하여 데이터를 저장하는 장치이다.
상기 상변화 메모리 장치는 스위칭 소자로서 P-N 다이오드를 사용할 수 있으며, 이 경우 트랜지스터 구조를 사용하는 경우보다 셀 사이즈를 감소시킬 수 있다. 그러나 고집적화를 위해 셀 사이즈가 감소됨에 따라, 워드 라인으로 제공되는 기판의 활성 영역 및 상기 P-N 다이오드 사이의 저항이 증가하는 문제점이 있다.
본 발명의 일 목적은 동작 특성이 우수한 상변화 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 동작 특성이 우수한 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 상변화 메모리 장치는, 기판, 불순물 영역, 금속 실리사이드 패턴, 다이오드, 하부 전극, 상변화막 패턴 및 상부 전극을 포함한다. 상기 불순물 영역은 상기 기판의 활성 영역 상부에 형성된다. 상기 금속 실리사이드 패턴은 적어도 일부가 상기 불순물 영역에 매립된다. 상기 다이오드는 상기 불순물 영역 상에 형성된다. 상기 하부 전극은 상기 다이오드 상에 형성된다. 상기 상변화막 패턴은 상기 하부 전극 상에 형성된다. 상기 상부 전극은 상기 상변화막 패턴 상에 형성된다.
예시적인 실시예들에 따르면, 상기 기판은 소자 분리막 패턴에 의해 상기 활성 영역 및 소자 분리 영역으로 구분되며, 상기 금속 실리사이드 패턴은 상기 소자 분리막 패턴 측면에 접할 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드 패턴의 저면은 상기 불순물 영역의 저면과 동일한 깊이에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드 패턴의 저면은 상기 불순물 영역의 저면보다 낮은 깊이에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드 패턴은 상기 불순물 영역의 양측에 서로 이격되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드 패턴은 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 불순물 영역은 제2 방향으로 연장되어 워드 라인으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드 패턴은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 상기 상부 전극과 전기적으로 연결된 비트 라인을 더 포함하며, 상기 비트 라인은 상기 제2 방향에 수직한 제1 방향으로 연장될 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내부를 부분적으로 채우는 제1 소자 분리막 패턴을 형성한다. 상기 트렌치의 측벽 상에 스페이서를 형성한다. 상기 제1 소자 분리막 패턴 상부를 부분적으로 제거하여 상기 스페이서 및 제1 소자 분리막 패턴 사이에 상기 기판을 노출시킨다. 노출된 상기 기판 부분을 금속 실리사이드 패턴으로 변환한다. 상기 기판 상부에 불순물을 주입하여 불순물 영역을 형성한다. 상기 불순물 영역 상에 다이오드를 형성한다. 상기 다이오드에 전기적으로 연결되는 하부 전극을 형성한다. 상기 하부 전극과 접촉하는 상변화막 패턴을 형성한다.
예시적인 실시예들에 따르면, 노출된 상기 기판 부분을 금속 실리사이드 패턴으로 변환함에 있어서, 상기 스페이서, 상기 노출된 기판 부분 및 상기 제1 소자 분리막 패턴 상에 금속막을 형성한다. 상기 금속막과 상기 노출된 기판 부분을 반응시킨다.
예시적인 실시예들에 따르면, 상기 금속막과 상기 노출된 기판 부분을 반응시킨 후에, 미반응한 상기 금속막을 제거한다. 상기 스페이서를 제거한다. 상기 트렌치의 나머지 부분을 매립하는 제2 소자 분리막 패턴을 형성한다.
예시적인 실시예들에 따르면, 상기 금속막은 코발트 혹은 니켈을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 불순물 영역의 저면은 상기 금속 실리사이드 패턴의 저면과 동일한 깊이를 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 상변화막 패턴 상에 상부 전극을 형성한다. 상기 상부 전극과 전기적으로 연결되는 비트 라인을 형성한다. 상기 비트라인은 제1 방향으로 연장되고 상기 불순물 영역 및 금속 실리사이드 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 상변화 메모리 장치는 워드 라인으로 제공되는 활성 영역에 매립된 금속 실리사이드 패턴을 포함한다. 따라서, P-N 다이오드 및 워드 라인 사이의 셀 저항을 감소시킬 수 있다.
상기 셀 저항이 감소됨에 따라, 적은 전력으로 P-N 다이오드에서 하부 전극 및 상기 하부 전극에서 상변화 물질 패턴으로 전류를 원활하게 전달할 수 있으며, 이이 따라 셀 전류 산포 및 동작 특성이 개선된 상변화 메모리 장치를 제공할 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 단면도이다.
도 2는 다른 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 단면도이다.
도 3 내지 도 22는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 27은 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도들이다.
도 1a를 참조하면, 상기 상변화 메모리 장치는 불순물 영역(135)을 포함하는 기판(100), 금속 실리사이드 패턴(130), P-N 다이오드(149), 하부 전극(156), 상변화막 패턴(160) 및 상부 전극(165)을 포함한다. 또한 상기 상변화 메모리 장치는 상부 전극(165)과 연결되는 비트 라인(180)을 더 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판과 같은 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 기판(100)은 소자 분리막 패턴(125)에 의해 활성 영역(I) 및 소자 분리 영역(II)으로 구분될 수 있다. 즉, 소자 분리막 패턴(125)이 형성된 기판(100) 영역은 소자 분리 영역(II)으로 정의되고, 소자 분리막 패턴(125)이 형성되지 않은 기판(100) 영역은 활성 영역(I)으로 정의될 수 있다.
불순물 영역(135)은 활성 영역(I) 상부에 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(135)은 제2 방향으로 연장될 수 있으며, 상기 제2 방향에 수직한 제1 방향을 따라 복수 개로 형성될 수 있다. 활성 영역(I)은 상기 상변화 메모리 장치의 워드 라인으로 기능할 수 있다.
금속 실리사이드 패턴(130)은 불순물 영역(135)의 양 측부에 형성되어, 소자 분리막 패턴(125)의 측면과 접할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(130)은 불순물 영역(135)의 상면과 접촉하지 않도록 불순물 영역(135) 하부의 양 측부에 형성될 수 있다. 이때, 금속 실리사이드 패턴(130)은 저면이 불순물 영역(135)의 저면과 동일한 깊이에 형성될 수 있다. 이에 따라, 금속 실리사이드 패턴(130)은 불순물 영역(135) 하부에 일부가 매립된 형상을 가질 수 있다. 금속 실리사이드 패턴(130)이 불순물 영역(135)에 매립됨으로써 상기 상변화 메모리 장치의 워드 라인이 낮은 저항을 가질 수 있다.
이와는 달리, 금속 실리사이드 패턴(130)의 저면은 불순물 영역(135)의 저면보다 높게 형성될 수도 있다.
도 1a에서는 불순물 영역(135) 양 측부에 서로 이격된 두 개의 금속 실리사이드 패턴(130)이 구비되나, 이와는 달리 상기 두 개의 금속 실리사이드 패턴(130)이 서로 연결될 수도 있다. 이에 따라, 도 1b에 도시된 바와 같이, 활성 영역(I) 상부에 형성된 불순물 영역(135b)의 아래에 금속 실리사이드 패턴(130a)이 구비될 수도 있다. 이와는 달리, 활성 영역(I) 상부에 형성된 불순물 영역들(135b) 사이에 금속 실리사이드 패턴(130a)이 구비될 수도 있다.
P-N 다이오드(149)는 기판(100) 및 소자 분리막 패턴(125) 상에 형성된 제1 층간 절연막(140)을 관통하며 불순물 영역(135) 상에 구비된다.
P-N 다이오드(149)는 불순물 영역(135)에 순차적으로 적층된 제1 도전 패턴(147a) 및 제2 도전 패턴(147b)을 포함할 수 있다. 제1 도전 패턴(147a)은 N형 불순물을 포함하고, 제2 도전 패턴(147b)은 P형 불순물을 포함할 수 있다.
일 실시예에 있어서, 제2 도전 패턴(147b) 상에는 금속 실리사이드를 포함하는 오믹 패턴(도시되지 않음)이 더 구비될 수 있다.
하부 전극(156)은 제1 층간 절연막(140) 상에 형성된 제2 층간 절연막(150)을 관통하여 제2 도전 패턴(147b)과 접촉한다. 이때, 하부 전극(156)의 측벽을 둘러싸는 스페이서(154)가 더 형성될 수 있다.
하부 전극(156)은 전류를 주울(joule) 열로 변환시키는 히터 역할을 수행할 수 있다. 스페이서(154)에 의해, 하부 전극(156)은 제2 도전 패턴(147b)과 작은 면적에서 접촉하게 되어 높은 발열 효율을 가질 수 있다.
예시적인 실시예들에 따르면, 스페이서(154)는 실리콘 질화물을 포함할 수 있다. 하부 전극(156)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
상변화막 패턴(160)은 하부 전극(156) 및 스페이서(154) 상에 이 구비되고, 상부 전극(170)은 상변화막 패턴(160) 상에 구비된다.
상변화막 패턴(160) 하부 전극(156)을 통해 전달된 열을 받아 상변화를 일으킬 수 있는 물질을 포함할 수 있다. 상변화막 패턴(160)은 칼코게나이드(chalcogenide) 화합물이나 탄소, 질소 및/또는 금속이 도핑된 칼코게나이드 화합물을 포함할 수 있다. 상기 칼코게나이드 화합물의 예로서, GeSbSe, SbSe, GeSbTe, SbTe, GeSb, AsSbTe, SnSbTe, SnInSbTe 등을 들 수 있다.
상부 전극(165)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드를 포함할 수 있다.
한편, 제2 층간 절연막(150) 상에 상부 전극(165) 및 상변화막 패턴(160)을 덮는 제3 층간 절연막(170)이 구비될 수 있으며, 제3 층간 절연막(170)을 관통하여 상부 전극(165)과 접촉하는 상부 전극 콘택(175)이 형성될 수 있다. 이에 따라, 상부 전극 콘택(175) 상에 형성된 비트 라인(180)이 상부 전극(165)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(180)은 상기 제1 방향으로 연장될 수 있다.
도 2는 다른 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 단면도이다. 도 2에 도시된 상변화 메모리 장치는 하부 전극(254a) 및 상변화막 패턴(260)의 형상을 제외하고는 도 1a를 참조로 설명한 상변화 메모리 장치와 실질적으로 동일하거나 유사하므로 중복되는 부분의 설명은 생략한다.
도 2를 참조하면, 하부 전극(254a)은 제2 층간 절연막(250) 내부에 형성된 제1 콘택 홀(252) 하부를 매립하며 제2 도전 패턴(147b)과 접촉할 수 있다, 이때, 도 1a의 하부 전극(156)과는 달리, 하부 전극(254a)은 스페이서에 의해 둘러싸이지 않는다. 예시적인 실시예들에 있어서, 하부 전극(254a)의 저면은 제2 도전 패턴(147b)의 상면보다 작은 면적을 가질 수 있다.
상변화막 패턴(260)은 하부 전극(254a) 상에 형성되며, 제1 콘택 홀(252) 상부를 채운다.
제2 층간 절연막(250) 상에는 상변화막 패턴(260)과 접촉하는 상부 전극(265)이 구비되며, 상부 전극(265)은 제3 층간 절연막(270)에 의해 커버된다. 한편, 상부 전극(265)과 접촉하며 제3 층간 절연막(270)을 관통하는 상부 전극 콘택(275)에 의해 비트 라인(280)이 상부 전극(265)과 전기적으로 연결된다.
한편, 도 2에 도시된 상변화 메모리 장치에서도 도 1b에 도시된 바와 같이, 불순물 영역(135)의 아래에 서로 연결된 금속 실리사이드 패턴(130)이 형성될 수도 있다.
전술한 바와 같이, 상기 상변화 메모리 장치의 워드 라인으로 기능하는 불순물 영역(135)에 금속 실리사이드 패턴(130)이 매립된다. 이에 따라, P-N 다이오드(149) 및 상기 워드 라인 사이의 셀 저항이 감소될 수 있다.
상기 셀 저항이 감소됨에 따라, 적은 전류에 의해서도 P-N 다이오드(149)에서 하부 전극(156, 254a) 및 하부 전극(156, 254a)에서 상변화막 패턴(160, 260)으로 전류가 원활하게 전달될 수 있으며, 상기 상변화 메모리 장치의 셀 전류 산포 및 동작 특성이 향상될 수 있다.
도 3 내지 도 22는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 마스크막(104)을 형성한다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다.
마스크막(104)은, 예를 들어, 실리콘 질화물과 같은 질화물을 사용하여 화학 기상 증착(chemical vapor deposition : CVD) 공정, 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition) 공정, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition : HDP-CVD) 공정 등을 통해 형성할 수 있다.
일 실시예에 있어서, 기판(100) 및 마스크막(104) 사이에 마스크막(104)으로부터 기판(100)에 전달되는 스트레스를 흡수하기 위해 패드 산화막(도시되지 않음)을 더 형성할 수도 있다. 상기 패드 산화막은 기판(100)에 대해 열산화 공정을 수행함으로써 형성될 수 있다.
도 4를 참조하면, 사진 식각 공정 등을 통해 마스크막(104) 부분적으로 식각하여, 마스크(104a)를 형성한다. 예시적인 실시예들에 있어서, 제1 방향을 따라 복수 개의 마스크들(104a)이 형성될 수 있으며, 각 마스크(104a)는 상기 제1 방향에 수직한 제2 방향으로 연장될 수 있다.
도 5를 참조하면, 마스크들(104a)을 식각 마스크로 사용하여 기판(100)을 상부를 식각함으로써 제1 트렌치들(106)을 형성한다. 이때, 기판(100) 상면 및 마스크들(104a) 측벽에 의해 형성되는 공간을 제1 트렌치(106)로 정의한다. 제1 트렌치(106)가 형성됨에 따라, 기판(100)이 활성 영역(I) 및 소자 분리 영역(II)으로 구분될 수 있다. 즉, 제1 트렌치(106)가 형성된 기판(100) 영역은 소자 분리 영역(II)으로 정의되고, 제1 트렌치(106)가 형성되지 않은 영역은 활성 영역(I)으로 정의된다.
도 6을 참조하면, 각 제1 트렌치들(106)을 매립하는 소자 분리막(110)을 형성한다.
예시적인 실시예들에 따르면, MTO 산화물, HDP 산화물, CVD 산화물과 같은 실리콘 산화물을 사용하여 기판(100) 및 마스크(104a) 상에 트렌치들(106)을 매립하는 산화막을 형성한다. 이후, 상기 산화막 상부를 마스크(104a) 상면이 노출될 때까지 평탄화하여 소자 분리막(110)을 형성할 수 있다. 상기 평탄화 공정을 위해 화학 기계적 연마(chemical mechanical polish : CMP) 공정 및/또는 에치 백(etch-back) 공정 등을 수행할 수 있다.
도 7을 참조하면, 소자 분리막(110) 상부를 부분적으로 제거하여 제1 소자 분리막 패턴(110a)을 형성한다. 소자 분리막(110) 상부는 에치 백 공정 또는 불산(HF) 용액 혹은 버퍼 산화물 식각액(buffer oxide etchant: BOE)등을 사용한 습식 식각 공정을 통해 제거될 수 있다.
예시적인 실시예들에 있어서, 제1 소자 분리막 패턴(110a)은 상면이 기판(100)의 상면보다 낮도록 형성될 수 있다. 제1 소자 분리막 패턴(110a)이 형성됨에 따라, 지금부터는 제1 트렌치(106)의 나머지 부분을 제2 트렌치(106a)로 명명하기로 한다.
도 8을 참조하면, 제2 트렌치(106a)의 측벽 상에 제1 스페이서(115)를 형성한다.
예시적인 실시예들에 있어서, 제2 트렌치(106a)의 측벽, 마스크(104a) 및 제1 소자 분리막 패턴(110a) 상에 제1 스페이서 막을 형성하고 이를 이방성 식각함으로써, 제1 스페이서(115)를 형성할 수 있다. 상기 제1 스페이서 막은 실리콘 질화물을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다.
도 9를 참조하면, 제1 소자 분리막 패턴(110a)의 상부를 부분적으로 제거함으로써 제3 트렌치(106b)를 형성한다. 이에 따라, 제1 스페이서(115) 및 제1 소자 분리막 패턴(110a) 사이에 제3 트렌치(106b)에 의해 기판(100)의 활성 영역(I) 측면이 노출될 수 있다. 예시적인 실시예들에 따르면, 제1 소자 분리막 패턴(110a)의 상부는 불산 용액 혹은 BOE 용액 등을 사용하는 습식 식각 공정 또는 에치 백 공정 등을 수행하여 제거될 수 있다.
도 10을 참조하면, 상기 노출된 기판(100) 측면, 제1 소자 분리막 패턴(110a), 제1 스페이서(115) 및 마스크(104a) 상에 컨포멀하게 금속막(120)을 형성한다.
예시적인 실시예들에 따르면, 금속막(120)은 코발트 또는 니켈 등을 사용하여 물리 기상 증착(physical vapor deposition ; PVD), 원자층 증착(atomic layer deposition : ALD), 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
도 11a를 참조하면, 제1 스페이서(115)가 형성되지 않은 기판(100) 측부와 금속막(120)을 반응시켜 금속 실리사이드 패턴(130)을 형성한다.
금속 실리사이드 패턴(130)은 급속 열처리(rapid thermal annealing : RTA) 공정과 같은 열처리를 통한 실리사이데이션(silicidation)에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 금속막(120)이 코발트를 포함하는 경우, 코발트 실리사이드 패턴이 형성되며, 금속막(120)이 니켈을 포함하는 경우, 니켈 실리사이드 패턴이 형성될 수 있다.
이때, 제1 스페이서(115)에 의해 커버되는 기판(100) 부분은 상기 실리사이데이션이 일어나지 않으므로, 제1 스페이서(115)는 일종의 반응 방지막 역할을 수행할 수 있다. 또한, 마스크(104a) 및 제1 스페이서(115) 상에 형성된 금속막(120) 부분은 금속 실리사이드 패턴(130)으로 변환되지 않으므로 잔류할 수 있다.
도 11a에서는 금속 실리사이드 패턴(130)이 제1 스페이서(115)가 형성되지 않은 기판(100) 측부 일부에만 형성되는 것으로 도시하였다. 이와는 달리, 도 11b를 참조하면, 제3 트렌치(106b)에 의해 노출된 기판(100) 측부 전체가 금속 실리사이드 패턴(130a)으로 변환될 수도 있다.
이하에서는, 제1 스페이서(115)가 형성되지 않은 기판(100) 측부 일부에만 금속 실리사이드 패턴(130)이 형성되는 경우에 한해 설명하고자 한다.
도 12를 참조하면, 잔류하는 금속막(120) 및 제1 스페이서(115)를 제거함으로써 제4 트렌치(106c)를 형성한다. 금속막(120)은 스트립(strip) 공정 혹은 과산화수소와 산성 용액을 포함하는 식각 용액을 사용한 습식 식각 공정을 통해 제거될 수 있다. 제1 스페이서(115)는 스트립 공정 등을 통해 제거될 수 있다.
도 13을 참조하면, 제4 트렌치(106c)를 매립하는 제2 소자 분리막 패턴을 제1 소자 분리막 패턴(110a) 상에 형성한다.
예시적인 실시예들에 있어서, 제1 소자 분리막 패턴(110a)과 동일한 산화물을 사용하여 마스크(104a) 및 제1 소자 분리막 패턴(110a) 상에 제4 트렌치(106c)를 매립하는 산화막을 형성한 후, 상기 산화막 상부를 마스크(104a) 상면이 노출될 때까지 CMP 공정 또는 에치 백 공정 등을 수행하여 평탄화함으로써 상기 제2 소자 분리막 패턴을 형성할 수 있다. 이때, 상기 제2 소자 분리막 패턴은 제1 소자 분리막 패턴(110a)과 병합될 수 있으며, 지금부터는 상기 병합된 막 구조물을 단순히 소자 분리막 패턴(125)으로 명명하기로 한다. 이와는 달리, 상기 제2 소자 분리막 패턴이 제1 소자 분리막 패턴(110a)과 다른 물질을 사용하여 형성될 수도 있으며, 이 경우 별도의 막들로 존재하게 된다.
도 14를 참조하면, 에치 백 공정 등을 통해 마스크(104a)를 제거하여 소자 분리막 패턴(125)의 상부를 노출시킨다. 이어서, 이온 주입 공정을 수행하여 기판(100) 상부에 불순물 영역(135)을 형성한다. 예시적인 실시예들에 있어서, 상기 제1 방향을 따라 복수 개의 불순물 영역들(135)이 형성될 수 있으며, 각 불순물 영역들(135)은 상기 제2 방향으로 연장되도록 형성되어 상기 상변화 메모리 장치의 워드 라인으로 제공될 수 있다.
예시적인 실시예들에 있어서, 불순물 영역(135)은 금속 실리사이드 패턴(130)의 저면과 동일한 깊이에 형성된 저면을 갖도록 형성될 수 있다. 이와는 달리, 불순물 영역(135)의 저면은 금속 실리사이드 패턴(130)의 저면보다 낮게 형성될 수도 있다.
도 15를 참조하면, 불순물 영역(135) 상면이 노출될 때까지 소자 분리막 패턴(125)을 평탄화한 후, 불순물 영역(135) 및 소자 분리막 패턴(125) 상에 제1 층간 절연막(140)을 형성한다.
제1 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅(spin coating)공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
이와는 달리, 소자 분리막 패턴(125)의 평탄화 공정을 생략하고 실리콘 산화물을 사용하여 제1 층간 절연막(140)을 불순물 영역(135) 및 소자 분리막 패턴(125) 상에 형성할 수도 있다. 이 경우, 제1 층간 절연막(140) 및 소자 분리막 패턴(125)은 병합되어 형성될 수 있다.
도 16을 참조하면, 제1 층간 절연막(140)을 사진 식각 공정 등을 통해 부분적으로 식각하여 각 불순물 영역들(135)을 노출시키는 개구부(145)들을 형성한다.
도 17을 참조하면, 불순물 영역(135) 상에 개구부(145)를 매립하는 도전막(147)을 형성한다.
예시적인 실시예들에 따르면, 불순물 영역(135)을 시드(seed)로 사용하는 선택적 에피택시얼 공정(selective epitaxial growth : SEG)을 수행하여 개구부(145)를 채우는 도전막(147)을 형성할 수 있다. 한편, 도전막(147) 상부를 평탄화하는 공정을 더 수행하여, 상면이 제1 층간 절연막(140)의 상면과 동일한 높이가 되도록 할 수 있다.
금속 실리사이드 패턴(130)이 불순물 영역(135) 상면에 노출되는 경우에는, 상기 SEG 공정 수행 시 시드로 작용하는 사이트(site)가 감소함으로써, 불균일한 성장이 일어나 상기 도전막 내 흠결이 발생할 수 있다. 그러나, 예시적인 실시예들에 따르면, 금속 실리사이드 패턴(130)이 불순물 영역(135) 하부에 매립되어 있어 개구부(145)에 의해 노출되지 않으므로, 도전막(147)의 뷸균일 성장 또는 흠결을 방지할 수 있다.
도 18을 참조하면, 도전막(147) 내부에 불순물들을 주입하여 불순물 영역(135) 상에 순차적으로 적층된 제1 도전 패턴(147a) 및 제2 도전 패턴(147b)을 형성한다.
제1 도전 패턴(147a) 및 제2 도전 패턴(147b)은 서로 상이한 불순물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 먼저 N형 불순물을 주입하여 N형 불순물이 도핑된 제1 도전 패턴(147a)을 형성한다. 이어서, 도전막(147) 상부에 P형 불순물을 주입하여 P형 불순물이 도핑된 제2 도전 패턴(147b)을 형성한다. 이에 따라, 개구부(145) 내부에는 P-N 다이오드(149)가 형성될 수 있다.
일 실시예에 있어서, P-N 다이오드(149) 상에 실리사이데이션 공정을 수행하여 P-N 다이오드(149) 상부에 금속 실리사이드를 포함하는 오믹 패턴(도시되지 않음)을 더 형성할 수도 있다.
도 19를 참조하면, 제1 층간 절연막(140) 및 P-N 다이오드(149) 상에 제2 층간 절연막(150)을 형성한다. 제2 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅(spin coating)공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
이어서, 제2 층간 절연막(150)을 부분적으로 식각하여, 제2 도전 패턴(147b)을 노출시키는 제1 콘택 홀(152)을 형성한다.
도 20을 참조하면, 제1 콘택 홀(152)의 측벽 상에 제2 스페이서(154)를 형성하고, 제2 도전 패턴(147b) 상에 제1 콘택 홀(152)의 나머지 부분을 채우는 하부 전극(156)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(150) 상면, 제1 콘택 홀(152) 내벽 및 제2 도전 패턴(147b) 상면을 따라 실리콘 질화물을 포함하는 제2 스페이서 막을 형성한 후, 에치 백 공정 혹은 이방성 식각 공정 등을 통해 상기 제2 스페이서 막을 부분적으로 제거함으로써 제2 스페이서(154)를 형성한다.
이어서, 제2 도전 패턴(147b) 상에 제1 콘택 홀(152)의 나머지 부분을 채우는 하부 전극막을 형성한 후, 제2 층간 절연막(150) 상면이 노출될 때까지 상기 하부 전극막 상부를 CMP 공정 또는 에치 백 공정 등을 수행하여 평탄화함으로써. 하부 전극(156)을 형성한다.
하부 전극(156)을 형성하기 전에 제2 스페이서(154)를 형성함으로써, 하부 전극(156)과 제2 도전 패턴(147b) 혹은 하부 전극(156)과 상변화막 패턴(160, 도 21 참조)의 접촉 면적을 감소시켜 상변화막 패턴(160)의 히팅 효율을 증가시킬 수 있다.
상기 하부 전극막은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 사용하여 ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 21을 참조하면, 하부 전극(156), 제2 스페이서(154) 및 제2 층간 절연막(150) 상에 상변화막 및 상부 전극막을 순차적으로 형성한 후, 이를 패터닝하여 하부 전극(156)과 접속되는 상변화막 패턴(160) 및 상부 전극(165)을 형성한다.
예시적인 실시예들에 있어서, 상기 상변화막은 칼코게나이드 화합물 이나, 탄소, 질소 및/또는 금속이 도핑된 칼코게나이드 화합물을 사용하여 PVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 상기 칼코게나이드 화합물의 예로서, GeSbSe, SbSe, GeSbTe, SbTe, GeSb, AsSbTe, SnSbTe, SnInSbTe 등을 들 수 있다. 상기 상부 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 22를 참조하면, 상부 전극(165)과 접촉하는 상부 전극 콘택(175) 및 상부 전극 콘택(175)을 통해 상부 전극(165)과 전기적으로 연결되는 비트 라인(180)을 형성한다.
예시적인 실시예들에 따르면, 실리콘 산화물 등을 사용하여 제2 층간 절연막(150) 상에 상변화막 패턴(160) 및 상부 전극(165)을 덮는 제3 층간 절연막(170)을 형성한 후, 제3 층간 절연막(170)을 부분적으로 식각하여 상부 전극(165) 일부를 노출시키는 제2 콘택 홀을 형성한다. 이어서, 제3 층간 절연막(170) 및 상부 전극(165) 상에 상기 제2 콘택 홀을 채우는 도전막을 형성한 후, 상기 도전막 상부를 연마하여 상부 전극 콘택(165)을 형성한다.
이후, 제3 층간 절연막(170) 및 상부 전극 콘택(175) 상에 금속, 도핑된 폴리실리콘 등을 사용하여 비트 라인(180)을 형성한다. 예시적인 실시예들에 있어서, 비트 라인(180)은 상기 제1 방향으로 연장되도록 형성된다.
도 23 내지 도 27은 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23을 참조하면, 도 3 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상부에 금속 실리사이드 패턴(130)이 매립된 불순물 영역(135)을 형성하고, 불순물 영역(135) 상에 제1 층간 절연막(140)을 관통하는 P-N 다이오드(149)를 형성한다.
도 24를 참조하면, 제1 층간 절연막(140) 및 제2 도전 패턴(147b) 상에 제2 층간 절연막(250)을 형성하고, 제2 층간 절연막(250)을 부분적으로 식각하여 제2 도전 패턴(147b) 상면 일부를 노출시키는 제1 콘택 홀(252)을 형성한다. 이어서, 제2 도전 패턴(147b) 및 제2 층간 절연막(250) 상에 제1 콘택 홀(252)을 채우는 하부 전극막을 형성하고 상기 하부 전극막 상부를 연마하여 하부 전극(254)을 형성한다. 예시적인 실시예들에 따르면, 하부 전극(254)은 제2 도전 패턴(147b)의 상면 보다 작은 단면적을 갖도록 형성될 수 있다.
도 25를 참조하면, 하부 전극(254)의 상부를 건식 혹은 습식 공정을 통해 제거하여 상기 제1 콘택 홀(252) 내부를 부분적으로 채우는 하부 전극 패턴(254a)을 형성한다.
도 26을 참조하면, 하부 전극 패턴(254a) 및 제2 층간 절연막(250) 상에 제1 콘택 홀(252)의 나머지 부분을 매립하는 상변화막 패턴(260)을 형성한다. 예시적인 실시예들에 따르면, GeSbSe, SbSe, GeSbTe, SbTe, GeSb 등의 칼코게나이드 물질을 사용하여 제2 층간 절연막(250) 및 하부 전극 패턴(254a) 상에 제1 콘택 홀(252)을 채우는 상변화막을 형성한다. 이어서, 제2 층간 절연막(150)의 상면이 노출될 때까지, 상기 상변화막의 상부를 연마함으로서 상변화막 패턴(260)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상변화막 패턴(260) 및 하부 전극 패턴(254a)이 동일한 단면적을 갖도록 형성하여 제2 층간 절연막(150)에 내부에 매립시킴으로써, 상변화막 패턴(260)으로의 열 및 전류의 전달 효율을 증가시킬 수 있다.
도 27을 참조하면, 제2 층간 절연막(150) 및 상변화막 패턴(260) 상에 상부 전극막을 형성하고 상기 상부 전극막을 패터닝하여 상변화막 패턴(260)과 접촉하는 상부 전극(265)을 형성한다.
이어서, 제2 층간 절연막(150) 상에 상부 전극(265)을 덮는 제3 층간 절연막(270)을 형성하고, 제3 층간 절연막(270) 관통하여 상부 전극(265)과 접촉하는 상부 전극 콘택(275)을 형성한다. 제3 층간 절연막(270) 상에는 상부 전극 콘택(275)과 전기적으로 연결되는 비트 라인(280)이 형성된다.
본 발명의 실시예들에 따른 상변화 메모리 장치 및 이의 제조 방법에 따르면, 워드 라인으로 제공되는 기판 상부의 불순물 영역 내부에 금속 실리사이드 패턴을 형성한다. 이에 따라 워드 라인 내부의 저항을 감소시킴으로서 셀 전류 산포 및 동작 특성이 우수한 상변화 메모리 장치를 제조할 수 있다
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 104 : 마스크막
104a : 마스크 106 : 제1 트렌치
106a : 제2 트렌치 110 : 소자 분리막
110a : 제1 소자 분리막 패턴 115 : 제1 스페이서
106b : 제3 트렌치 106c : 제4 트렌치
125 : 소자 분리막 패턴
130, 130a : 금속 실리사이드 패턴 135, 135b : 불순물 영역
140 : 제1 층간 절연막 145 : 개구부
147 : 도전막 147a : 제1 도전 패턴
147b : 제2 도전 패턴 149 : P-N 다이오드
150, 250 : 제2 층간 절연막 152, 252 : 제1 콘택 홀
154 : 제2 스페이서 156, 254 : 하부 전극
254a : 하부 전극 패턴 160, 260 : 상변화막 패턴
165, 265 : 상부 전극 170, 270 : 제3 층간 절연막
175, 275 : 상부 전극 콘택 180, 280 : 비트 라인

Claims (10)

  1. 기판의 활성 영역 상부에 형성된 불순물 영역;
    상기 불순물 영역에 적어도 일부가 매립된 금속 실리사이드 패턴;
    상기 불순물 영역 상에 형성된 다이오드;
    상기 다이오드 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성된 상변화막 패턴; 및
    상기 상변화막 패턴 상에 형성된 상부 전극을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 기판은 소자 분리막 패턴에 의해 상기 활성 영역 및 소자 분리 영역으로 구분되며,
    상기 금속 실리사이드 패턴은 상기 소자 분리막 패턴 측면에 접하는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제1항에 있어서, 상기 금속 실리사이드 패턴의 저면은 상기 불순물 영역의 저면과 동일한 깊이에 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제1항에 있어서, 상기 금속 실리사이드 패턴의 저면은 상기 불순물 영역의 저면보다 낮은 깊이에 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제1항에 있어서, 상기 금속 실리사이드 패턴은 상기 불순물 영역의 양측에 서로 이격되도록 형성된 것을 특징으로 하는 상변화 메모리 장치.
  6. 제1항에 있어서, 상기 금속 실리사이드 패턴은 코발트 실리사이드 혹은 니켈 실리사이드를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서, 상기 불순물 영역은 제2 방향으로 연장되어 워드 라인으로 제공되는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서, 상기 금속 실리사이드 패턴은 상기 제2 방향으로 연장되는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제7항에 있어서, 상기 상부 전극과 전기적으로 연결된 비트 라인을 더 포함하며,
    상기 비트 라인은 상기 제2 방향에 수직한 제1 방향으로 연장되는 것을 특징으로 하는 상변화 메모리 장치.
  10. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 부분적으로 채우는 제1 소자 분리막 패턴을 형성하는 단계;
    상기 트렌치의 측벽 상에 스페이서를 형성하는 단계;
    상기 제1 소자 분리막 패턴 상부를 부분적으로 제거하여 상기 스페이서 및 제1 소자 분리막 패턴 사이에 상기 기판을 노출시키는 단계;
    노출된 상기 기판 부분을 금속 실리사이드 패턴으로 변환하는 단계;
    상기 기판 상부에 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상에 다이오드를 형성하는 단계;
    상기 다이오드에 전기적으로 연결되는 하부 전극을 형성하는 단계; 및
    상기 하부 전극과 접촉하는 상변화막 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
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