KR20100084215A - 베리어 보호막이 있는 실리사이드 하부전극을 갖는 상변화 메모리 소자 및 형성 방법 - Google Patents

베리어 보호막이 있는 실리사이드 하부전극을 갖는 상변화 메모리 소자 및 형성 방법 Download PDF

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Abstract

아웃터 스페이서 형성 시 금속 베리어 측벽이 보호막으로 작용하여 식각 데미지(damage)가 예방되어 오믹 콘텍(ohmic contact)이 안정된 금속 실리사이트층이 형성된 하부전극을 갖는 상변화 메모리 및 상변화 반도체 디바이스를 형성하는 방법을 제공 한다.
상기와 같은 베리어 보호막이 있는 실리사이드층을 갖는 하부전극을 형성하는 방법은, 반도체 기판상에 층간 절연막을 형성하고, 상기 층간 절연막상에 콘텍 홀을 형성 PN 다이오드층을 형성하고, 상기 PN 다이오드층 상에 코발트 실리사이드층을 형성하고, 상기 코발트층 및 콘텍 홀 측벽 일부에 금속 베리어 측벽을 형성하고, 상기 금속 베리어 측벽 상에 아우터 스페이서를 형성하고, 상기 아우터 스페이서 상에 하부 전극을 갖는 반도체 구조물을 형성 한다.
금속 베리어 스페이서를 보호막이 되어 금속 실리사이드층이 안정되게 형성되어 디바이스 불량이 없는 상변화 메모리 쉽게 형성 할 수 있다.

Description

베리어 보호막이 있는 실리사이드 하부전극을 갖는 상변화 메모리 소자 및 형성 방법 {PHASE CHANGE MEMORY DEVICE HAVING BARRIER PROTECTIVE LAYER SILICICD BOTTOM ELECTRODE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 베리어 보호막이 있는 금속 실리사이드 하부전극이 있는 상변화 메모리를 형성하는 방법과 이를 통해서 이루어지는 상변화 메모리PRAM(Phase-changable Random Access Memory) 반도체 장치에 관한 것이다.
통상적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우 저장 데이터의 유지 여부에 따라 일반적으로 DRAM(Dynamic Random Access Memory) 장치 또는 SRAM(Static Random Access Memory) 장치와 같은 휘발성 반도체 메모리 장치와 플래시(flash) 메모리 장치 또는 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치와 같은 불휘발성 반도체 메모리 장치로 구분될 수 있다.
디지털 카메라, 휴대폰 또는 MP3 플레이어와 같은 전자기기에 사용되는 반도체 메모리 장치로는 불휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다.
그러나 상기 플래시 메모리 장치는 데이터를 기록하거나 이를 독취하는 과정 에서 비교적 많은 시간이 요구되기 때문에, 이러한 플래시 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 PRAM(Phase-changable Random Access Memory) 장치와 같은 새로운 반도체 장치가 개발되어 왔다.
불 휘발성 반도체 메모리 장치 가운데 하나인 상기 PRAM (Phase-changable Random Access Memory) 장치는 칼코겐(chalcogenide) 화합물의 상전이(phase transition)에 의한 비정질(amorphous) 상태와 결정(crystal) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다.
즉, 상기 PRAM(Phase-changable Random Access Memory) 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 상변화 물질층의 가역적 상변화(reversible phase transition)를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다.
구체적으로, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋(reset) 전류와 저항이 작은 결정 상태로 바꾸는 셋(set) 전류는 아래에 위치하는 다이오드로부터 작은 사이즈를 갖는 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화가 일어난다.
상기 하부 전극의 상부 영역은 상변화 물질층에 연결되고, 상기 하부 영역은 상기 다이오드와 접촉된다.
상기 다이오드와 하부 전극이 접촉하는 사이에 금속 실리사이드 또는 금속층을 형성 계면 저항을 낮춘다.
본 발명은 이러한 상변화 소자 PRAM(Phase-changable Random Access Memory)의 다이오드상의 금속 실리사이드 층 형성 시 발생하는 결함을 예방하여 안정된 금속 실리사이트층과 하부 전극을 형성 방법에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다.
도 1을 참조하면, 일반적으로 만들어진 다이오드를 채용한 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀의 구성을 나타내는 전자 현미경 사진이다.
N형 반도체 기판상에 P-N 다이오드를 형성하고, 상기 다이오드 상에 하부전극 콘텍 BEC( bottom electrode contact)을 형성하며, 상기 하부전극 상에 상변화층 GST(게르마늄(Ge)-안티몬(Sb)-텔루르(Te))을 형성한다.
상기 상변화층 상에 상부전극 콘텍 TEC( top electrode contact)를 형성하고, 상기 상부전극과 연결되는 제 1 메탈라인(Bit-Line)이 형성되며, 제 2 메탈라인(Word-Line)이 기판에 형성된 불순물 도전층 웨드라인과 콘텍을 통해 연결되어 형성되는 형태로 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀이 구성 되어있다.
우측의 확대사진을 보면, 버티칼 P-N 다이오드(vertical P-N diode)와 셀프 얼라인 하부전극 콘텍(self aligne BEC) 사이에 금속 실리사이드층이 존재한다.
상기 금속 실리사이트층은 하부전극과 다이오드사이의 저항을 줄이기 위해서 넣는 층으로 코발트(Co), 텅스텐(W) 등을 사용한다.
도 2는 상변화 물질을 이용한 저항소자와 다이오드를 이용하여 PRAM(Phase-changable Random Access Memory) 디바이스를 구성한 회로도이다.
도 2를 참조하면 상변화 메모리 PRAM(Phase-changable Random Access Memory) 소자(20)는, 워드라인 셀렉터 회로(30)와 비트라인 셀렉터 회로(40)를 가지고 있으며, 단위 소자 (10)가 각각의 웨드라인 및 비트라인에 연결되어 형성 되어 있다.
도 3은 단위 PRAM(Phase-changable Random Access Memory) 소자(10)를 확대하여 나타낸 회로도이다.
도 1의 왼쪽 메모리 셀의 전자 현미경 사진은 도 2의 회로도와 일치하고, 도 1의 오른쪽 확대 전자 현미경 사진은 도 3의 회로도와 일치한다.
도 3을 도1의 전자 현미경 사진과 비교 설명하면, 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀(10)은 다이오드(D)와 가변저항(R) 역할을 하는 반도체 기판상에, 에피 성장층을 형성 불순물로 만든 PN 다이오드(diode)와 하부전극과 상부 전극사이에 있는 상변화 물질(GST)로 구성되며, 상부전극은 비트라인과 연결되고 다이오드(D)는 기판 불순물 층으로 형성된 워드라인과 연결되는 형태로 구성된다.
도 4를 참조하면, 하부전극과 상변화 층과의 접촉은 작으면 작을수록 낮은 전류로도 상변화층을 쉽게 컨트롤 할 수 있음으로 하부전극 면적을 최소화해야 한다.
하부전극은 최소화 되어야 하지만 하부전극과 만나는 다이오드와의 접촉면은 저항이 작아야 함으로 도면에서 보는 것과 같이 상변화 메모리의 다이오드와 하부전극 사이에 금속 실리사이드 층을 형성한다.
상기 금속 실리사이드층은 하부전극과 접촉 저항에 변화를 일으켜, 미세한 저항차이를 이용한 읽고 쓰는 동작을 하는 상변화 메모리 PRAM(Phase-changable Random Access Memory) 디바이스 특성상 매우 미세한 결함이라 할지라도 저항차이를 유발시켜, 디바이스 불량을 일으킨다.
기존의 금속 실리사이드 형성 공정은 금속 실리사이드 형성 후 아무런 보호막 없이 아웃터 스페이서를 형성하는 공정을 이용 할 시 스페이서 형성 공정 시 식각 데미지가 금속 실리사이드층안에 고스란히 존재하는 형태가 되었다.
또한 상기와 같은 문제를 해결하기 위하여 아웃터 스페이서를 형성하고 금속 실리사이드를 형성하면 다이오드 상부 에지부위에 금속 실리사이드가 형성되지 않아서 금속 실리사이드 프로파일(profile)이 좋지 못해 저항이 높아지는 문제점을 안고 있다.
디바이스가 고집적화됨에 따라 금속 실리사이드 두께가 감소할 경우 식각 공정 시 발생한 데미지 영향은 더욱 커져서 디바이스 불량을 일으키는 주요 원인이 되거나, 금속 실리사이드 프로파일이 좋지 않아 면적이 작아지면 저항 성분은 더욱 민감하게 작용하여 디바이스 문제점으로 더욱 부각되고 있다.
이러한 문제점을 극복하고자, 본 발명은 상변화 메모리 PRAM(Phase-changable Random Access Memory)의 다이오드 상에 있는 금속 실리사이드가 아웃터 스페이서 형성 시 데미지가 없도록 금속 베리어 측벽을 보호막으로 먼저 형성하고, 아웃터 스페이서를 형성, 아웃터 스페이서 형성 시 데미지가 예방되어 안정된 금속 실리사이드를 형성 할 수 있는, 저항 불량이 없는 상변화 반도체 디바이스 PRAM(Phase-changable Random Access Memory)를 형성하는 방법 및 반도체 장치에 관한 것이다.
본 발명의 목적은 반도체 기판상에 베리어 보호막이 있는 금속 실리사이드층을 갖는 상변화 반도체 PRAM(Phase-changable Random Access Memory)소자를 형성하기 위하여, 반도체 기판상에 층간 절연막을 형성 콘텍홀을 만들고, 상기 콘텍 홀안에 에피 성장층을 형성 PN 다이오드를 형성하고, 상기 PN 다이오드 상에 금속 실리사이드층을 형성하고, 상기 금속 실리사이드 및 콘텍 홀 측벽 일부에 베리어 금속 측벽보호막을 형성하고, 상기 베리어 금속 측벽을 보호층으로 아웃터 스페이서(outer spacer)를 형성함으로써 아웃터 스페이서(outer spacer) 형성 시 발생하는 금속 실리사이드층의 결함을 예방하고 상기 아웃터 스페이서상에 하부 전극을 형성 불량이 없는 상변화 반도체 디바이스 PRAM(Phase-changable Random Access Memory)를 만드는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 베리어 보호막이 있는 금속 실리사이드층을 갖는 상변화 반도체 PRAM(Phase-changable Random Access Memory) 형성 공정은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 반도체 기판 주변 회로 영역에 다수의 MOS 트랜지스터를 형성하고, 상기 반도체 기판내 메모리 셀 영역안에 불순물 하부 도전선을 형성하고, 상기 반도체 기판상에 제 1, 제 2 층간 절연막을 형성하고, 상기 제 1, 제 2 층간 절연막에 DC를 형성하고, 상기 DC내에 에피 성장층을 형성 PN 다이오드을 형성하고, 상기 PN 다이오드층 상에 금속 실리사이드층을 형성하고, 상기 금속 실리사이드 및 DC 콘텍 홀 측벽일부에 베리어 금속 측벽을 보호막으로 형성하고, 상기 베리어 금속 측벽을 보호층으로 아웃터 스페이서(outer spacer)를 형성하고, 상기 아웃터 스페이서상에 하부전극을 형성하고, 상기 하부 전극상에 상변화 물질층을 형성하고, 상변화 물질층상에 상부 전극을 형성하고, 상기 상부 전극을 연결하는 금속 배선층을 형성하여 상변화 디바이스 PRAM(Phase-changable Random Access Memory)를 형성한다.
본 발명의 실시예에서 만들어진 베리어 보호막을 갖는 안정된 금속 실리사이드층은 저항 성분이 일정하여 저항 차이를 이용한 저항변화 메모리 또는 상변화 메모리PRAM(Phase-changable Random Access Memory)에 이용할 경우 우수한 디바이스 특성을 나타낸다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 반도체 기판상에 형성되는 베리어 보호막이 있는 안정된 금속 실리사이드층을 갖는 상변화 메모리 PRAM(Phase-changable Random Access Memory) 형성에 있어서, 금속 실리사이드층을 PN 다이오드와 하부전극 사이에 형성할 때, 배리어 금속 측벽을 보호막으로 콘텍 측벽 일부 및 금속 실리사이드층 상에 미리 형성하여, 아웃터 스페이서(outer spacer) 형성 시 보호막으로 작용하도록 하여, 금속 실리사이드층 결함이 발생되지 않도록 한다.
PN 다이오드 상부에 형성되는 금속 실리사이드 면적을 최대화하여 금속 실리사이드 프로파일이 좋아 저항 성분이 적고 저항 밀도가 일정하여 디바이스 불량률을 획기적으로 줄일 수 있다.
이러한 PN 다이오드와 하부전극 사이에 형성되는 금속 실리사이드층이 금속 베리어 측벽에 의해서 보호받아 아웃터 스페이서 형성 시 식각 데미지가 없는 안정된 구조를 가짐으로 전기적인 결함이 없는 상변화 디바이스 PRAM(Phase-changable Random Access Memory)를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것이다.
본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 상변화 디바이스 PRAM(Phase-changable Random Access Memory) 뿐 아니라 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 5 및 도 31은 본 발명의 따른 안정된 금속 실리사이드층을 갖는 상변화 메모리 PRAM(Phase-changable Random Access Memory) 소자 장치의 형성 공정 단면도이다.
도 5를 참조하면, 본 발명에 따른 반도체 장치는, 기판 (100)상에 패드 산화막 (105)을 형성하고, 상기 패드 산화막(105) 상에 활성 영역과 소자분리 영역을 형성하기 위해서 질화막(110)을 1100Å 정도 형성한다.
도면에 설명되는 기판은 메모리 셀이 형성되는 영역 A와, 주변회로를 대표하는 고전압 트랜지스터 및 저전압 트랜지스터가 있는 영역 B로 구분하여 설명된다.
패드 산화막(105)은 열산화막 공정으로 100 옹스트롱(Å)에서 150 옹스트롱(Å) 사이의 두께로 형성한다.
상기 패드 산화막 (105)은 기판의 오염 및 상부 질화막의 스트레스를 기판에 전달하지 않고 흡수하는 버퍼 역할을 한다.
질화막(110)은 화학적 기상 증착법(CVD)으로 형성한다.
상기 질화막(110)두께는 1000 옹스트롱에서 1100 옹스트롱 사이의 값으로 증착한다. 그리고 단일층으로 형성하는 것이 아니라 1차적으로 약 300 옹스트옹 형성하고 나서 다시 2차적으로 나머지 두께를 형성하면 막질의 성질 및 디바이스 특성이 좋아진다.
도면에는 나타나지 않았지만 상기 질화막상에 하드 마스크층을 형성한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 6을 참조하면, 상기 반도체 기판(100)상에 형성된 질화막 (110)을 통상의 사진 식각 공정을 통하여 활성 영역 패턴을 형성 한다.
감광액 마스크 (보이지 않음)로 1차적으로 패턴을 형성하고, 감광액 마스크 (보이지 않음)를 식각 마스크로 하여 하드 마스크막을 식각한다.
이후 하드 마스크막을 식각 마스크로 사용하여 질화막(110)을 식각한다. 질화막(110)이 제거된 부분은 소자 분리막이 형성될 부분으로 메모리 셀 영역 (A)은 이격 간격이 좁고 고전압 모오스 트랜지스터가 있는 주변회로 영역 (B) 부분은 이격 간격이 넓게 형성된다.
상기 질화막 (110)구조물을 마스크로 하여 트렌치 홀을 형성 한다. 상기 트렌치 홀은 소자 분리막 (115)이 충진 되어야 함으로 충진이 잘 될 수 있도록 약간의 경사각을 가져야한다.
또한 충진된 물질과 반도체 기판의 물리적 성질이 다를 때 생기는 스트레스가 디바이스 채널에 집중되지 않도록 기판과 약간의 경사를 가지고 형성되어 스트레스가 분산될 수 있도록 형성한다.
이러한 특성에 맞추어 충진하는 물질 및 방법은 1차적으로 열산화를 약간 실시후 MTO를 100Å 정도 충진하고, 2차적으로 상부를 HDP(high density plasma ) CVD 산화막으로 채우고 CMP 공정을 통한 평탄화를 실시한다.
트렌치 형성 깊이는 2000 옹스트롱에서 5000 옹스트롱 사이에서 디바이스가 요구하는 특성에 맞추어 결정한다.
그리고 소자 분리 효과를 높이기 위해서 트렌치 형성전 주변에 필드 이온 불순물을 주입한다.
고전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에는 모오스 트랜지스터을 구별하여 동작 전압에 맞는 불순물을 주입한다.
또 n-형, p-형에 맞추어 상보형 디바이스가 될 수 있도록 도면에는 나타나 있지 않지만 각 타입에 맞는 웰(well)을 형성한다.
도 7을 참조하면, 상기 질화막(110)을 제거하고 회로 영역 (B)에 전극 게이트(125)를 형성하기 위해서 게이트 유전막(120)을 형성한다.
도면에는 편의상 게이트 유전막(120)을 1개의 막으로 도시하였으나, 고전압 및 저전압 트랜지스터에 맞추어 듀얼 게이트 공정을 이용하여 서로 다른 두께로 성장 시킨 후 게이트 전극 물질을 형성 소정의 사진 식각 공정을 통하여 게이트 전극(125)을 완성한다.
상기 게이트 전극 (125) 형성후 도면에는 나타나지 않지만 저농도 소오스 드레인 불순물을 기판에 형성 한다.
도 8을 참조하면, 상기 게이트 전극(125) 측벽에 스페이서(130)를 형성한다. 스페이서(130)는 질화막 500Å 정도를 CVD 방법으로 형성하고 에치백(etchback) 공정을 하면 게이트 측벽에 스페이서(130)가 형성 된다.
상기 스페이서 (130) 형성 후 이를 마스크로 하여 기판상에 고농도 소오스 드레인 불순물(135)층을 형성 한다.
도 9를 참조하면, 메모리 셀 영역 (A)의 기판에 있던, 상기 고전압 트랜지스터가 있는 주변회로 영역 (B)에 게이트 측벽 스페이서(130)를 마스크로 고농도 소오스 드레인 (135)을 형성한 마스크(도시 되지 않음)를 제거하고, 주변회로 영역 B를 커버하는 마스크(도시하지 않음)를 형성한 다음 상기 메모리 셀 영역 (A)의 기판에 메모리 소자의 하부 도전 영역으로 사용 될 도전층(140)을 형성한다.
상기 메모리 소자 하부 도전 영역 도전층(140)은 셀 방향으로 연결되는 배선으로 구체적으로 워드라인이 된다. 웨드라인 배선으로 사용되는 하부 도전층(140)은 추후 형성되는 금속 배선층을 비아 콘텍 플러그를 통해 연결 전원 및 데이터를 주고받을 수 있다.
본 발명은 공정의 단순화를 위해서 기판에 불순물층을 형성하여 하부 도전 층(140)을 형성하였으나, 디바이스 특성을 고려 다른 방법으로 도전층(140)을 형성 할 수 있다.
그러나 본 발명처럼 버티칼 다이오드(vertical diode) 방식을 채용할 경우 에피층을 성장하여 다이오드 (diode)층을 만들어야 함으로 단결정 실리콘층이 되어야 추후 에피층 성장을 할 수 있다.
본 발명은 특성상 다이오드(diode)와 연결되는 도전 불순물형 배선구조를 만들기 위해서 n형 고농도 불순물(140)층으로 메모리 셀 영역 A에 불순물을 주입 처리한다.
도 10을 참조하면, 반도체 기판(100)및 게이트 전극(125)상에 제1 층간 절연막(145), 제2 층간 절연막(150)을 형성한다.
상기 제 1 층간 절연막(145)은 HDP 산화막 5000Å 정도 데포하고, CMP로 평탄화를 한다. 상기 제 1 층간 절연막(145)을 평탄화후 제 2 층간 절연막(150)으로 질화막을 1500Å 정도 형성 한다.
공정의 필요에 따라서 상기 제 2 층간 절연막(150)상에 산화막으로 제 3 층간 절연막(도시되지 않음)을 형성하여 디바이스를 만들 경우 막질의 식각비를 다양하게 선택 원활한 공정을 진행 할 수 있다.
도 11을 참조하면, 상기 메모리 셀 영역 (A)의 제 1 층간 절연막(145), 제 2 층간 절연막 (150)상에 소정의 사진 식각 공정을 통하여 개구부(155)(DC)를 형성한다.
상기 개구부 (155) 형성은 도면에는 나타나지 않았지만 개구부(155) (DC)패 턴 마스크를 이용 제 1 층간 절연막(145), 제2 층간 절연막(150)을 식각하고, 상기 하부 도전 영역(140)과 접하도록 형성 한다.
개구부(155)(DC) 형성후 도면에는 표시되지 않지만 개구부(155)(DC) 측벽에 스페이서를 형성할 수 도 있다.
상기 스페이서 형성후 감광액 마스크(도시하지 않음)를 제거하고 에피층 성장을 위해서 세정을 실시한다.
도 12를 참조하면, 상기 하부 도전 영역(140)을 기판으로 개구부(155)(DC)안에 에피택시얼 공정을 통하여 단결정 실리콘층을 형성한다.
에피셀 성장은 6000Å 이상 실시하여 제 2 층간 절연막(150) 상부까지 실시하여 평탄화 한다. 상기 단결정 실리콘층에 불순물을 주입하여 P-N 다이오드(diode)(160, 165)를 형성 한다.
본 발명은 구조상 하부에 N형 불순물(160)을 주입하고, 상부에는 P형 불순물(165)을 주입한다.
불순물 주입후 에치백 공정을 통해서 단결정 실리콘층 상부를 1500Å 정도 제거하여 P-N 다이오드(diode)(160,165)는 제 1 층간 절연막(145)안에 형성 되도록 한다.
도 13을 참조하면, 상기 P-N 다이오드(160,165)상에 금속 실리사이드층(170)을 형성 한다.
상기 금속 실리사이드층(170) 형성 공정은 실리사이드용 금속 코발트(Co), 또는 티타늄(Ti)을 PVD 스파터링 방식으로 증착 후 500℃의 온도로 1차 급속 열처 리(rapid thermal process: RTP)하여 상기 금속 코발트(Co), 또는 티타늄(Ti)과 PN 다이오드(160, 165) 상부 실리콘(Si)이 결합하여, 코발트실리사이드(CoSi2), 티나늄실리사이드(TiSi2) 층이 형성되도록 한다.
실리콘 성분이 없어 실리사이드 반응이 일어나지 않은 제 2 층간 절연막(150)에 형성된 금속층을 제거하여 금속 실리사이드층(170)은 PN 다이오드(160, 165)상부에만 균일하게 형성 한다.
이어서 750℃의 온도로 2차 급속 열처리(rapid thermal process: RTP)하여 상기 실리사이트층(170)을 안정화 시켜 저항을 줄인다.
이렇게 하여 형성된 금속 실리사이드층(170)은 PN 다이오드(160, 165) 상부에 틈이 없이 측면에서 보았을 때 사각 형태로 형성되어 프로파일이 매우 양호하게 보인다.
앞서 도 4에서 오른쪽 전자 현미경 사진에서 보여준 것처럼 금속 실리사이드 층에 아웃터 스페이서(outer spacer) 형성 시 데미지(damage)를 발생 시키지 않기 위해서 다이오드 형성 후 아웃터 스페이서(outer spacer) 형성하는 공정순서를 선택하면 다이오드 에지부위에 실리사이드가 형성되지 않아서 프로파일이 반달 형태로 좋지 않고 다이오드와 하부전극간의 전기적인 특성이 좋지 않은 결과를 얻는다.
도 14를 참조하면, 후속 공정의 데미지(damage)를 막고 동시에 오믹 콘텍(ohmic contact)을 형성 할 수 있는 베리어 금속막(175)을 형성 한다.
상기 베리어 금속막(175)은 Ti/TiN을 데포하여 형성한다. 상기 베리어 금속막(175)인 Ti/TiN막을 형성 후 급속 열처리(rapid thermal process: RTP)하여 상기 코발트 실리사이드층(170)과 잘 결합될 수 있도록 한다.
공정의 단순화를 위해서 후속하는 공정의 온도를 이용하여 코발트 실리사이드층(170)과 결합이 잘될 수 있도록 할 수도 있다.
도 15를 참조하면, 상기 베리어 금속막(175)상에 희생 마스크로 사용할 희생막(180)을 형성한다.
상기 희생막(180)은 베리어 금속층(175)이 제 2 층간 절연막(150) 측벽 하부에 위치하도록 식각 마스크로 사용되는 마스크로 제 2 층간 절연막(150) 및 베리어 금속(175)층과 식각비가 다른 물질을 사용한다.
본 발명의 실시예는 제 2 층간 절연막(150)이 질화막으로 형성되어 있음으로 희생막(180) 물질로는 실리콘 산화막 또는 폴리 실리콘막을 사용할 경우 선택비차를 이용한 후속 공정이 쉬워진다.
도 16을 참조하면, 상기 희생막(180)과 베리어 금속층(175)을 CMP 평탄화 공정을 통하여 개구부(155)(DC)에만 베리어 금속층(175) 및 희생막이 남도록 형성한다.
이후 희생막(180) 물질만 식각되는 식각가스를 이용하는 에치백(etchback) 공정을 사용하여 상기 희생막(180)이 제 2 층간 절연막(150)내 콘텍 중앙에 위치하여 베리어 금속(175)층을 식각하는 희생 마스크(183)가 되도록 형성하기 위해 약간의 에치백(etchback) 공정을 진행한다.
상기 희생 마스크(183)는 제 2 층간 절연막 측벽에 베리어 금속(175)층이 존재하게 하는 마스크가 됨으로 디바이스가 요구하는 깊이에 형성되어야 함으로 식각 시각을 잘 관리해야 한다.
도 17 및 도 18을 참조하면, 상기 희생 마스크(183)를 마스크로 하여 베리어 금속(175)만 식각되는 식각가스를 사용하는 에치백(etchback) 공정으로 제 2 층간 절연막 (150)측벽에 베리어 금속 측벽(178)을 형성 한다.
상기 베리어 금속 측벽(178)은 희생 마스크(183) 때문에 측벽 및 금속 실리사이드(170)상에 존재하는 U자 형태를 유지하여 추후 아웃터 스페이서 (outer spacer) 형성 공정 시 식각 데미지(damage)를 막아주는 보호막 역할을 하게 된다.
상기 베리어 금속 측벽(178) 형성 후 희생 마스크(183)를 제거한다. 상기 희생 마스크(183) 제거 공정은 습식 식각 공정을 사용한다.
도 19를 참조하면, DC 콘텍 측벽 및 베리어 금속 스페이서(178) 측벽에 아웃터 스페이서(outer spacer)(185)를 형성 한다.
상기 아웃터 스페이서(185) 형성 물질로는 버퍼 산화막을 100Å 형성하고 질화막을 500Å 정도 데포 후 에치백(etchback) 공정을 통하여 형성한다.
상기 아웃터 스페이서(outer spacer)(185))의 역할은 콘텍홀의 면적을 줄여서 하부 전극을 형성 하부 전극이 상변화층과 접촉하는 면적을 최소화하기 위해서다.
그리고 하부전극을 링타입 플러그(plug) 형태로 만들 수 있다. 링타입 플러그 형태의 하부전극은 앞에서 언급한 상변화층과 접촉하는 면적을 최대로 줄일 수 있다.
하부전극과 상변화층의 접촉 면적이 작을수록 상변화 물질층에 전류를 가하 여 상변화를 시킬 때 적은 전류로도 상변화 물질층의 상변화를 발생시켜 비정질 및 결정 상태의 상변화 반응에서 얻을 수 있는 저항차이를 이용 메모리 디바이스로 활용 할 수 있다.
그리고 아웃터 스페이서(185)와 노드 분리 절연막 사이에 링 타입 플러그형태로 하부 전극이 형성됨으로 열손실을 최소화 할 수 있는 구조를 얻을 수 있다.
도 20을 참조하면, 상기 아웃터 스페이서 (185) 및 베리어 금속 측벽(178) 상에 넌오믹 메탈( non-ohmic metal) 하부 전극막(190)을 형성한다. 하부 전극막(190) 물질로는 Ti/TiN으로 복합층 또는 TiN 단층으로 100Å에서 300Å 두께로 형성한다.
필요에 따라서 상기 하부 전극막(190)은 텅스텐, 탄탈륨, 몰리브덴, 지르코늄 등 금속 단독 또는 질화물을 결합 사용 할 수 있다.
하부 전극막이 (190) 링타입 플러그 형태로 형성될 경우 앞에서 언급한 상변화층과 접촉하는 면적을 최대로 줄일 수 있다. 그러므로 콘텍 홀 안은 빈 공간 또는 보이드가 생길 수 있도록 형성 한다.
도 21 및 도 22를 참조하면, 상기 하부 전극막(190)상에 노드 분리용 절연막(194)을 형성한다. 상기 노드 분리용 절연막(194)은 산화막 또는 질화막으로 CVD, 또는 ALD 방식으로 형성 한다.
상기 노드 분리용 절연막(194)을 하부 전극막(190)이 링타입 플러그 형태의 하부전극(193)이 될 수 있도록 콘텍 홀 안을 채우면서 평탄화를 하면서 동시에 하부 전극막(190)또한 평탄화를 통해서 노드를 분리한다.
상기 하부전극(193)노드를 분리하면, 콘텍 홀안에 아웃터 스페이서(185)가 있고, 아웃터 스페이서(185) 상에 하부전극(193)이 링처럼 형성되며 중앙에는 잔여 노드 분리막(194)이 중심원처럼 형성되어있다.
상기와 같은 링타입 플러그 형태의 하부전극(193)은 추후 형성될 상변화 층과 접촉 면적이 작아 다른 타입 하부 전극보다 상대적으로 낮은 전류로도 상변화 상태를 쉽게 조정 할 수 있다.
상기 도 13 및 도 22까지의 공정이 본 발명의 핵심적인 공정으로 앞서 설명하였듯이 본 발명에서 만들어지는 베리어 보호막이 있는 금속 실리사이드(170)를 갖는 상변화 메모리 하부전극 구조는, PN 다이오드(160, 165)상에 금속 실리사이드층(170)이 다이오드층 상부에 사각형 형태의 꽉 찬 프로파일이 생길 수 있도록 스페이서 형성 전에 형성되고, 상기 금속 스페이서(170)상 및 DC 콘텍 측벽 일부에 금속 베리어 측벽(178)이 형성된다.
이러한 금속 스페이서(170) 및 금속 베리어 측벽(178)이 있는 형태는 아웃터 스페이서(185) 형성 시 식각 데미지(damage)를 예방하여 안정된 금속 실리사이드층(170)을 갖는 상변화 메모리 디바이스의 하부전극을 제공 디바이스 불량이 없는 제조 방법 및 디바이스 구조를 제공한다.
추후의 공정은 일반적인 상변화 메모리 PRAM(Phase-changable Random Access Memory) 디바이스 공정을 따라 형성 할 수 있다.
도 23을 참조하면, 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각 방법을 통하여 메탈 콘텍 홀을 형 성 한다.
도면에는 나타나지 않았지만 상기 콘텍 홀 마스크는 하드 마스크층을 사용한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
상기 메탈 콘텍 홀안에 베리어 메탈(barrier metal)(195)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다. 베리어 메탈(barrier metal)(195) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(195)은 텅스텐 플러그(200)가 기판과 직접 접하는 경우 고저항이 발생하는 것을 방지하거나, 베리어 메탈(barrier metal)(195)이 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal)(195) 상부에 텅스텐 플러그(200)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 24를 참조하면, 메모리 셀 영역 (A)에 상변화 물질층(210)을 형성 한다.
상변화 물질 (210)층 형성 방법은 반도체 기판을 PVD 박막증착 장비 반응 챔버에 넣는다.
상기 PVD 박막증착 장비 구성은, 기판 스테이지, 칼코겐 타겟, 직류전원(DC) 공급부를 포함한다.
상기 기판 스테이지는 상기 상변화 물질층을 형성하기 위해 반응 챔버 내에 로딩되는 반도체 기판을 지지한다.
상기 칼코겐 타겟은 Ge2Sb2Te5의 화학식을 갖는 칼코겐 화합물로 이루질 수 있다.
이때, 상기 Ge2Sb2Te5의 화학식을 갖는 칼코겐 화합물은 게르마늄 22%, 안티몬 22% 및 텔루르 56%를 포함할 수 있다.
상기 칼코겐 타겟은 GeTe의 화학식을 갖는 제1 칼코겐 타겟과 Sb2Te3의 화학식을 갖는 제2 칼코겐 타겟을 포함할 수 있다.
또한, 상기 칼코겐 타겟은 산소, 실리콘, 탄소, 질소 등의 불순물들을 더 포함할 수 있다.
상기 불순물들은 스퍼티링 공정을 수행하여 상변화 물질층을 형성할 경우 칼코겐 화합물 입자의 안정화 시간을 제어하는 역할을 한다.
상기 직류전원 공급부는 상기 칼코겐 타겟에 음의 고전압을 인가하여 상기 기판 스테이지와 상기 칼코겐 타겟에 고 전압차를 갖도록 하는 유닛이다.
이어서, 상기 스퍼터링 공정온도를 상기 칼코겐 화합물에 포함된 텔루르(Te)가 휘발될 수 있는 온도로 유지시킨다.
즉, 칼코겐 화합물에 포함된 안티몬의 휘발온도보다 낮으면서 상기 텔루르의 휘발되는 온도조건으로 유지시킨다.
일반적으로, 상기 칼코겐 화합물(Ge-Sb-Te)을 구성하는 게르마늄(Ge), 안티몬(Sb), 텔루르(Te) 원소의 녹는점은 각각 938℃, 631℃, 450℃ 이며 입자의 크기가 작을수록 녹는점이 낮아질 수 있다.
그러나, 상기 칼코겐 화합물의 경우 금속의 성질을 가지고 있으나 금속이 아니기 때문에 유리화 온도가 존재한다.
따라서, 상기 유리화 온도 이상에서 칼코겐 화합물을 구성하는 게르마늄(Ge), 안티몬(Sb), 텔루르(Te) 원소들은 휘발될 수 있다.
이때, 상기 칼코겐 화합물에 포함된 텔루르(Te)는 약 250 내지 300℃로 가장 낮은 휘발온도를 갖는다.
따라서, 본 실시예에서는 상기 칼코겐 화합물에 포함된 텔루르(Te)의 휘발 온도보다 높고, 상기 안티몬(Sb)의 휘발 온도보다 낮은 온도인 250 내지 350℃에서 스터터링 공정을 수행하는 것을 특징으로 한다.
상기 공정 온도는 상기 기판 스테이지에 포함된 히터에 의해 약 250 내지 350℃로 유지될 수 있다.
이어서, 스퍼터링 공정을 수행하기 위해 반응 챔버 내에 아르곤이온을 포함하는 플라즈마(Plasma)를 형성한다.
구체적으로 상기 칼코겐 타겟에 음의 전압을 인가한다.
상기 인가 전압(DC)은 약 300 내지 700W 정도고, 바람직하게는 500W정도이다. 이에 따라, 상기 기판 스테이지와 상기 칼코겐 타겟 사이에 해당하는 반응 챔버 내부에는 높은 전압차가 발생된다.
이후, 상기 고 전압차가 발생된 반응 챔버 내에 아르곤 가스를 유입시킨다. 상기 반응 챔버 내에 유입된 아르곤 가스는 아르곤이온(Ar+)을 포함하는 플라즈마 상태로 여기된다. 여기서, 상기 전압인가 및 상기 아르곤 가스 유입은 실질적으로 동시에 이루어질 수 있다.
일 예로서, 상기 플라즈마를 형성하기 위해 상기 아르곤 가스는 반응 챔버 내에 약 30 내지 80sccm 정도, 바람직하게는 약 40 내지 60sccm 정도의 유입될 수 있다.
또한, 상기 플라즈마 형성하기 위해 질소 가스(N2)가 추가적으로 유입될 수 있다. 이때, 상기 질소 가스는 상기 반응 챔버 내로에 약 10 내지 100sccm 정도, 바람직하게는 약 25 내지 80sccm 정도의 도입될 수 있다.
일 예로서, 상기 아르곤 가스와 질소 가스가 함께 반응 챔버 내로 유입될 경우 약 1: 0.3 내지 2.0 유량비로, 바람직하게는 약 1: 0.35 내지 1.5 유량비로 유입될 수 있다.
여기서, 상기 질소 가스는 상변화 물질층 형성시 상기 칼코겐 타켓으로부터 이탈되는 입자들을 상기 기판 상에 증착되는 속도(증착율)를 감소 또는 증착되는 칼코겐 화합물로 형성되는 시간을 증가시키는 역할을 한다.
즉, 상기 질소 가스는 상기 입자에 포합된 텔루르가 상기 온도에서 휘발되는 특성을 보다 향상시켜 상변화 물질층을 구성하는 칼코겐 화합물의 텔루르 함량을 50%이하로 조절할 수 있도록 한다.
이어서, 상기 아르곤이온을 포함하는 플라즈마가 형성된 반응 챔버 내에서 상기 텔루르 5 내지 50%가 함유된 칼코겐 화합물을 포함하는 상변화 물질층을 형성한다.
구체적으로 상기 플라즈마에 포함된 아르곤이온(Ar+)은 빠른 속도로 칼코겐 타겟 표면에 충돌된다. 이에 따라, 상기 칼코겐 타겟을 구성하는 입자들는 상기 칼코겐 타겟으로부터 이탈되어 상기 기판 상에 물리적으로 증착된다.
상기 타겟으로부터 이탈된 입자들을 상기 기판 상에 증착되어 예비 칼코겐 합물로 형성된다.
이때, 상기 기판 상에 형성된 예비 칼코겐 화합물은 불안정한 상태를 갖기 때문에 약 250 내지 300℃로 온도에서 노출될 경우 상기 예비 칼코겐 화합물에 포함된 텔루르 일부는 상기 온도에 의해 휘발되어 제거될 수 있다.
그 결과 상기 기판 상에는 텔루르 약 5 내지 50%가 함유된 칼코겐 화합물을 포함하는 상변화 물질층이 형성되고, 바람직하게는 텔루르 약 30 내지 50%를 함유된 칼코겐 화합물을 포함하는 상변화 물질층이 형성된다.
일예로서, 전술한 스퍼터링 공정 조건에서 형성된 상변화 물질층(310)은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 게르마늄-안티몬-텔루르의 칼코겐 화합물을 포함하는 조성을 갖는다.
바람직하게는 상변화 물질층(210)은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 칼코겐 화합물(GST) 86 내지 98% 및 불순물 2 내지 14%를 포함하는 조성을 갖는다.
또한, 보다 바람직하게는 상변화 물질층은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 칼코겐 화합물(GST) 90 내지 98% 및 질소 2 내지 10%를 포함하는 조성을 갖는다.
상변화 물질(210)층 형성후 상부 전극층 (215)을 형성하고, 통상의 사진 식각 공정을 통하여 상변화 물질층(210)과 함께 전극 패턴을 형성 한다.
상기 상부 전극(215)층 물질로는 Ti/TiN 복수층으로 800Å 정도 형성 한다.
상기 상변화 물질(210)층은 하부 전극(193)과 상부 전극(215)으로 샌드위치 구조를 이루고 있지만 접촉하는 면적에서는 앞서 설명한 것과 같이 하부 전극(193)은 링타입 플러그 형태로 형성되고 노드 분리용 절연막(194)이 링안에 있어서 접촉 면적을 최소화 하였고, 상부 전극(215)은 상변화 물질(210)층 상부를 모두 커버하는 형태로 형성 되어 있다.
앞서 이야기 하였듯이 하부 전극(193)과 상변화 물질층(210) 접촉면이 작으면 상변화 메모리 PRAM(Phase-changable Random Access Memory) 의 작동 전류를 최소화 할 수 있어 디바이스 동작 효율이 좋아진다.
도 25를 참조하면, 상기 상부 전극(215)상에 캡핑층(220)을 형성한다. 상기 캡핑층(220) 물질로는 질화막으로 1000Å 형성하고, 원자층 형성 공정을 이용하여 알루미늄 산화막을 50Å 정도 형성하여 캡핑이 잘 될 수 있도록 한다.
상기 캡핑층(220)은 상변화 물질(210)층 상에 형성되는 상부의 층간 절연막에서 불순물들이 상변화 물질(210)층으로 침투하는 것을 막는 역할을 한다.
상변화 물질층(210)에 불순물이 침투하는 경우 상변화 물질층(210)의 물리적 성질이 따라질 수 있어 상변화 디바이스 PRAM(Phase-changable Random Access Memory)으로 사용 할 수 없다.
도 26을 참조하면, 상기 캡핑막(220)상에 평탄화 층간 절연막(225)을 형성 한다. 상기 평탄화 절연막(225)은 P-TEOS 3000Å을 형성 후 평탄화를 한다.
상기 평탄화 절연막(225)상에 제 3 층간 절연막(230)을 형성한다. 제 3 층간 절연막(230)으로는 USG 약 3000Å 및 P-TEOS 6000Å을 순차적으로 형성 후 평탄화를 한다.
도 27을 참조하면, 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각 방법을 통하여 메탈 콘텍 홀(235)을 형성 한다.
상기 메탈 콘텍홀(235)은 이미 형성해 놓은 텅스텐 플러그(200)와 일치할 수 있도록 얼라인를 잘해야 한다.
도면에는 나타나지 않았지만 사진 식각 시 마스크는 하드 마스크층을 사용한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 28을 참조하면, 메모리 셀 영역A에 있는 상부 전극(215) 상에 상부 전극(215)과 전기적인 연결을 할 수 있는 구조물을 형성하기 위해서 콘텍 홀(240)을 형성 한다. 도면에는 나타나지 않았지만 사진 식각시 마스크는 하드 마스크층을 사 용한다.
도 29를 참조하면, 상기 메모리 셀 영역 A 및 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 형성되는 주변회로 영역 B의 메탈 콘텍 홀안에 베리어 메탈(barrier metal)(245)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다.
상기 베리어 메탈(barrier metal)(245) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(245)은 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal) (245) 상부에 텅스텐 플러그(250)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 30을 참조하면, 상기 텅스텐 플러그 (250 )상부에 메탈 배선(255)층을 형성한다. 상기 메탈 배선(255) 물질로는 Al를 사용 한다.
도면은 편의상 메탈배선(255) 단층 구조로 도시하였으나 베리어 메탈을 포함하고 메탈 배선 상부는 캡핑 처리하여 난반사를 막는 물질층으로 구성 되어 있다.
메탈 배선층(255) 형성 후 제 4 층간 절연막(260)을 형성 한다. 상기 제 4 층간 절연막 (260) 물질로는 HDP 4000Å, P-TEOS 6000Å 등 복합막을 사용하고 평탄화 한다.
도 31을 참조하면, 메모리 셀 영역 A, 고전압 모오스 트랜지스터와 저전압 모오스 트랜지스터가 있는 주변회로 영역 B에 최상위 메탈 배선(265)을 형성 한다. 최상위 메탈(265) 형성 후 보호막(270)으로 피복한다.
최상위 메탈 배선(265)은 외부 단자와 연결되는 패드가 형성되는 배선이 됨으로 도면에는 나타나지 않았지만 보호막(270)이 오픈된 영역이 있다.
또한 도면에는 간략하게 본 발명의 특징적인 부분만 도시되었으나 금속배선 형성 시 반도체 기판에 형성된 하부 도전층(140)과 연결되는 콘테 및 비아 금속층을 형성 한다.
상기의 공정으로 형성된 상변화 메모리 디바이스는 PN 다이오드(160, 165)상부에 형성되는 금속 실리사이드층(170)이 금속 베리어 측벽(178)의 보호를 받아서 아웃터 스페이서(185) 형성 시 발생되는 식각 데미지를 예방 안전한 구조를 가질 수 있어 전기적인 특성이 매우 좋다.
실시예 2
도 32는 광대역 이동통신이 가능한 휴대폰 네트워크를 보여주는 통신 시스템 개략도이다.
광대역 이동 통신 시스템(300)은 센서모듈(301) 및 위치 추적 시스템(GPS)(304)과 휴대폰(302)을 포함하며, 부수적으로 데이터 서버(308)와 기지국(306)이 서로 연결 되면서 통신을 할 수 있다.
모든 시스템이 유무선으로 연결되면서 많은 양의 데이터를 주고 받아야하는 관계로 시스템 성능이 중요한 핵심 요소가 되고 있다.
특히 이동 통신 단말기(302)는 많은 데이터를 주고받고 읽고 쓰는 관계로 고속 스피드 및 높은 데이터 신뢰성이 요구된다.
이러한 요구를 충족시킬 수 있는 상용화된 메모리 디바이스 중 본 발명의 상변화 메모리 디바이스 PRAM(Phase-changable Random Access Memory) 는 고속의 읽고 쓰는 능력과 낮은 동작전압 높은 데이터 신뢰성이 겸비되어 차세대 이동통신 단말기에 장착할 경우 모든 욕구를 충족시킬 수 있는 새로운 디바이스로 떠오르고 있다.
본 발명에 의해서 만들어진 상변화 메모리 PRAM(Phase-changable Random Access Memory)를 장착한 휴대폰은 고속 스피드 및 높은 데이터 신뢰성을 실현 발수 있어 차세대 휴대폰 네트워크와 결합되어 차세대 통신망을 구축할 수 있다.
또한 상기의 실시예 들에서 보여준 금속 베리어 측벽을 이용하여 하부의 금속 실리사이드층(170)을 보호하는 개념은 하부전극(193)이 있는 상변화 메모리 PRAM(Phase-changable Random Access Memory) 뿐만 아니라 금속 실리사이드를 이용하는 다른 디바이스에도 적용 할 수 있다.
또한 상변화 메모리 PRAM(Phase-changable Random Access Memory) 공정의 특성상 다른 디바이스와 결합 엠버디드 메모리(embedded memory)를 만들 경우 본 발명의 개념을 활용하여 다양한 디바이스를 만들어 상기의 통신 네트워크뿐 아니라 다양한 디지털 시스템에 응용 할 수 있다.
또한 상변화 메모리 디바이스를 만들 때 링타입 플러그 형태의 하부전극(193)을 쉽게 구현하여, 낮은 전류로도 상변화를 구현할 수 있어 전력소모가 작아 소형 디지털 디바이스 시스템에 사용 할 수 있다.
본 발명의 실시예를 통한 상변화 메모리 PRAM(Phase-changable Random Access Memory) 제작은 제조원가가 낮고 불량이 없는 디바이스를 만들 수 있다.
상기 설명한 것과 같이, 금속 베리어 측벽을 이용하여 하부의 금속 실리사이드층(170)을 보호하는 개념이 있는 상변화 메모리PRAM(Phase-changable Random Access Memory) 는 일반 디바이스 공정을 통해서 쉽게 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 상변화 메모리 디바이스를 보여주는 전자 현미경 사진.
도 2는 상변화 메모리 디바이스 구성을 보여주는 단위 칩 회로도.
도 3은 단위 셀 상변화 메모리 구성을 보여주는 회로도.
도 4는 종레의 기술로 만들어진 상변화 메모리 셀 전자 현미경 사진.
도 5 및 도 31 본 발명의 기술에 따라 만들어진 상변화 메모리 디바이스 제조 방법을 보여주는 공정 단면도.
도 32는 본 발명의 상변화 메모리를 사용하는 휴대폰 네트워크.
< 도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 110: 질화막
120: 게이트 유전막 125: 게이트 전극
130: 게이트 스페이서 140: 불순물 도전층
145: 제 1 층간 절연막 150: 제 2층간 절연막
160, 165: PN 다이오드 170: 금속 실리사이드
178: 베리어 금속 스페이서 185: 아웃터 스페이서
193: 하부 전극 195 제 1 베리어 금속층
200: 제 1 비아 금속층 210: 상변화층
215: 상부전극 220: 캡핑막
225: 평탄화 층간 절연막 230: 제 3 층간 절연막
245: 제 2 베리어 금속층 250: 제2 비아 금속층
255: 제 1 금속 배선 260: 제 4 층간 절연막
265: 제 2 금속배선 270: 보호막
300: 통신 시스템 301: 센서모듈(301)
304: 위치 추적 시스템(GPS) 302: 휴대폰(302)
308: 데이터 서버 306: 기지국(306)

Claims (10)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 DC 콘텍홀을 형성하는 단계;
    상기 DC 콘텍홀에 에피층을 형성하고 다이오드를 형성하는 단계;
    상기 다이오드 상에 금속 실리사이드를 형성하는 단계;
    상기 금속 실리사이드 및 DC 콘텍 측벽에 금속 배리어 측벽을 형성하는 단계;
    상기 금속 실리사이드 및 DC 콘텍 측벽에 아웃터 스페이서를 형성하는 단계;
    상기 아웃터 스페이서 상에 하부 전극을 형성하는 단계;
    상기 하부 전극상에 상변화층을 형성하는 단계; 및
    상기 상변화층상에 상부 전극을 형성하는 것이 특징인 반도체 제조 방법.
  2. 제1항에 있어서, 상기 하부 전극상에 노드 분리용 절연막을 형성하는 공정을 더 포함하는 것이 특징인 반도체 제조 방법.
  3. 제2항에 있어서, 상기 하부 전극상에 노드 분리용 절연막을 형성 후 평탄화 공정을 더 포함하는 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 금속 실리사이드 공정은 코발트 실리사이드인 것이 특 징인 반도체 제조방법.
  5. 반도체 기판상에 형성된 층간 절연막;
    상기 층간 절연막안에 형성된 DC 콘텍 홀;
    상기 DC 콘텍 홀 안에 형성된 불순물 다이오드;
    상기 불순물 다이오드상에 형성된 금속 실리사이드;
    상기 금속 실리사이드 및 DC 콘텍 홀 측벽에 형성 된 금속 베리어 측벽;
    상기 금속 베리어 측벽 상에 형성된 아웃터 스페이서;
    상기 아웃터 스페이서 상에 형성된 링타입 플러그 형태의 하부전극;
    상기 하부 전극상에 형성된 상변화층; 및
    상기 상변화층 상에 상부 전극이 형성된 것이 특징인 상변화 메모리반도체 디바이스.
  6. 제5항에 있어서, 상기 금속 실리사이드는 코발트인 것이 특징인 상변화 메모리반도체 디바이스.
  7. 제5항에 있어서, 상기 링타입 플러그형 하부 전극 및 상변화층 사이는 절연막이 중간에 형성된 것이 특징인 상변화 메모리반도체 디바이스.
  8. 제 5항에 있어서 금속 베리어 스페이서는 상기 콘텍 홀 중간 하단에 형성된 것이 특징인 상변화 메모리반도체 디바이스.
  9. 제 5항에 있어서, 상기 반도체 기판에는 불순물 도전선층이 형성된 것이 특징인 상변화 메모리반도체 디바이스.
  10. 제 5항에 있어서, 상기 상부 전극은 금속 배선층과 전기적으로 연결된 것이 특징인 상변화 메모리반도체 디바이스.
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