KR101477661B1 - 텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법 - Google Patents

텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법 Download PDF

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Abstract

텅스텐 재성장을 통한 seam 없는 텅스텐 플러그(plug) 및 그 것을 이용하는 반도체 디바이스를 형성하는 방법을 제공 한다.
상기와 같은 텅스텐 재성장을 통한 seam 없는 텅스텐 플러그 형성하는 방법은, 제 1 절연막안에 콘텍홀을 형성 텅스텐 플러그층을 형성하고, 상기 텅스텐 플러그층을 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 재성장 시키고, 상기 재성장된 텅스텐 플러그 상에 배선이나 전극을 갖는 반도체 구조물을 형성 한다.
미세한 홀 안에 seam 없는 텅스텐 플러그는 상변화 메모리 디바이스 형성시 다이오드와 하부 전극간을 연결하는 통로가 되어 계면저항을 낮추어 소프트 페일이 없는 상변화 메모리를 형성 할 수 있다.

Description

텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴 형성 방법 { SEAM-FREE TUNGSTEN PATTERN USING A TUNGSTEN REGROWING AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 심(seam) 없는 텅스텐 박막이 있는 상변화 메모리를 형성하는 방법과 이를 통해서 이루어지는 상변화 메모리 반도체 장치에 관한 것이다.
통상적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우 저장 데이터의 유지 여부에 따라 일반적으로 DRAM(Dynamic Random Access Memory) 장치 또는 SRAM(Static Random Access Memory) 장치와 같은 휘발성 반도체 메모리 장치와 플래시(flash) 메모리 장치 또는 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치와 같은 불휘발성 반도체 메모리 장치로 구분될 수 있다.
디지털 카메라, 휴대폰 또는 MP3 플레이어와 같은 전자기기에 사용되는 반도체 메모리 장치로는 불휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다. 그러나 상기 플래시 메모리 장치는 데이터를 기록하거나 이를 독취하는 과정에서 비교적 많은 시간이 요구되기 때문에, 이러한 플래시 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 PRAM(Phase-changable Random Access Memory) 장치와 같은 새로운 반도체 장치가 개발되어 왔다.
불 휘발성 반도체 메모리 장치 가운데 하나인 상기 PRAM 장치는 칼코겐(chalcogenide) 화합물의 상전이(phase transition)에 의한 비정질(amorphous) 상태와 결정(crystal) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 즉, 상기 PRAM 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 상변화 물질층의 가역적 상변화(reversible phase transition)를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다. 구체적으로, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋(reset) 전류와 저항이 작은 결정 상태로 바꾸는 셋(set) 전류는 아래에 위치하는 다이오드로부터 작은 사이즈를 갖는 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화가 일어난다. 상기 하부 전극의 상부 영역은 상변화 물질층에 연결되고, 상기 하부 영역은 상기 다이오드와 접촉된다.
상기 다이오드와 하부 전극이 접촉하는 사이에 금속 실리사이드 또는 금속층을 형성 계면 저항을 낮춘다.
반도체 장치의 고집적화 경향에 따라 소자 및 배선의 평면적인 크기는 점차 줄어들어 제품의 디자인룰(design rule)이 40 나노미터(nm)이하로 줄어들고 있다. 따라서 상기 다이오드와 하부 전극이 접촉하는 공간 또한 폭을 줄여야 한다.
그리고 좁은 공간에 금속 실리사이트층으로 텅스텐을 사용하는 경우 미세한 심(seam)이 형성되어 하부 전극 형성시 저항 페일을 발생하는 문제를 유발한다.
본 발명은 이러한 상변화 소자 PRAM(Phase-changable Random Access Memory)의 다이오드상의 텅스텐 실리사이드상에 발생하는 심(seam)를 플라즈마 산화 또는 RTA(rapid thermal annealing)을 통한 텅스텐을 재성장 시켜서, 심( seam) 없는 텅스텐 패턴을 형성하여 하부 전극과 연결하는 획기적인 텅스텐층 형성 방법이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다.
도 1, 도 2 및 도 3을 참조하면, 매우 좁은 콘텍 홀안에 전형적인 방법으로 텅스텐(40) 배선을 형성하는 경우 텅스텐 패턴 안에 미세한 심(50)(seam)이 발생하고 있다.
이러한 심(seam)은 일반적인 금속 배선을 연결하는 플러그로 사용하는 경우는 크게 문제가 되지 않으나, 도 3에서 보는 것과 같이 심(seam)이 상부 표면으로 노출되어, 상변화 메모리의 다이오드와 하부전극 사이에 형성되는 금속 실리사이드 층으로 이용하는 경우, 하부전극과 접촉면에 변화를 일으켜, 미세한 저항차이를 이용한 읽고 쓰는 동작을 하는 디바이스 특성상 매우 미세한 심(seam)이라 할지라도 저항차이를 유발시켜, 텅스텐을 금속 실리사이드 층으로 사용할 수 없거나, 복잡한 공정을 통하여 심(seam)을 제거하여 사용하게 한다.
이러한 문제점을 극복하고자, 본 발명은 텅스텐층 형성후 플라즈마 산화 또는 RTA(rapid thermal annealing)을 통한 텅스텐을 재성장 시켜서, 심(seam)이 제거된 텅스텐으로 상변화 메모리 PRAM(Phase-changable Random Access Memory)의 다 이오드와 하부 전극간 금속 실리사이드 형성, 저항 불량이 없는 상변화 반도체 디바이스 형성 방법을 제공한다.
본 발명의 목적은 반도체 기판상 층간 절연막 안에 다수의 콘텍홀을 형성하여 텅스텐 플러그을 형성하고, 상기 텅스텐 플러그를 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 재성장 시켜 텅스텐 플러그 안에 심(seam)이 없는 반도체 디바이스를 만드는데 있다.
본 발명의 다른 목적은 반도체 기판상에 상변화 반도체 소자를 형성하기 위하여, 반도체 기판상에 다이오드를 형성하고, 상기 다이오드 상에 층간 절연막으로 콘텍홀을 만들고, 홀안에 텅스텐층을 형성하고, 상기 텅스텐층을 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 재성장 시켜 심(seam)이 제거된 텅스텐 실리사이드층을 형성하고, 텅스텐 실리사이드층상에 하부 전극을 형성하고, 상기 하부 전극상에 상변화 물질층을 형성하고, 상기 상변화 물질층상에 상부 전극을 만들고, 상기 상부 전극과 연결되는 금속 배선 구조를 만들어 상변화 반도체 디바이스 PRAM(Phase-changable Random Access Memory)를 만드는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 제조 방법은, 반도체 기판상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막안에 콘텍홀을 형성하고, 상기 콘텍홀안에 베리어 메탈을 형성하고, 상기 베리어 메탈 상 에 텅스텐 플러그를 형성하고, 상기 텅스텐 플러그를 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 심(seam)이 없는 텅스텐 플러그를 제공한다.
본 발명의 다른 실시예에 있어서 상변화 반도체 형성 공정은, 반도체 기판에 다이오드층을 형성하고, 상기 다이오드츠 상에 텅스텐 플러그를 형성하고, 상기 텅스텐 플러그를 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 심(seam)을 재거하고, 상기 심(seam)이 제거된 텅스텐 플러그 상에 하부전극을 형성하고, 상기 하부 전극상에 상변화 물질층을 형성하고, 상변화 물질층상에 상부 전극을 형성하고, 상기 상부 전극을 연결하는 금속 배선층을 형성하여 상변화 디바이스 PRAM(Phase-changable Random Access Memory)를 형성한다.
본 발명의 실시예에서 만들어진 심(seam)이 없는 텅스텐 플러그 또는 실리사이드층은 저항 성분이 일정하여 저항 차이를 이용한 저항변화 메모리 또는 상변화 메모리에 이용할 경우 우수한 디바이스 특성을 나타낸다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 반도체 기판상에 형성되는 텅스텐층에 심(seam)이 없는 금속배선 구조를 텅스텐 재성장으로 형성할 수 있어서, 저항 밀도 가 일정한 디바이스를 쉽게 만들 수 있다.
또한 반도체 기판상에 상변화 메모리 PRAM(Phase-changable Random Access Memory) 형성시 텅스텐 재성장을 이용한 심(seam) 없는 텅스텐 실리사이드층을 다이오드와 하부전극 사이에 형성하여 저항 밀도가 일정하여 불량률을 획기적으로 줄일 수 있다.
이러한 텅스텐 재성장을 이용한 심(seam) 없는 텅스텐 플러그 또는 텅스텐 배선층은 사진 공정의 단순화로 원가가 절감되고, 자기 정렬에 의한 배선층이 형성되어 전기적인 결함이 없는 디바이스를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
텅스텐 재성장을 이용한 심( seam ) 제거 방법 실시예 1
도 4 및 도 8은 본 발명의 텅스텐 재성장을 이용한 심(seam)이 없는 텅스텐 플러그가 있는 반도체 제조방법의 단면을 나타내는 단면도이다.
도 4를 참조하면, 본 발명에 따른 반도체 장치는, 반도체 기판 (100)에 제 1 층간 절연막 (110)을 형성 한다. 본 발명의 설명을 간단하게 하기 위해서 도면은 반도체 기판(100)상에 제 1 층간 절연막(110)을 형성하였으나 실질적인 반도체 공정에 있어서는 반도체 기판은 소자 분리막, 소오스 드레인 등이 형성된 기판일 수 있거나, 게이트 전극, 커패시터 등 반도체 일반적인 전반부 공정이 수행된 기판일 수 있다.
예를 들어서, 메모리 디바이스인 DRAM에 적용하는 경우에, 커패시터까지 형성한 기판이 될 수 있고, 일반적인 반도체 디바이스 경우 게이트 전극까지 형성후 메탈 배선을 필요로 하는 기판일 수 있다.
층간 절연막(110)은 CVD 또는 HDP 공정으로 형성후 CMP로 평탄화 한다. 평탄화후 금속 배선층 형성을 위해서 콘텍 홀을 형성한다. 텅스텐 플러그(130)가 형성될 콘텍 홀은 베리어 메탈(barrier metal)(120)을 콘텍 홀 및 층간 절연막 (110)상에 스퍼터링(spattering) 방법으로 100Å 두께로 먼저 형성한다. 베리어 메탈(barrier metal)(120) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(120)은 텅스텐 플러그(130)가 기판과 직접 접하는 경우 고저항이 발생하는 것을 방지하거나, 베리어 메탈(barrier metal) 이 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal) (120) 상부에 텅스텐 플러그(130)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다. 평탄화 공정시 2-스텝 CMP 공정을 통하여, 제 1 스텝에는 메탈에 연마력을 갖는 과수(H2O2) 비율이 높은 (2% 이상) 슬러리를 사용하고, 제 2 스텝에서는 텅스텐 플러그에 디싱(dishing)을 개선시키기 위해서 절연막에 연마력이 높은 낮은 과수(0.5% 이하)의 슬러리를 사용한다. 텅스텐 플러그 (130) 두께는 1000Å에서 5000Å 사이의 두께로 디바이스 특성에 따라서 형성한다. 그러면 도면에서처럼 볼록한 텅스텐 플러그가 형성 된다.
형성된 텅스텐 플러그(130) 중앙에는 눈에는 보이지 않으나 고배율의 전자 현미경으로 보면 (도 3 참조) 디자인룰에 따라서 보이드(void)가 형성되거나 더욱 미세한 심(seam)(135)이 형성 되어 있다.
이러한 보이드(void)나 심(seam)이 표면에 노출되어 텅스텐 플러그와 전극 등과 같은 층과 접촉되는 경우 접촉면의 저항은 매우 다르게 나타난다. 저항에 민감하지 않는 디바이스는 문제가 없지만 미세한 저항차를 이용하는 저항변화 메모리 또는 상변화 메모리 PRAM(Phase-changable Random Access Memory)에서는 이러한 텅스텐 구조는 소프트(soft)성 페일(fail)의 주원인으로 부상하고 있다.
도 5를 참조하면, 상기 텅스텐 플러그(130)층을 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 재성장 시킨다. 재성장의 원리는 텅스텐(W)이 산소와 결합 텅스텐 산화물이 형성되면서 일어나는 현상이다. 이러한 현상을 구체적으로 살펴보면, 도 32에서 보는 것과 같이, 텅스텐을 플라즈마 산화를 하 는 경우 50W의 파워를 적용 할 때 텅스텐은 85Å 정도의 재성장을 보여주고 있다. 그러나 도 33에서 보는 것과 같이 RTA(rapid thermal annealing)를 적용하는 경우 산소를 공급하는 조건으로 500℃에서 10분 만에 970Å의 재성장을 할 수 있음을 보여주고 있다.
재성장의 원리는 텅스텐(W)이 산소와 결합 텅스텐 계면에 텅스텐 산화막(W-Ox)이 형성되면서 일어나는 현상이라는 사실이 전자 현미경으로 관찰한 사진으로 (도 8증명 )되었고 성분으로도 검증 되었다. 재성장 시킬 수 있는 두께는 걸리는 시간에 따라서 수천 Å까지 재성장 시킬 수 있으며, 텅스텐 산화물이 증가함에 따라 텅스텐 배선층의 저항 증가는 도 34에서 보는 것과 같다. 비교 기준치 저항이 34-37Ω @ 1V 이고, 산화물이 형성된 텅스텐층의 저항은 185-220 Ω @ 1V로 약간 높게 나왔다. 그러나 DRAM, PRAM 제품의 BC(buried contact) 저항 기준이 1000Ω 이내임으로 일반적인 RTA를 적용하지 않은 배선과 차이가 있지만 디바이스에 영향을 줄 수 없는 것으로 확인 되었다.
재성장의 결정 방향은 수직방향이 주류를 이루며, 텅스텐 계면에 따라서 오목한 경우와 볼록한 경우가 서로 다르게 성장하였다. 오목한 텅스텐 플러그의 경우 843Å 성장한 반면, 볼록한 텅스텐 플러그의 경우 1019Å 재성장이 되어서 평균적으로 15% 정도 볼록한 경우가 재성장이 잘되는 것으로 확인 되었다.
또한 전자 현미경 사진으로 분석한 결과 재성장이 일어나는 표면은 텅스텐 표면으로, 텅스텐이 산화되면서 산화가 일어나는 반응점은 계속 텅스텐을 소모하면서 아래로 이동되는 것으로 밝혀 적다. 재성장되는 텅스텐의 부피는 소모되는 텅 스텐 부피와 3 : 1 정도가 되는 것으로 확인된다.
그러므로 1000Å 재성장 텅스텐 두께를 얻으려면 기존 텅스텐 약 300Å의 두께는 소모되어야 한다.
또한 볼록한 텅스텐 플러그를 형성하기 위해서는 도 4에서 평탄화 공정시 2-스텝 CMP 공정을 통하여, 제 1 스텝에는 메탈에 연마력을 갖는 과수(H2O2) 비율이 높은 (2% 이상) 슬러리를 사용하고, 제 2 스텝에서는 텅스텐 플러그에 디싱(dishing)을 개선시키기 위해서 절연막에 연마력이 높은 낮은 과수(0.5% 이하)의 슬러리를 사용하여 약간 볼록한 텅스텐 계면을 만들어야 재성장 효율을 높일 수 있다.
재성장 텅스텐(140)층 두께는 디바이스 필요에 따라서 결정한다. 그리고 재성장 텅스텐(140)층으로 금속 배선으로 사용하는 경우 베리어 메탈(barrier metal)을 형성할 필요가 없다. 앞에서 언급했듯이 재성장시 텅스텐 소모량을 염두에 두어서 재성장 두께 및 원 텅스텐층 두께를 디바이스 공정에 따라 설정해야 할 것이다. 도 6을 참조하면, 제 1 층간 절연막(110) 및 재성장 텅스텐층(140)상에 제 2 층간 절연막(150)을 형성한다. 제 2 층간 절연막은 (150) CVD 또는 HDP 공정으로 제 1 층간 절연막(110)과 같은 물질로 형성한다.
도 7를 참조하면, 상기 제 2 층간 절연막을 CMP 공정을 통하여 평탄화 한다. 재성장 텅스텐(140)은 하부 텅스텐(130)을 기반으로 성장하면서 하부 텅스텐(130)을 소모하면서 성장하기 때문에 수직으로 정얼라인된 형태로 되면서 상부로도 자라고, 하부로도 소모한 하부 텅스텐 공간을 채운 형태로 제 2 층간 절연막 (150)과 제 1층간 절연막 (110)안에 형성되어 있다. 텅스텐 형성 과정도 하부 텅스텐(130)을 기반으로 재성장 형태를 취하기 때문에 베리어 메탈(barrier metal)을 형성할 필요가 없다. 베리어 메탈(barrier metal)이 없는 관계로 CMP 공정시 베리어 메탈 (barrier metal)제거 공정이 필요 없어 CMP 공정이 쉽고, 잔여 베리어 메탈(barrier metal)에 의한 미세한 메탈 브리지(metal bridge) 페일(fail)도 막을 수 있다.
이렇게 형성된 텅스텐 플러그(130)과 재성장 텅스텐(140)을 그대로 배선층으로 사용 할 수 있다. 도 34에서 본 바와 같이 재성장 텅스텐(140)이 저항 성분이 약간 높아 저항에 민감한 디바이스에서는 문제가 될 수 있음으로 도면에는 나타나있지 않지만 도 7 공정후 재성장된 텅스텐(140)을 에치백 (etchback) 공정을 통하여 제거하면 심(seam)도 없고 저항도 개선된 텅스텐 층을 얻을 수 있다.
도 8을 참조하면, 도 8은 도 5 공정까지 진행한 디바이스를 전자 현미경으로 찍은 단면 사진이다. 하부 텅스텐(130)을 기반으로 재성장된 텅스텐(140)이 구조적으로 다른 모습으로 선명하게 나와 있다.
또한 베리어 메탈(barrier metal)(120)은 고융점 금속임으로 산화 현상이 일어나지 않아서 처음처럼 높이가 일정한데, 하부 텅스텐(130)은 베리어 메탈(barrier metal)보다 상당히 아래에 존재하는 것으로 확인되는데 텅스텐이 산화되면서 성장은 하지만 하부 텅스텐(130)을 소모하면서 성장하기 때문에 베리어 메탈(barrier metal)(120)과 평행한 상태에서 시작했지만 재성장(산화)되면 될 수록 하부로 내려가 베리어 메탈(barrier metal) (120)과 상당한 차이를 두면서 하부 텅 스턴(130)이 존재하는 것으로 확인 된다. 그러므로 재성장 텅스텐(140)은 하부는 베리어 메탈(barrier metal)(120)이 약간 있지만 상부는 베리어 메탈(barrier metal)이 없는 형태가 된다.
이러한 하부 텅스텐(130)를 소모하면서 재성장하는 현상은 실리콘 기판을 산화시켜 실리콘 산화물을 만들 때도 기판과 접촉하는 면에서 산화가 일어나 기판 아래에 산화막이 존재하는 LOCOS(local oxidation)원리와 같다. 그러므로 본 발명의 텅스텐 재성장의 원리는 텅스텐 산화 원리이며 구성 성분을 분석하여도 텅스텐 산화물(W-Ox) 형태로 존재하는 것으로 확인 되었다.
텅스텐(W)이 산화를 하면 저항 성분이 높아져 그동안에는 텅스텐 산화물에 관하여 매우 금기하였으며, 텅스텐층을 산화시키는 공정을 배재하였다. 그러나 앞서 설명한바와 같이 저항의 증가는 있지만 디바이스가 요구하는 범위 안에 존재함으로 배선층으로 충분히 쓸 수 있고, 텅스텐이 재성장 되면서 부피 팽창을 하는 성질을 이용하면 처음 발생한 심(seam)을 재성장 공정을 통해서 재거하는 것이 가능하다.
저항 성분이 약간 높은 재성장 텅스텐(140)층을 제거하면 심(seam)없는 텅스텐층을 쉽게 얻을 수 있다.
텅스텐 재성장을 이용한 상변화 디바이스 형성 방법 실시예 2
도 9 및 도 31은 본 발명의 다른 실시예에 따른 심(seam) 없는 상변화 메모리 PRAM(Phase-changable Random Access Memory) 소자 장치의 형성 공정 단면도이 다.
도 9를 참조하면, 도 9는 본 발명으로 만들어진 다이오드를 채용한 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀의 구성을 나타내는 전자 현미경 사진이다.
N형 반도체 기판상에 P-N 다이오드를 형성하고, 상기 다이오드 상에 하부전극 콘텍 BEC( bottom electrode contact)을 형성하며, 상기 하부전극 상에 상변화층 GST(게르마늄(Ge)-안티몬(Sb)-텔루르(Te))을 형성하며, 상기 상변화층 상에 상부전극 콘텍 TEC( top electrode contact)를 형성하고, 상기 상부전극과 연결되는 제 1 메탈라인(Bit-Line)이 형성되며, 제 2 메탈라인(Word-Line)이 형성되는 형태로 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀이 구성 되어있다.
우측의 확대사진을 보면, 버티칼 P-N 다이오드(vertical P-N diode)와 셀프 얼라인 하부전극 콘텍(self aligne BEC) 사이에 금속 실리사이드층이 존재한다. 금속 실리사이트층은 하부전극과 다이오드사이의 저항을 줄이기 위해서 넣는 층으로 코발트(Co), 텅스텐(W) 등을 사용한다.
그러나 앞에서 언급했듯이 기존 형성 방법으로 텅스텐을 사용하는 경우 미세한 심(seam)에 의하여 많은 소프트 페일(soft fail)를 가져온다.
도 10을 참조하면, 본 발명에 따른 반도체 장치는, 기판 (200)상에 패드 산화막 (205)을 형성하고, 상기 패드 산화막(205) 상에 활성 영역과 소자분리 영역을 형성하기 위해서 질화막(210)을 1100Å 정도 형성한다.
도면에 설명되는 기판은 메모리 셀이 형성되는 영역 A과, 주변회로를 대표하는 고전압 트랜지스터 및 저전압 트랜지스터가 있는 영역 B로 구분하여 설명된다.
패드 산화막(205)은 열산화막 공정으로 100 옹스트롱에서 150 옹스트롱 사이의 두께로 형성한다. 패드 산화막 (205)은 기판의 오염 및 상부 질화막의 스트레스를 기판에 전달하지 않고 흡수하는 버퍼 역할을 한다.
질화막(210)은 화학적 기상 증착법(CVD)으로 형성한다. 상기 질화막(210)두께는 1000 옹스트롱에서 1100 옹스트롱 사이의 값으로 증착한다. 그리고 단일층으로 형성하는 것이 아니라 1차적으로 약 300 옹스트옹 형성하고 나서 다시 2차적으로 나머지 두께를 형성하면 막질의 성질 및 디바이스 특성이 좋아진다.
도면에는 나타나지 않았지만 상기 질화막상에 하드 마스크층을 형성한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다. 하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 11을 참조하면, 상기 반도체 기판 상에 형성된 질화막 (210)을 통상의 사진 식각 공정을 통하여 활성 영역 패턴을 형성 한다. 감광액 마스크 (보이지 않음)로 1차적으로 패턴을 형성하고, 감광액 마스크 (보이지 않음)를 식각 마스크로 하여 하드 마스크막을 식각한다. 이후 하드 마스크막 을 식각 마스크로 사용하여 질화막(210)을 식각한다. 질화막(210)이 제거된 부분은 소자 분리막이 형성될 부분 으로 메모리 셀 영역 (A)은 이격 간격이 좁고 고전압 모오스 트랜지스터가 있는 주변회로 영역 (B) 부분은 이격 간격이 넓게 형성된다.
상기 질화막 (210)구조물을 마스크로 하여 트렌치 홀을 형성 한다. 트렌치 홀은 소자 분리막 (215)이 충진 되어야 함으로 충진이 잘 될 수 있도록 약간의 경사각을 가져야하고 충진된 물질과 반도체 기판의 물리적 성질이 다를 때 생기는 스트레스가 디바이스 채널에 집중되지 않도록 기판과 약간의 경사를 가지고 형성되어 스트레스가 분산될 수 있도록 형성한다. 이러한 특성에 맞추어 충진하는 물질 및 방법은 1차적으로 열산화를 약간 실시후 MTO를 100Å 정도 충진하고, 2차적으로 상부를 HDP(high density plasma ) CVD 산화막으로 채우고 CMP 공정을 통한 평탄화를 실시한다. 트렌치 형성 깊이는 2000 옹스트롱에서 5000 옹스트롱 사이에서 디바이스가 요구하는 특성에 맞추어 결정한다. 그리고 소자 분리 효과를 높이기 위해서 트렌치 형성전 주변에 필드 이온 불순물을 주입한다.
고전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에는 모오스 트랜지스터을 구별하여 동작 전압에 맞는 불순물을 주입한다. 또 n-형, p-형에 맞추어 상보형 디바이스가 될 수 있도록 도면에는 나타나 있지 않지만 각 타입에 맞는 웰(well)을 형성한다.
도 12를 참조하면, 상기 질화막(210)을 제거하고 회로 영역 (B)에 전극 게이트(225)를 형성하기 위해서 게이트 유전막(220)을 형성한다. 도면에는 편의상 게이트 유전막(220)을 1개의 막으로 도시하였으나, 고전압 및 저전압 트랜지스터에 맞추어 서로 다른 두께로 성장 시킨다. 이후 게이트 전극 물질을 형성 소정의 사진 식각 공정을 통하여 게이트 전극(225)을 완성한다. 게이트 전극 (225) 형성후 도면에는 나타나지 않지만 저농도 소오스 드레인 불순물을 기판에 형성 한다.
도 13을 참조하면, 상기 게이트 전극 측벽에 스페이서(230)를 형성한다. 스페이서(230)는 질화막 500Å 정도를 CVD 방법으로 형성하고 에치백(etchback) 공정을 하면 게이트 측벽에 스페이서(230)가 형성 된다. 스페이서 (230) 형성 후 이를 마스크로하여 기판상에 n형 고농도 소오스 드레인 불순물(235)층을 형성 한다.
도 14를 참조하면, 상기 고전압 트랜지스터가 있는 주변회로 영역 (B)에는 게이트 측벽 스페이서(230)를 마스크로 p형 고농도 소오스 드레인 (235)를 형성하고, 메모리 셀 영역 (A)의 기판에는 메모리 소자의 하부 도전 영역 (240)을 형성한다.
상기 메모리 소자 하부 도전 영역(240)은 셀 방향으로 연결되는 배선으로 구체적으로 워드라인이 된다. 배선으로 사용되는 하부 도전 영역(240)은 추후 형성되는 콘텍 플러그를 통해 전원을 공급 받을 수 있다.
본 발명은 공정의 단순화를 위해서 기판에 불순물층을 형성하여 하부 도전 영역층을 형성하였으나, 디바이스 특성을 고려 다른 방법으로 배선층을 형성 할 수 있다.
그러나 본 발명처럼 버티칼 다이오드(vertical diode) 방식을 채용할 경우 에피층을 성장하여 다이오드 (diode)층을 만들어야 함으로 단결정 실리콘층이 되어야 추후 에피 성장을 할 수 있다. 본 발명은 특성상 다이오드(diode)와 연결되는 도전 불순물형 배선구조를 만들기 위해서 n형 고농도 불순물(240)층으로 메모리 셀 영역 기판을 처리한다.
도 15를 참조하면, 반도체 기판(200)및 게이트 전극(225)상에 제1 층간 절연막(245), 제2 층간 절연막(250)을 형성한다. 제 1 층간 절연막(245)는 HDP를 5000Å 정도 데포하고, CMP로 평탄화를 한다. 상기 제 1 층간 절연막(245)를 평탄화후 제 2 층간 절연막(250)으로 질화막을 1500Å 정도 형성 한다.
도 16을 참조하면, 상기 메모리 셀 영역 (A)의 제 1 층간 절연막(245), 제 2 층간 절연막 (250)상에 소정의 사진 식각 공정을 통하여 개구부(255)(DC)들을 형성한다. 개구부 (255) 형성은 도면에는 나타나지 않았지만 개구부(255) (DC)패턴 마스크를 이용 제 1 층간 절연막(245), 제2 층간절연막(250)을 식각하고, 상기 하부 도전 영역(240)과 접하도록 형성 한다.
개구부(255)(DC) 형성후 도면에는 표시되지 않지만 개구부(255)(DC) 측벽에 스페이서를 형성할 수 있다. 스페이서 형성후 에피 성장을 위해서 세정을 실시한다.
도 17을 참조하면, 상기 하부 도전 영역(240)을 기판으로 개구부(255)(DC)안에 에피택시얼 공정을 통하여 단결정 실리콘층을 형성한다. 에피 성장은 6000Å 이상 실시하여 제 2 층간 절연막(250) 상부까지 실시하여 평탄화 한다. 상기 단결정 실리콘층에 불순물을 주입하여 P-N 다이오드(diode)(265)를 형성 한다. 본 발명은 구조상 하부에 N형 불순물(260)을 주입하고, 상부에는 P형 불순물(262)을 주입한다.
불순물 주입후 에치백 공정을 통해서 단결정 실리콘층 상부를 1500Å 정도 제거하여 P-N 다이오드(diode)(265)는 제 1 층간 절연막안에 형성 되도록 한다.
상기 다이오드가 형성된 단결정 실리콘층상에 베리어 메탈(barrier metal)(270)을 스퍼터링(spattering) 방법으로 100Å 두께로 먼저 형성한다. 베리어 메탈(barrier metal)(270) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(270)은 접하는 물질과 접촉강도를 높여준다. 필요에 따라서 또는 공정 단순화 및 디바이스 특성에 문제가 없다면 베리어 메탈 공정을 생략 할 수 있다.
도 18을 참조하면, 상기 베리어 메탈(barrier metal) (270) 상부에 텅스텐 플러그(275)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다. 평탄화 공정시 2-스텝 CMP 공정을 통하여, 제 1 스텝에는 메탈에 연마력을 갖는 과수(H2O2) 비율이 높은 (2% 이상) 슬러리를 사용하고, 제 2 스텝에서는 텅스텐 플러그에 디싱(dishing)을 개선시키기 위해서 절연막에 연마력이 높은 낮은 과수(0.5% 이하)의 슬러리를 사용한다. 텅스텐 플러그 (275) 두께는 약 500Å 두께로 형성한다. 그러면 도면에서처럼 볼록한 텅스텐 플러그(275)가 형성 된다.
형성된 텅스텐 플러그(275) 중앙에는 눈에는 보이지 않으나 고배율의 전자 현미경으로 보면 (도 3 참조) 미세한 심(seam)이 형성 되어 있다.
이러한 심(seam)은 텅스텐 플러그(275)와 하부전극이 접촉되면 접촉 저항 이 매우 좋지 않다. 저항에 민감하지 않는 디바이스는 문제가 없지만 미세한 저항차를 이용하는 저항변화 메모리인 상변화 메모리 PRAM(Phase-changable Random Access Memory)에서는 이러한 텅스텐 구조는 소프트(soft)성 페일(fail)의 주원인으로 부상하고 있다.
도 19를 참조하면, 상기 텅스텐 플러그(275)층을 플라즈마 산화 또는 RTA(rapid thermal annealing) 처리하여 재성장 시킨다. 재성장의 원리는 텅스텐(W)이 산소와 결합 텅스텐 산화물이 형성되면서 일어나는 현상이다. 이러한 현상을 구체적으로 살펴보면, 도 32에서 보는 것과 같이, 텅스텐을 플라즈마 산화를 하는 경우 50W의 파워를 적용 할 때 텅스텐은 85Å 정도의 재성장을 보여주고 있다. 그러나 도 33에서 보는 것과 같이 RTA(rapid thermal annealing)를 적용하는 경우 산소를 공급하는 조건으로 500℃에서 10분 만에 970Å의 재성장을 할 수 있음을 보여주고 있다.
재성장의 원리는 텅스텐(W)이 산소와 결합 텅스텐 계면에 텅스텐 산화막(W-Ox)이 형성되면서 일어나는 현상이라는 사실이 전자 현미경으로 관찰한 사진으로 (도 8증명 )되었고 성분으로도 검증 되었다. 재성장 시킬 수 있는 두께는 걸리는 시간에 따라서 수천 Å까지 재성장 시킬 수 있으며, 텅스텐 산화물이 증가함에 따라 텅스텐 배선층의 저항 증가는 도 34에서 보는 것과 같다. 비교 기준치 저항이 34-37Ω @ 1V 이고, 산화물이 형성된 텅스텐층의 저항은 185-220 Ω @ 1V로 약간 높게 나왔다. 그러나 DRAM, PRAM 제품의 BC(buried contact) 저항 기준이 1000Ω 이내임으로 일반적인 RTA를 적용하지 않은 배선과 차이가 있지만 디바이스에 영향을 줄 수 없는 것으로 확인 되었다.
또한 전자 현미경 사진으로 분석한 결과 재성장이 일어나는 표면은 텅스텐 표면으로, 텅스텐이 산화되면서 산화가 일어나는 반응점은 계속 텅스텐을 소모하면서 아래로 이동되는 것으로 밝혀 적다. 재성장되는 텅스텐의 부피는 소모되는 텅스텐 부피와 3 : 1 정도가 되는 것으로 확인된다.
그러므로 500Å 텅스텐 두께를 열처리하여 약 300Å 텅스텐을 남기고 기존 텅스텐 약 200Å의 두께는 소모하려면 RTA(rapid thermal annealing)를 적용하는 경우 산소를 공급하는 조건으로 500℃에서 10분 이내의 공정을 진행하면 된다. 그러면 기존 텅스텐 플러그 (275)는 약 300Å 이 남고 200Å은 재성장시 소모된다.
이때 소모되고 재성장되면서 표면에 있던 미세한 심(seam)은 제거되어 사라진다. 재성장 텅스텐 (280)은 1000Å 정도 형성 된다.
도 20을 참조하면, 제 2 층간 절연막(250) 및 재성장 텅스텐(280)상에 제 3 층간 절연막 (285)을 형성하고 재성장 텅스텐(280)이 오픈 되도록 평탄화를 실시한다.
평탄화후 재성장 텅스텐(280)를 에치백(etchback) 공정을 진행하면 자기 정렬 콘텍홀이 형성되고 잔여 재성장 텅스텐(283)이 정렬 콘텍 홀안에 남는다. 이때에 잔여 재성장 텅스텐(283)층을 약간 남길 수도 있고 완전히 제거 할 수도 있다.
도 21을 참조하면, 상기 자기 정열 콘텍홀 측벽에 스페이서(290)를 형성 한다. 스페이서(290) 형성 물질로는 질화막을 500Å 정도 데포후 에치백(etchback) 공정을 통하여 형성한다.
스페이서(290)의 역할은 자기정역 콘텍홀의 면적을 줄여서 하부 전극을 형성 하부 전극이 상변화층과 접촉하는 면적을 최소화하기 위해서다. 그리고 하부전극을 플러그(plug) 형태로 만들 수 있다. 플러그 형태의 하부전극은 앞에서 언급한 상변화층과 접촉하는 면적을 최대로 줄일 수 있다.
하부전극과 상변화층의 접촉 면적은 상변화 물질층을 열을 가하여 상변화를 시킬때 적은 전류로도 동작 가능한 상변화 반응을 얻을 수 있다. 그리고 플러그형 전극은 열손실을 최소화 할 수 있는 구조다.
도 22를 참조하면, 상기 스페이서(290)가 형성된 자기 정열 홀안에 플러그 형태의 하부 전극(295)을 형성한다. 하부전극(295) 물질로는 Ti/TiN으로 복합층으로 100Å 두께로 형성후 자기 정열 콘텍 홀안에만 존재하게 Ti/TiN 노드를 분리한다.
도 23을 참조하면, 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각 방법을 통하여 메탈 콘텍 홀(298)을 형성 한다. 도면에는 나타나지 않았지만 상기 콘텍 홀 마스크는 하드 마스크층을 형성한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다. 하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 24를 참조하면, 상기 메탈 콘텍 홀(298)안에 베리어 메탈(barrier metal)(300)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다. 베리어 메탈(barrier metal)(300) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(300)은 텅스텐 플러그(305)가 기판과 직접 접하는 경우 고저항이 발생하는 것을 방지하거나, 베리어 메탈(barrier metal)(300)이 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal)(300) 상부에 텅스텐 플러그(305)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 25를 참조하면, 메모리 셀 영역 (A)에 상변화 물질층(310)을 형성 한다. 상변화 물질 (310)층 형성 방법은 반도체 기판을 반응 챔버에 넣는다. 상기 반응 챔버는 PVD 박막증착 장비이며 구성은, 기판 스테이지, 칼코겐 타겟, 직류전원(DC) 공급부를 포함한다. 상기 기판 스테이지는 상기 상변화 물질층을 형성하기 위해 반응 챔버 내에 로딩되는 기판을 지지한다.
상기 칼코겐 타겟은 Ge2Sb2Te5의 화학식을 갖는 칼코겐 화합물로 이루질 수 있다. 이때, 상기 Ge2Sb2Te5의 화학식을 갖는 칼코겐 화합물은 게르마늄 22%, 안티몬 22% 및 텔루르 56%를 포함할 수 있다. 상기 칼코겐 타겟은 GeTe의 화학식을 갖는 제1 칼코겐 타겟과 Sb2Te3의 화학식을 갖는 제2 칼코겐 타겟을 포함할 수 있다.
또한, 상기 칼코겐 타겟은 산소, 실리콘, 탄소, 질소 등의 불순물들을 더 포함할 수 있다. 상기 불순물들은 스퍼티링 공정을 수행하여 상변화 물질층을 형성할 경우 칼코겐 화합물 입자의 안정화 시간을 제어하는 역할을 한다.
상기 직류전원 공급부는 상기 칼코겐 타겟에 음의 고전압을 인가하여 상기 기판 스테이지와 상기 칼코겐 타겟에 고 전압차를 갖도록 하는 유닛이다.
이어서, 상기 스퍼터링 공정온도를 상기 칼코겐 화합물에 포함된 텔루르(Te)가 휘발될 수 있는 온도로 유지시킨다. 즉, 칼코겐 화합물에 포함된 안티몬의 휘발온도보다 낮으면서 상기 텔루르의 휘발되는 온도조건으로 유지시킨다.
일반적으로, 상기 칼코겐 화합물(Ge-Sb-Te)을 구성하는 게르마늄(Ge), 안티몬(Sb), 텔루르(Te) 원소의 녹는점은 각각 938℃, 631℃, 450℃ 이며 입자의 크기가 작을수록 녹는점이 낮아질 수 있다. 그러나, 상기 칼코겐 화합물의 경우 금속의 성질을 가지고 있으나 금속이 아니기 때문에 유리화 온도가 존재한다. 따라서, 상기 유리화 온도 이상에서 칼코겐 화합물을 구성하는 게르마늄(Ge), 안티몬(Sb), 텔루르(Te) 원소들은 휘발될 수 있다. 이때, 상기 칼코겐 화합물에 포함된 텔루르(Te)는 약 250 내지 300℃로 가장 낮은 휘발온도를 갖는다.
따라서, 본 실시예에서는 상기 칼코겐 화합물에 포함된 텔루르(Te)의 휘발 온도보다 높고, 상기 안티몬(Sb)의 휘발 온도보다 낮은 온도인 250 내지 350℃에서 스터터링 공정을 수행하는 것을 특징으로 한다. 상기 공정 온도는 상기 기판 스테이지에 포함된 히터에 의해 약 250 내지 350℃로 유지될 수 있다.
이어서, 스퍼터링 공정을 수행하기 위해 반응 챔버 내에 아르곤이온을 포함하는 플라즈마(Plasma)를 형성한다.
구체적으로 상기 칼코겐 타겟에 음의 전압을 인가한다. 상기 인가 전압(DC)은 약 300 내지 700W 정도고, 바람직하게는 500W정도이다. 이에 따라, 상기 기판 스테이지와 상기 칼코겐 타겟 사이에 해당하는 반응 챔버 내부에는 높은 전압차가 발생된다.
이후, 상기 고 전압차가 발생된 반응 챔버 내에 아르곤 가스를 유입시킨다. 상기 반응 챔버 내에 유입된 아르곤 가스는 아르곤이온(Ar+)을 포함하는 플라즈마 상태로 여기된다. 여기서, 상기 전압인가 및 상기 아르곤 가스 유입은 실질적으로 동시에 이루어질 수 있다.
일 예로서, 상기 플라즈마를 형성하기 위해 상기 아르곤 가스는 반응 챔버 내에 약 30 내지 80sccm 정도, 바람직하게는 약 40 내지 60sccm 정도의 유입될 수 있다. 또한, 상기 플라즈마 형성하기 위해 질소 가스(N2)가 추가적으로 유입될 수 있다. 이때, 상기 질소 가스는 상기 반응 챔버 내로에 약 10 내지 100sccm 정도, 바람직하게는 약 25 내지 80sccm 정도의 도입될 수 있다.
일 예로서, 상기 아르곤 가스와 질소 가스가 함께 반응 챔버 내로 유입될 경우 약 1: 0.3 내지 2.0 유량비로, 바람직하게는 약 1: 0.35 내지 1.5 유량비로 유입될 수 있다.
여기서, 상기 질소 가스는 상변화 물질층 형성시 상기 칼코겐 타켓으로부터 이탈되는 입자들을 상기 기판 상에 증착되는 속도(증착율)를 감소 또는 증착되는 칼코겐 화합물로 형성되는 시간을 증가시키는 역할을 한다. 즉, 상기 질소 가스는 상기 입자에 포합된 텔루르가 상기 온도에서 휘발되는 특성을 보다 향상시켜 상변화 물질층을 구성하는 칼코겐 화합물의 텔루르 함량을 50%이하로 조절할 수 있도록 한다.
이어서, 상기 아르곤이온을 포함하는 플라즈마가 형성된 반응 챔버 내에서 상기 텔루르 5 내지 50%가 함유된 칼코겐 화합물을 포함하는 상변화 물질층을 형성 한다.
구체적으로 상기 플라즈마에 포함된 아르곤이온(Ar+)은 빠른 속도로 칼코겐 타겟 표면에 충돌된다. 이에 따라, 상기 칼코겐 타겟을 구성하는 입자들는 상기 칼코겐 타겟으로부터 이탈되어 상기 기판 상에 물리적으로 증착된다.
상기 타겟으로부터 이탈된 입자들을 상기 기판 상에 증착되어 예비 칼코겐 합물로 형성된다. 이때, 상기 기판 상에 형성된 예비 칼코겐 화합물은 불안정한 상태를 갖기 때문에 약 250 내지 300℃로 온도에서 노출될 경우 상기 예비 칼코겐 화합물에 포함된 텔루르 일부는 상기 온도에 의해 휘발되어 제거될 수 있다. 그 결과 상기 기판 상에는 텔루르 약 5 내지 50%가 함유된 칼코겐 화합물을 포함하는 상변화 물질층이 형성되고, 바람직하게는 텔루르 약 30 내지 50%를 함유된 칼코겐 화합물을 포함하는 상변화 물질층이 형성된다.
일 예로서, 전술한 스퍼터링 공정 조건에서 형성된 상변화 물질층(310)은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 게르마늄-안티몬-텔루르의 칼코겐 화합물을 포함하는 조성을 갖는다. 바람직하게는 상변화 물질층(310)은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 칼코겐 화합물(GST) 86 내지 98% 및 불순물 2 내지 14%를 포함하는 조성을 갖는다. 또한, 보다 바람직하게는 상변화 물질층은 게르마늄 25 내지 35%, 안티몬 25 내지 35% 및 텔루르 30 내지 50%를 포함하는 칼코겐 화합물(GST) 90 내지 98% 및 질소 2 내지 10%를 포함하는 조성을 갖는다
상변화 물질(310)층 형성후 상부 전극층 (315)을 형성하고, 통상의 사진 식 각 공정을 통하여 상변화 물질층(310)과 함께 전극 패턴을 형성 한다. 상부 전극층 물질로는 Ti/TiN 복수층으로 800Å 정도 형성 한다.
상기 상변화 물질(310)층은 하부 전극(295)과 상부 전극(315)으로 샌드위치 구조를 이루고 있지만 접촉하는 면적에서는 앞서 설명한 것과 같이 하부 전극(295)은 플러그 형태로 형성되어 접촉 면적을 최소화 하였고, 상부 전극(315)은 상변화 물질(310)층 상부를 모두 커버하는 형태로 형성 되어 있다.
앞서 이야기 하였듯이 하부 전극과 상변화 물질층 접촉면이 작으면 상변화 메모리의 작동 전류를 최소화 할 수 있어 디바이스 효율이 좋아진다.
도 26을 참조하면, 상기 상변화 물질층 상에 캡핑층(320)을 형성한다. 캡핑층(320) 물질로는 질화막으로 1000Å 형성하고, 원자층 형성 공정을 이용하여 알루미늄 산화막을 50Å 정도 형성하여 캡핑이 잘 될 수 있도록 한다. 상기 캡핑층(320)은 상변화 물질(310)층 상에 형성되는 층간 절연막(325)에서 불순물들이 상변화 물질(310)층으로 침투하는 것을 막는 역할을 한다.
상기 캡핑막(320)상에 제 4 층간 절연막(325)을 형성한다. 제 4 층간 절연막(325)으로는 USG 약 3000Å 및 P-TEOS 6000Å을 순차적으로 형성 후 평탄화를 한다.
도 27을 참조하면, 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각 방법을 통하여 메탈 콘텍 홀을 형성 한다. 상기 메탈 콘텍홀은 이미 형성해 놓은 텅스텐 플러그와 일치할 수 있도록 얼라인를 잘해야 한다. 도면에는 나타나지 않았지만 사진 식각시 마스크는 하드 마 스크층을 사용한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다. 하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 28을 참조하면, 메모리 셀 영역A에 있는 상부 전극(315) 상에 상부 전극(315)과 전기적인 연결을 할 수 있는 구조물을 형성하기 위해서 콘텍 홀(330)을 형성 한다. 도면에는 나타나지 않았지만 사진 식각시 마스크는 하드 마스크층을 사용한다.
도 29를 참조하면, 상기 메모리 셀 영역 A 및 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 형성되는 주변회로 영역 B의 메탈 콘텍 홀안에 베리어 메탈(barrier metal)(335)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다. 베리어 메탈(barrier metal)(335) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(335)은 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal) (335) 상부에 텅스텐 플러그(340)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 30을 참조하면, 상기 텅스텐 플러그 (340 )상부에 메탈 배선(345)층을 형성한다. 메탈 배선(345) 물질로는 Al를 사용 한다. 도면은 편의상 메탈배선(345) 단층 구조로 도시하였으나 베리어 메탈을 포함하고 메탈 배선 상부는 캡핑처리하여 난반사를 맞는 물질층으로 구성 되어 있다.
메탈 배선층(345) 형성후 제 5 층간 절연막을 형성 한다. c제 5 층간 절연막 (350) 물질로는 HDP 4000Å, P-TEOS 6000Å 등 복합막을 사용하고 평탄화 한다.
도 31를 참조하면, 메모리 셀 영역 A, 고전압 모오스 트랜지스터와 저전압 모오스 트랜지스터가 있는 주변회로 영역 B에 최상위 메탈 배선(355)을 형성 한다. 최상위 메탈(355) 형성 후 보호막(360)으로 피복한다.
최상위 메탈 배선(355)은 외부 단자와 연결되는 패드가 형성되는 배선이 됨으로 도면에는 나타나지 않았지만 보호막(360)이 오픈된 영역이 있다.
상기의 실시예에서 보여준 텅스텐 재성장을 이용한 다이오드(265) 상부와 하부전극(295) 사이의 심(seam)없는 금속 실리사이드 층은 접촉 저항을 줄이고 전류를 일정하게 흐르게하여 소프트 페일을 발생 시키지 않는다. 또한 텅스텐 재성장후 층간 절연막(285) 형성후 평탄화 및 재성장층 식각을 통하여 콘텍홀을 형성 할 수 있어 콘텍 홀 사진공정이 필요하지 않다.
본 발명의 실시예를 통한 상변화 메모리 제작은 제조원가가 낮고 불량이 없는 디바이스를 만들 수 있다.
상기 설명한 것과 같이, 텅스텐 플러그 상에 정얼라인을 하여 배선 구조를 만들거나, 텅스텐 플러그상에 발생되는 보이드(void) 및 미세한 심(seam)을 텅스텐 재성장을 통하여 재거 할 수 있다.
그리고 이러한 구조를 채용한 셀은 DRAM, SRAM, NAND, NOR 플래시 또는 로직 디바이스 공정을 통해서 쉽게 응용할 수 있다.
또한 일반적인 디바이스 공정에서 많은 사진 식각 공정을 추가하여 콘텍 홀을 형성하였던 설계를 본 발명의 사상을 이용하는 설계로 변경하는 경우는 공정이 복잡하지 않고, 일반적인 디바이스 형성공정보다 훨씬 적은 사진공정으로도 서로 다른 공간에 콘텍 홀을 형성 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 2은 일반적인 텅스텐 플러그 형성 방법.
도 3은 일반적인 텅스텐 플러그 방법으로 형성된 텅스텐 심(seam)를 보여주는 전자 현미경 사진.
도 4 및 도 7은 본 발명의 기술에 따라 텅스텐 재성장을 통한 텅스텐 심을 제거하는 제조 방법 단면도.
도 8은 본 발명의 기술에 따라 도 5의 공정 상태를 전자 현미경으로 관찰한 텅스텐 심(seam)제거 공정 단면도.
도 9는 본 발명의 기술에 따라 만들어진 PRAM 셀 구조 상태를 전자 현미경으로 관찰한 단면도.
도 10 및 도 31은 본 발명의 기술에 따라 텅스텐 재성장을 통한 심(seam)를 제거하여 만든 PRAM 제조 방법 단면도.
도 32는 본 발명의 기술에 따라 텅스텐 플러그를 플라즈마 처리하여 재성장되는 성장률을 나타내는 그래프.
도 33은 본 발명의 기술에 따라 텅스텐 플러그를 RTA 열처리하여 재성장되는 성장률을 나타내는 그래프.
도 34은 본 발명의 기술에 따라 형성된 재성장 텅스텐층과 일반 텅스텐층의 저항을 비교한 그래프.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 110, 245: 제 1 층간 절연막
120, 270, 300, 335: 베리어 메탈 130, 275,340,: 텅스텐 플러그
140, 283: 재성장 텅스텐 250: 제 2 층간 절연막
240: 기저 배선 325: 제 3층간 절연막
360: 보호막
2150:소자 분리막 230, 290: 스페이서
345, 355: 상부 매탈 배선층

Claims (20)

  1. 반도체 기판상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하는 콘텍홀을 형성하는 단계;
    상기 콘텍홀을 완전히 채우며 내부에 심(seam)을 포함하는 텅스텐층을 형성하는 단계;
    상기 텅스텐층을 평탄화하는 단계; 및
    상기 텅스텐층을 재성장시켜 상기 심(seam)이 제거되며 상기 제1 층간 절연막으로부터 돌출된 재성장 텅스텐층을 형성하는 단계를 포함하는 반도체 제조 방법.
  2. 제1항에 있어서, 상기 텅스텐층을 재성장시키는 단계는 산소가 있는 플라즈마 산화 또는 RTA(rapid thermal annealing)공정을 포함하는 것이 특징인 반도체 제조 방법.
  3. 제1항에 있어서, 상기 텅스텐층을 형성하는 단계 이전에 상기 콘텍홀의 내벽 상에 베리어 메탈층을 형성하는 단계를 더 포함하는 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 재성장 텅스텐층을 형성하는 단계 이후에,
    상기 제1 층간 절연막 상에 상기 재성장 텅스텐층을 덮는 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막을 평탄화하는 단계를 더 포함하는 것이 특징인 반도체 제조방법.
  5. 반도체 기판상에 하부 도전 영역을 형성하는 단계;
    상기 반도체 기판 및 상기 하부 도전 영역 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 상기 하부 도전 영역을 노출시키는 제1 콘텍 홀을 형성하는 단계;
    상기 하부 도전 영역으로부터 상기 제1 콘텍 홀을 부분적으로 채우는 단결정 실리콘층을 성장시키는 단계;
    상기 단결정 실리콘층에 불순물을 주입하여 다이오드를 형성하는 단계;
    상기 다이오드 상에 내부에 심(seam)을 포함하며 상기 제1 콘텍 홀의 나머지 부분을 채우는 텅스텐층을 형성하는 단계;
    상기 텅스텐층을 재성장시켜 상기 심(seam)이 제거되며 상기 제1 층간 절연막으로부터 돌출된 재성장 텅스텐층을 형성하는 단계;
    상기 제 1 층간 절연막 및 상기 재성장 텅스텐층 상에 제 2 층간 절연막을 형성하는 단계;
    상기 재성장 텅스텐층이 노출될 때까지 상기 제2 층간 절연막을 평탄화하는 단계;
    상기 재성장 텅스텐층 상부를 제거하여 상기 제2 층간 절연막을 관통하는 제 2 콘텍 홀을 형성하는 단계;
    상기 제 2 콘텍 홀 측벽 상에 스페이서를 형성하는 단계;
    상기 스페이서 상에 상기 제2 콘텍 홀을 채우는 하부 전극을 형성하는 단계;
    상기 하부 전극상에 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층 상에 상부전극을 형성하는 단계를 포함하는 반도체 제조 방법.
  6. 제5항에 있어서, 상기 텅스텐층을 형성하는 단계 이전에, 상기 제1 콘텍 홀의 내벽 상에 베리어 메탈층을 형성하는 단계를 더 포함하는 것이 특징인 반도체 제조 방법.
  7. 제5항에 있어서, 상기 상부 전극을 형성하는 단계 이후에, 상기 상부전극과 전기적으로 연결되는 금속 배선층을 형성하는 단계를 더 포함하는 것이 특징인 반도체 제조방법.
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