KR101566925B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 하지 막을 형성하는 것을 구비한다. 상기 하지 막 상에 희생 막을 형성한다. 상기 희생 막을 패터닝하여 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성한다. 상기 개구부 내에 마스크 막을 형성한다. 상기 마스크 막의 일부 또는 전부를 산화시키어 산화물 마스크를 형성한다. 상기 희생 막을 제거한다. 상기 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각하여 하지막 패턴을 형성한다.

Description

반도체소자의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체소자에 관한 것으로, 특히 하지 막을 패터닝하기 위한 마스크 패턴의 형성 방법, 이를 이용한 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 발명이다.
반도체 소자의 집적도 및 성능을 향상시키기 위하여, 수준 높은 반도체 공정 기술이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 하지막을 패터닝하기 위한 산화물 마스크를 포함하는 마스크 패턴의 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 산화물 마스크를 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 실질적으로 수직한 측벽을 갖는 하지막 패턴을 형성하기 위한 마스크 패턴의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 실질적으로 수직한 측벽을 갖는 정보 저장 패턴을 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 산화물 마스크를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 하지 막을 형성하는 것을 포함한다. 상기 하지 막 상에 희생 막을 형성한다. 상기 희생 막을 패터닝하여 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성한다. 상기 개구부 내에 마스크 막을 형성한다. 상기 마스크 막의 일부 또는 전부를 산화시키어 산화물 마스크를 형성한다. 상기 희생 막을 제거한다. 상기 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각하여 하지막 패턴을 형성한다.
몇몇 실시예들에서, 상기 마스크 막은 금속 막으로 형성할 수 있다.
다른 실시예에서, 상기 산화물 마스크는 도전성의 금속 산화물로 형성할 수 있다.
또 다른 실시예에서, 상기 산화물 마스크의 두께를 감소시키는 공정을 진행하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 산화물 마스크의 두께를 감소시키기 위하여, 상기 산화물 마스크를 부분 평탄화하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 마스크 막을 형성하는 동안에, 상기 마스크 막의 상부 영역에 결함이 형성되고, 상기 산화물 마스크를 형성하는 동안에, 상기 마스크 막의 상부 영역에 위치하는 상기 결함이 제거될 수 있다.
또 다른 실시예에서, 상기 산화물 마스크는 상기 하지 막의 절반 이하의 저항 값을 가질 수 있다.
또 다른 실시예에서, 상기 희생 막은 제1 크기의 두께로 형성하고, 상기 개구부는 제2 크기의 폭을 갖도록 형성하되, 상기 제1 크기는 상기 제2 크기에 비하여 약 0.5배 이상 약 1.5 배 이하의 값을 가질 수 있다.
또 다른 실시예에서, 상기 마스크 막 및 상기 산화물 마스크를 포함하는 마스크 구조체의 높이는 상기 하지 막의 두께에 비하여 약 1배 이상 약 3배 이하의 값을 가질 수 있다.
또 다른 실시예에서, 상기 마스크 막 및 상기 산화물 마스크를 포함하는 마스크 구조체의 높이는 상기 하지 막의 두께에 비하여 약 1배 이상 약 1.5배 이하의 값을 가질 수 있다.
또 다른 실시예에서, 상기 마스크 막을 형성하는 것은 상기 개구부를 갖는 기판 상에 도전성 물질막을 형성하고, 상기 희생 막의 상부면이 노출될때까지 상기 도전성 물질막을 평탄화하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 산화물 마스크는 상기 희생 막으로부터 돌출된 부분을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 산화물 마스크는 실질적으로 수직한 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 산화물 마스크는 제1 폭을 갖는 제1 부분과 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함할 수 있다.
상기 산화물 마스크의 상기 제1 부분은 상기 개구부 내에 위치하고, 상기 산화물 마스크의 상기 제2 부분은 상기 제1 부분 상에 위치할 수 있다.
상기 산화물 마스크의 상기 제2 부분은 상기 제1 부분과의 경계면에서부터 상부로 갈수록 폭이 점점 넓어질 수 있다.
또 다른 실시예에서, 상기 마스크 막은 상기 개구부를 부분적으로 채우도록 형성될 수 있다.
또 다른 실시예에서, 상기 마스크 막을 형성하기 전에, 상기 개구부의 측벽 상에 스페이서를 형성하고, 상기 하지막 패턴을 형성하기 전에, 상기 스페이서를 제거하는 것을 더 포함하되, 상기 스페이서는 상기 희생 막과 같이 제거될 수 있다.
또 다른 실시예에서, 상기 하지 막은 정보 저장 물질막을 포함하고, 상기 정보 저장 물질막은 상기 하지 막 패턴 내에 잔존하여 정보 저장 패턴으로 형성되되, 상기 정보 저장 패턴은 비휘발성 램(RAM)의 정보 저장을 위한 요소(element)일 수 있다.
본 발명의 다른 양태에 따르면, 정보 저장 패턴을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 스위칭 소자를 갖는 기판을 포함한다. 상기 기판 상에 차례로 적층된 도전성의 하부 막, 정보 저장 막 및 도전성의상부 막을 포함하는 하지 막을 형성하되, 상기 하부 막은 상기 스위칭 소자와 전기적으로 연결된다. 상기 하지 막 상에 희생 막을 형성한다. 상기 희생 막을 패터닝하여 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성한다. 상기 개구부 내에 금속 막을 형성한다. 상기 금속 막의 일부 또는 전부를 산화시키어 도전성의 금속 산화물로 이루어진 산화물 마스크를 형성한다. 상기 희생 막을 제거한다. 상기 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각하여 하지막 패턴을 형성한다. 여기서, 상기 하지막 패턴은 차례로 적층된 하부 패턴, 정보 저장 패턴 및 상부 패턴을 포함한다. 상기 정보 저장 패턴은 비휘발성 메모리 소자의 정보 저장 요소이다. 상기 하지막 패턴을 갖는 기판 상에 금속간 절연막을 형성한다. 상기 금속간 절연막 상에 상기 산화물 마스크와 전기적으로 연결된 도전성 라인을 형성한다.
본 발명의 또 다른 양태에 따르면 정보 저장 패턴을 갖는 반도체소자를 제공한다. 이 반도체 소자는 기판 상에 차례로 적층된 제1 패턴, 정보 저장 패턴 및 제2 패턴을 포함한다. 상기 제2 패턴 상에 마스크 구조체가 제공된다. 상기 제1 패턴, 상기 정보 저장 패턴 및 상기 제2 패턴의 측벽들은 수직 정렬된다. 상기 마스크 구조체는 도전성의 금속 산화막을 포함한다.
몇몇 실시예들에서, 상기 마스크 구조체는 상기 금속 산화막 하부의 금속막을 더 포함할 수 있다. 여기서, 상기 금속 산화막은 상기 금속막을 산화시키어 형성된 막일 수 있다.
다른 실시예에서, 상기 마스크 구조체는 상기 제2 패턴의 측벽과 수직 정렬된 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 마스크 구조체는 제1 부분 및 상기 제1 부분 상에 위치하며 상기 제1 부분보다 큰 폭을 갖는 제2 부분을 포함할 수 있다.
상기 마스크 구조체의 상기 제1 부분의 적어도 일부 및 상기 마스크 구조체의 상기 제2 부분은 상기 금속 산화막으로 형성될 수 있다.
상기 마스크 구조체의 상기 제2 부분은 상기 제1 부분과의 경계면에서부터 상부로 갈수록 폭이 점점 넓어질 수 있다.
상기 마스크 구조체의 상기 제1 부분은 상기 제2 패턴의 측벽과 수직 정렬된 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 정보 저장 패턴은 비휘발성 램(RAM)의 정보 저장을 위한 요소일 수 있다.
또 다른 실시예에서, 상기 기판과 상기 제1 패턴 사이에 제공되며 상기 제1 패턴과 전기적으로 연결된 스위칭 소자를 더 포함할 수 있다.
또 다른 실시예에서, 상기 마스크 구조체 상에 제공되며 상기 마스크 구조체와 전기적으로 연결된 도전성 라인을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 산화물 마스크를 포함하는 마스크 패턴을 제공할 수 있다. 또한, 상기 산화물 마스크를 갖는 반도체소자의 제조방법을 제공할 수 있다. 상기 산화물 마스크는 하부의 금속막을 산화시키어 형성할 수 있다. 따라서, 상기 산화물 마스크 내부에는 심(seam) 등과 같은 결함이 형성될 수 없다. 그 결과, 심 등과 같은 결함 없는 산화물 마스크를 제공할 수 있다.
또한, 적어도 상기 산화물 마스크의 하부 영역은 실질적으로 수직한 측벽을 갖도록 제공할 수 있다. 따라서, 상기 산화물 마스크를 이용하여 실질적으로 수직한 측벽을 갖는 하지막 패턴을 형성할 수 있다. 따라서, 서로 인접하는 하지막 패턴들 사이의 이격 거리를 확보하고, 인접하는 하지막 패턴들 사이의 전기적 쇼트(short)를 방지할 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도들이다.
도 5a 내지 도 5g는 본 발명의 일 실시예들에 따른 반도체소자의 제조방법을설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체소자의 정보 저장 패턴을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체소자를 설명하기 위한 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도이다.
도 16 내지 도 23은 본 발명의 실시예들에 따른 반도체소자를 포함하는 장치 및 시스템을 나타낸 도면들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급 되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다. 우선, 도 1 내지 도 4를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 설명하기로 한다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1을 참조하면, 스위칭 소자를 갖는 기판을 준비할 수 있다. (S100) 상기 스위칭 소자는 트랜지스터 또는 다이오드일 수 있다. 상기 기판 상에 하지 막(underlying layer)을 형성할 수 있다. (S110) 상기 하지 막은 본 실시예들에서 패터닝하기 위한 대상일 수 있다. 상기 하지 막은 메모리 소자의 정보 저장 물질을 포함하는 막일 수 있다. 예를 들어, 상기 하지 막은 비휘발성 램(RAM)의 정보 저장을 위한 요소를 포함할 수 있다.
상기 하지 막 상에 희생 막을 형성할 수 있다. (S120) 상기 희생 막은 실리콘 산화막 또는 실리콘 질화막 등과 같은 물질로 형성할 수 있다.
상기 희생 막을 패터닝하여 상기 희생 막을 관통하며 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성할 수 있다. (S130) 평면도로 보았을 때, 상기 개구부는 원형, 타원형, 사각형 등 다양한 형상으로 형성될 수 있다.
상기 개구부 내에 마스크 막을 형성할 수 있다. (S140) 상기 마스크 막은 텅스텐 등과 같은 금속 물질을 포함하는 금속 막으로 형성할 수 있다.
상기 마스크 막의 일부 또는 전부를 산화시킬 수 있다. (S150) 상기 마스크 막을 텅스텐 막으로 형성하는 경우에, 상기 산화된 막은 텅스텐 산화막으로 형성될 수 있다. 상기 산화된 막은 산화물 마스크를 구성할 수 있다.
상기 희생 막을 식각 공정을 이용하여 제거할 수 있다. (S160) 이어서, 상기 산화된 막, 즉 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각 하여 하지막 패턴을 형성할 수 있다. (S170)
다음으로, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2를 참조하면, 도 1에서 설명한 것과 마찬가지로, 스위칭 소자를 갖는 기판을 준비하고, (S200), 상기 기판 상에 하지 막을 형성하고, (S210) 상기 하지 막 상에 희생 막을 형성하고, (S220) 상기 희생 막을 패터닝하여 개구부를 형성할 수 있다. (S230)
상기 개구부를 채우는 마스크 막을 형성할 수 있다. (S240) 상기 마스크 막은 텅스텐 등과 같은 금속 물질을 포함하는 금속 막으로 형성할 수 있다. 상기 마스크 막의 일부 또는 전부를 산화시킬 수 있다. (S250) 상기 마스크 막을 텅스텐 막으로 형성하는 경우에, 상기 산화된 막은 텅스텐 산화막으로 형성될 수 있다.
상기 산화된 막을 부분 평탄화할 수 있다. (S260) 즉, 상기 마스크 막의 산화된 부분의 일부가 잔존하도록 상기 산화된 마스크 막을 부분 평탄화할 수 있다.
상기 희생 막을 식각 공정을 이용하여 제거할 수 있다. (S270) 이어서, 상기 부분 평탄화 공정에 의해 잔존하는 상기 산화된 막을 식각 마스크로 이용하여 상기 하지 막을 식각 하여 하지막 패턴을 형성할 수 있다. (S280)
다음으로, 도 3을 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3을 참조하면, 도 1에서 설명한 것과 마찬가지로, 스위칭 소자를 갖는 기판을 준비하고, (300), 상기 기판 상에 하지 막을 형성하고, (S310) 상기 하지 막 상에 희생 막을 형성하고, (S320) 상기 희생 막을 패터닝하여 개구부를 형성할 수 있다. (S330)
상기 개구부를 부분적으로 채우는 마스크 막을 형성할 수 있다. (S340) 상기 마스크 막은 텅스텐 등과 같은 금속 물질을 포함하는 금속 막으로 형성할 수 있다. 예를들어, 상기 마스크 막을 형성하는 것은 상기 개구부를 갖는 기판 상에 텅스텐 막을 형성하고, 상기 텅스텐 막에 대하여 에치 백 기술 또는 화학 기계적 폴리싱 공정을 이용하여 상기 텅스텐 막을 평탄화하고, 상기 텅스텐 막이 상기 개구부를 부분적으로 채우도록 상기 텅스텐 막을 부분 식각하는 것을 포함할 수 있다.
상기 마스크 막의 일부 또는 전부를 산화시킬 수 있다. (S350) 상기 희생 막을 식각 공정을 이용하여 제거할 수 있다. (S360) 이어서, 상기 산화된 막, 즉 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각 하여 하지막 패턴을 형성할 수 있다. (S370)
다음으로, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 4를 참조하면, 도 1에서 설명한 것과 마찬가지로, 스위칭 소자를 갖는 기판을 준비하고, (400), 상기 기판 상에 하지 막을 형성하고, (S410) 상기 하지 막 상에 희생 막을 형성하고, (S420) 상기 희생 막을 패터닝하여 개구부를 형성할 수 있다. (S430)
상기 개구부 내에 금속 산화물을 포함하는 마스크 구조체를 형성할 수 있다. (S440) 상기 마스크 구조체를 부분 평탄화할 수 있다. (S450) 여기서, 부분 평탄화된 상기 마스크 구조체의 상부 영역은 금속 산화물로 이루어질 수 있다. 금속 산화물으로 이루어진 부분은 산화물 마스크로 정의할 수 있다. 상기 희생 막을 제거할 수 있다. (S450) 이어서, 상기 마스크 구조체를 식각 마스크로 이용하여 상기 하지 막을 식각 하여 하지막 패턴(main pattern)을 형성할 수 있다. (S460)
이하에서, 본 발명의 실시예들에 따른 반도체소자의 보다 구체적인 제조방법들에 대하여 설명하기로 한다.
우선, 도 5a 내지 도 5g를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.
도 5a를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 스위칭 소자를 포함하는 반도체기판일 수 있다. 상기 스위칭 소자는 트랜지스터 또는 다이오드 등과 같은 소자일 수 있다. 이러한 스위칭 소자 역할을 하는 트랜지스터 및 다이오드 등과 같은 소자들의 제조방법은 당업자에게 널리 알려져 있으므로 여기서 자세한 설명은 생략하기로 한다.
상기 스위칭 소자를 갖는 기판(1) 상에 층간 절연막(5)을 형성할 수 있다. 상기 층간 절연막(5)은 실리콘 산화물 등과 같은 절연성 물질로 형성할 수 있다.
상기 층간 절연막(5)을 관통하는 플러그들(7)을 형성할 수 있다. 상기 플러그들(7)은 도전성 물질로 형성할 수 있다. 예를 들어, 상기 플러그들(7)은 폴리 실리콘, 텅스텐, 타이타늄, 탄탈륨, 타이타늄 질화물 또는 탄탈륨 질화물 등과 같은 도전성 물질을 포함하도록 형성할 수 있다.
상기 플러그들(7)은 상기 기판(1)의 스위칭 소자와 전기적으로 연결될 수 있다. 예를 들어, 상기 스위칭 소자가 모스 트랜지스터인 경우에, 상기 플러그들(7)은 모스 트랜지스터의 소스/드레인 영역들 중 어느 하나의 영역과 전기적으로 연결될 수 있다.
상기 플러그들(7)을 갖는 기판 상에 제1 높이(t1)의 하지 막(25)을 형성할 수 있다. 상기 하지 막(25)은 최종적으로 패터닝하고자 하는 막일 수 있다. 상기 하지 막(25)은 정보 저장 물질을 포함하는 정보 저장 막(15)을 포함할 수 있다.
상기 정보 저장 막(15)은 비휘발성 메모리 소자의 정보 저장을 위한 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 막(15)은 MRAM의 자기 터널 접합 구조체(Magnetic Tunnel Junction(MTJ) structure)로 형성될 수 있다. 예를 들어, 상기 정보 저장 막(15)은 다수의 자성층들 및 자성층들 사이의 절연 비자성층으로 형성될 수 있다.
몇몇 실시예에서, 상기 하지 막(25)은 차례로 적층된 하부 막(10) 및 상기 정보 저장 막(15)을 포함할 수 있다.
다른 실시예에서, 상기 하지 막(25)은 차례로 적층된 상기 하부 막(10), 상기 정보 저장 막(15) 및 상부 막(20)을 포함할 수 있다.
상기 정보 저장 막(15)이 MRAM 등과 같은 비휘발성 램(RAM)의 정보 저장 물질로 형성되는 경우에, 상기 하부 막(10)은 하부 전극을 구성하기 위한 도전성 물질막을 포함하고, 상기 상부 막(20)은 상부 전극을 구성하기 위한 도전성 물질막을 포함할 수 있다. 또는 상기 상부 막(20)은 상기 정보 저장 막(15)을 보호하기 위한 도전성의 캐핑막으로 형성될 수도 있다. 상기 하부 및 상부 막들(10)의 각각은 이리듐 막(Ir), 백금 막(Pt), 이리듐 산화막(IrO), 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 루테늄 막(Ru) 또는 탄타륨 질화막(TaN) 등과 같은 도전성 물질막을 이용하여 단일막 또는 적층막으로 형성할 수 있다.
상기 하지 막(25) 상에 제2 높이(t2)를 갖는 희생 막(30)을 형성할 수 있다. 상기 희생 막(30)은 실리콘 산화막 또는 실리콘 질화막 등과 같은 물질막으로 형성할 수 있다.
상기 희생 막(30)의 상기 제2 높이(t2)는 상기 하지 막(25)의 상기 제1 높이(t1)에 비하여 약 1배 이상 약 3배 이하의 크기일 수 있다. 예를 들어, 상기 제2 높이(t2)는 상기 제1 높이(t1)와 같거나 클 수 있고, 상기 제1 높이(t1)의 약 3배와 같거나 작을 수 있다.
한편, 상기 희생 막(30)의 상기 제2 높이(t2)는 상기 하지 막(25)의 상기 제1 높이(t1)에 비하여 약 1배 이상 약 1.5배 이하의 크기일 수 있다. 예를 들어, 상기 제2 높이(t2)는 상기 제1 높이(t1)와 같거나 클 수 있고, 상기 제1 높이(t1)의 약 2배와 같거나 작을 수 있다.
도 5b를 참조하면, 상기 희생 막(30)을 패터닝하여 개구부(30a)를 형성할 수 있다. 상기 개구부(30a)는 상기 하지 막(25)의 소정 영역을 노출시킬 수 있다. 상기 개구부(30a)는 홀 형태일 수 있다. 그렇지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 상기 개구부(30a)는 바 형태 또는 라인 형태로 형성될 수도 있다.
몇몇 실시예들에서, 상기 개구부(30a)는 실질적으로 수직한 측벽을 갖도록 형성할 수 있다.
상기 개구부(30a)는 제1 폭(D1)을 갖도록 형성될 수 있다. 상기 개구부(30a)의 상기 제1 폭(D1)은 상기 희생 막(30)의 상기 제2 높이(t1)의 크기에 비하여 0.5배 이상 약 1.5배 이하의 크기일 수 있다.
도 5c를 참조하면, 상기 개구부(30a) 내에 마스크 막(35)을 형성할 수 있다. 상기 마스크 막(35)은 도전성 물질막으로 형성할 수 있다. 예를 들어, 상기 마스크 막(35)은 텅스텐 막 등과 같은 금속막으로 형성할 수 있다. 상기 마스크 막(35)은 상기 하지 막(25)과 다른 물질로 형성할 수 있다.
상기 마스크 막(35)을 형성하는 것은 상기 개구부(30a)를 갖는 기판 상에 도전성 물질막을 형성하고, 상기 희생 막(30)의 상부면이 노출될 때까지 상기 도전성 물질막을 평탄화하는 것을 포함할 수 있다. 상기 도전성 물질막은 물리적 기상 증착(PVD) 또는 화학기상 증착(CVD) 등과 같은 방법을 이용하여 형성할 수 있다. 상기 평탄화는 화학기계적 연마 공정(CMP)을 이용할 수 있다. 상기 마스크 막(35)을 형성하는 동안에, 상기 마스크 막(35)의 상부 영역에 심(seam) 등과 같은 결함(defect, 37)이 형성될 수 있다.
도 5d를 참조하면, 상기 마스크 막(35)의 일부 또는 전부를 산화시킬 수 있다. 따라서, 상기 마스크 막(35)의 상부에 산화물 마스크(40)를 형성할 수 있다. 상기 산화물 마스크(40)는 상기 하지 막(25)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 막(35)에 대하여 열처리를 진행하여, 상기 산화물 마스크(40)를 형성할 수 있다. 상기 산화물 마스크(40)는 산화 가스를 포함하는 분위기에서 진행하는 급속 열처리(rapid thermal annealing)을 이용하여 형성할 수 있다. 이와는 달리, 상기 산화물 마스크(40)는 산소 라디칼(radical)을 이용하는 산화 공정으로 형성하거나, 플라즈마를 이용하는 플라즈마 산화 공정으로 형성하거나, 또는 산화 가스 분위기의 로(furnace)에서 열처리를 진행하는 산화 공정으로 형성할 수 있다.
상기 마스크 막(35)에 대하여 열처리 공정은 상기 하지 막(25)의 특성 열화를 발생시키지 않는 온도에서 진행할 수 있다. 예를 들어, 상기 하지 막(25)이 MRAM의 정보 저장 물질을 포함하는 경우에, 상기 열처리 공정은 약 400℃ 내지 약 700℃의 온도에서 진행할 수 있다. 상기 열처리 공정은 약 500sccm 내지 약 2000sccm의 산화 가스 유량(flow rate), 약 60초 내지 약 30분의 시간 동안 진행할 수 있다.
상기 마스크 막(30)이 텅스텐막 등과 같은 금속막으로 형성되는 경우에, 상기 산화물 마스크(40)는 텅스텐 산화막 등과 같은 금속 산화막으로 형성될 수 있다. 상기 산화물 마스크(40)는 상기 마스크 막(30)으로부터 성장하여 형성될 수 있다.
몇몇 실시예들에서, 상기 마스크 막(35)의 일부가 잔존하는 경우에, 차례로 적층된 상기 마스크 막(35) 및 상기 산화물 마스크(40)는 마스크 구조체 또는 마스크 패턴(45)으로 정의할 수 있다. 상기 마스크 막(35)의 일부가 잔존하는 경우에, 상기 마스크 막(35) 내에 상기 결함(37ㅄ)의 일부가 잔존할 수 있지만, 상기 산화물 마스크(40) 내에는 상기 결함(37)이 모두 치유되어 제거될 수 있다. 다시 말하면, 상기 마스크 패턴(40) 내에서, 상기 산화물 마스크(40)가 위치하는 부분에는 심(seam) 등과 같은 결함이 없다.
다른 실시예에서, 상기 마스크 막(35) 전체가 산화되어 상기 산화물 마스크(40)로 형성되는 경우에, 상기 산화물 마스크(40)는 마스크 구조체 또는 마스크 패턴(45)으로 정의할 수 있다.
상기 마스크 패턴(45)의 일부는 상기 희생 막(30)으로부터 돌출된 부분을 가질 수 있다. 즉, 상기 마스크 패턴(45)의 상기 산화물 마스크(40)의 일부는 상기 개구부(30a) 내에 위치하며 나머지 부분은 상기 희생 막(30)으로부터 돌출될 수 있다.
도 5e를 참조하면, 상기 마스크 패턴(45)을 식각마스크로 이용하여 상기 희생막(30)을 식각하여 제거할 수 있다.
도 5f를 참조하면, 상기 마스크 패턴(45)을 식각마스크로 이용하여 상기 하지막(25)을 식각하여 하지막 패턴(25a)을 형성할 수 있다. 상기 하지 막(25)이 차례로 적층된 상기 하부 막(10), 상기 정보 저장 막(15) 및 상부 막(20)을 포함하는 경우에, 상기 하지막 패턴(25a)은 차례로 적층된 하부 패턴(10a), 정보 저장 패턴(15a) 및 상부 패턴(20a)을 포함하도록 형성할 수 있다.
상기 마스크 패턴(45)은 실질적으로 수직한 측벽을 갖도록 형성될 수 있다. 그리고, 상기 마스크 패턴(45) 하부의 상기 하지막 패턴(25a) 역시 실질적으로 수직한 측벽을 갖도록 형성될 수 있다. 따라서, 서로 인접하는 하지막 패턴들(25a) 사이의 이격 거리를 확보할 수 있다. 또한, 서로 인접하는 하지막 패턴들(25a) 사이에 전기적 쇼트(short)가 발생하는 것을 방지할 수 있다.
상기 정보 저장 패턴(15a)은 비휘발성 메모리 소자의 정보 저장 요소(element)일 수 있다. 예를 들어, 상기 정보 저장 패턴(15a)은 자기저항 램(MRAM)의 자기 터널 접합 구조체(Magnetic Tunnel Junction(MTJ) structure)로 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴(715a)은 다수의 자성층들 및 자성층들 사이의 절연 비자성층으로 형성될 수 있다. 상기 정보 저장 패턴(15a)은 스핀 전달 토크 자기저항 램(STT-MRAM; Spin Transfer Torque MRAM)의 정보 저장 요소(element)일 수 있다. 이러한 MRAM에 대하여 널리 알려져 있기 때문에, 상기 정보 저장 패턴(15a)의 자세한 구조에 대하여 생략하기로 한다. 한편, 상기 정보 저장 패턴(15a)은 MRAM에 한정되지 않고, 다양한 저항램(Resistance RAM; RRAM)의 정보 저장 요소로써 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴(15a)은 전이 금속 산화막 등과 같이 전기적 펄스에 의해 가역적으로 저항이 변화하는 정보 저장 물질(data storage material layer)을 포함할 수 있다.
상기 산화물 마스크(40)는 상기 하지막 패턴(25a)의 상기 정보 저장 패턴(15a)의 저항보다 절반 이하의 저항을 갖도록 형성될 수 있다. 여기서, 비휘발성 메모리 소자에 이용되믄 상기 정보 저장 패턴(15a)은 저항이 낮은 상태 "0"과 저항이 높은 "1" 상태로 프로그램 될 수 있다. 비휘발성 메모리 소자에서, 기록 및 판독 동작의 신뢰성 있는 수행을 위하여, 상기 산화물 마스크(40)는 "0" 상태로 프로그램된 상기 정보 저장 패턴(15a) 저항값의 절반 이하의 저항값을 갖도록 형성될 수 있다.
도 5g를 참조하면, 상기 하지막 패턴(25a)을 갖는 기판 상에 금속간 절연막(50)을 형성할 수 있다. 상기 금속간 절연막(50)은 실리콘 산화막으로 형성할 수 있다. 상기 금속간 절연막(50)은 상기 마스크 패턴(45)의 상부면을 노출시키도록 평탄한 상부면을 갖도록 형성될 수 있다. 예를 들어, 상기 금속간 절연막(50)을 형성하는 것은 상기 하지막 패턴(25a)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 마스크 패턴(45)이 노출될때까지 상기 절연성 물질막을 평탄화하는 것을 포함할 수 있다.
상기 금속간 절연막(50) 상에 도전성 라인(55)을 형성할 수 있다. 상기 도전성 라인(55)은 상기 마스크 패턴(45)과 전기적으로 접속할 수 있다. 상기 도전성 라인(55)은 텅스텐, 알루미늄 또는 구리 등과 같은 금속 물질로 형성할 수 있다.
몇몇 실시예들에서, 도 5g에서의 상기 도전성 라인(55)을 형성하는 공정은 도 6에서와 같이 변형될 수 있다. 도 6을 참조하면, 상기 하지막 패턴(25a)을 갖는 기판 상에 상기 하지막 패턴(25a)을 덮는 금속간 절연막(150)을 형성할 수 있다. 상기 금속간 절연막(150)은 실리콘 산화막으로 형성할 수 있다. 상기 금속간 절연막(150)을 관통하며 상기 마스크 패턴(45)을 노출시키는 홀(151)을 형성할 수 있다. 이어서, 상기 홀(151)을 채우며 상기 마스크 패턴(45)과 전기적으로 접속하는 상부 플러그(153)를 형성할 수 있다. 상기 금속간 절연막(150) 상에 상기 상부 플러그(153)와 전기적으로 접속하는 도전성 라인(155)을 형성할 수 있다.
상기 상부 플러그(153) 및 상기 도전성 라인(155)을 형성하는 것은 상기 홀(151)을 갖는 기판 상에 상기 홀(151)을 채우는 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝하는 것을 포함할 수 있다. 이와는 달리, 상기 상부 플러그(153) 및 상기 도전성 라인(155)을 형성하는 것은 듀얼 다마신 공정을 이용하여 상기 금속간 절연막(150)을 관통하며 상기 마스크 패턴(45)을 노출시키는 홀(151) 및 상기 홀(151)을 가로지르는 트렌치를 형성하고, 상기 홀(151) 및 트렌치를 채우는 도전성 물질막을 형성하는 것을 포함할 수 있다. 이와는 달리, 상기 상부 플러그(153) 및 상기 도전성 라인(155)을 형성하는 것은 상기 홀(151)을 채우는 상기 상부 플러그(153)를 형성한 후에, 상기 상부 플러그(153)를 덮는 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝하는 것을 포함할 수 있다.
본 발명은 앞에서 설명한 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 이하에서, 상술한 실시예에서 다른 형태로 구체화된 예시적인 실시예들을 설명하기로 한다.
우선, 도 7a 및 도 7b를 참조하여 다른 형태로 구체화된 실시예를 설명하기로 한다.
도 7a를 참조하면, 도 5a 내지 도 5d에서 설명한 것과 같은 기판을 준비할 수 있다. 예를 들어, 도 5d에서 설명한 상기 산화물 마스크(40)가 형성된 기판을 준비할 수 있다. 도 5d에서 설명한 상기 산화물 마스크(40)의 두께를 감소시키는 공정을 진행하여 두께가 감소된 산화물 마스크(240)를 형성할 수 있다. 예를 들어, 도 5d의 상기 산화물 마스크(40)를 부분 평탄화하여 두께가 감소된 산화물 마스크(240)를 형성할 수 있다. 상기 부분 평탄화는 화학기계적 평탄화 공정(CMP) 또는 에치백 기술을 이용하여 진행할 수 있다. 이와 같이, 상기 산화물 마스크(40)의 두께를 감소시키는 정도는 상기 산화물 마스크(40)의 전체적인 저항 특성 및 두께를 고려하여 결정할 수 있다. 예를 들어, 상기 산화물 마스크(40)를 포함하는 상기 마스크 패턴(45)의 두께가 상기 하지 막(25)의 두께에 비하여 약 3배 이상의 크기인 경우에, 상기 마스크 패턴(45)을 상기 하지 막(25)의 두께에 비하여 약 3배 이하의 두께로 형성하기 위하여, 상기 산화물 마스크(40)의 두께를 감소시키는 공정을 진행할 수 있다. 그 결과, 상기 마스크 패턴(45)의 두께는 상기 하지 막(25)의 두께에 비하여 약 1배 이상 약 3배 이하의 크기를 가질 수 있다.
차례로 적층된 상기 마스크 막(35) 및 상기 산화물 마스크(240)는 마스크 구조체 또는 마스크 패턴(245)으로 정의할 수 있다.
몇몇 실시예들에서, 상기 부분 평탄화 공정 동안에, 상기 희생 막(30)의 두께가 상기 제2 두께(t2)보다 작은 제3 두께(t3)로 감소할 수 있다.
도 7b를 참조하면, 도 5e 및 도 5f에서 설명한 것과 마찬가지로, 상기 마스크 패턴(245)을 식각 마스크로 이용하여 상기 희생 막(30)을 제거한 후에, 상기 하지막(25)을 식각할 수 있다. 그 결과, 상기 마스크 패턴(245) 하부에 하지막 패턴(225a)이 형성될 수 있다. 상기 하지막 패턴(225a)은 도 5f에서 설명한 것과 같이 차례로 적층된 하부 패턴(210a), 정보 저장 패턴(215a) 및 상부 패턴(220a)을 포함하도록 형성될 수 있다.
다음으로, 도 8a 내지 도 8c를 참조하여 또 다른 형태로 구체화된 실시예를 설명하기로 한다.
도 8a를 참조하면, 도 5a 및 도 5b에서 설명한 것과 같은 기판을 준비할 수 있다. 예를 들어, 도 5b에서 설명한 상기 개구부(30a)를 갖는 기판을 준비할 수 있다. 이어서, 상기 개구부(30a)의 측벽 상에 스페이서(333)를 형성할 수 있다. 상기 스페이서(333)를 형성하는 것은 상기 개구부(30a)를 갖는 기판 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서(333)를 형성함으로 인하여 도 5b의 상기 개구부(30a)에 비하여 폭이 좁아진 개구부(330a)를 형성할 수 있다.
상기 스페이서(333)는 상기 희생 막(30)과 동일한 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 스페이서(333)는 상기 희생 막(30)과 동일한 물질로 형성할 수 있다.
도 8b를 참조하면, 상기 개구부(330a) 내에 마스크 막(335)을 형성하고, 상기 마스크 막(335)의 일부 또는 전부를 산화시키어 산화물 마스크(340)를 형성할 수 있다. 상기 마스크 막(335) 및 상기 산화물 마스크(340)는 마스크 패턴(345)을 구성할 수 있다. 상기 산화물 마스크(340)는 텅스텐 산화물 등과 같은 금속 산화물로 형성될 수 있다.
몇몇 실시예들에서, 도 7a에서 설명한 것과 마찬가지로 상기 산화물 마스크(340)의 두께를 감소시킬 수 있다. 예를 들어, 상기 산화물 마스크(340)를 부분 평탄화할 수 있다. 이와는 달리, 상기 산화물 마스크(340)의 두께를 감소시키기 위한 부분 평탄화 공정은 생략할 수 있다.
도 8c를 참조하면, 상기 마스크 패턴(345)을 식각 마스크로 이용하여 상기 희생 막(30) 및 상기 스페이서(333)를 식각하여 제거할 수 있다. 이어서, 상기 마스크 패턴(345)을 식각 마스크로 이용하여 상기 하지막(25)을 식각하여 하지막 패턴(325a)을 형성할 수 있다. 상기 하지막 패턴(325a)은 차례로 적층된 하부 패턴(310a), 정보 저장 패턴(315a) 및 상부 패턴(320a)을 포함하도록 형성할 수 있다. 상기 하지막 패턴(325a)은 상기 플러그(7)와 전기적으로 접속할 수 있다.
상기 스페이서(333)를 이용하여 형성된 상기 정보 저장 패턴(315a)은 도 5f에서의 상기 정보 저장 패턴(15a) 보다 좁은 폭을 갖도록 형성될 수 있다. 따라서, 정보 저장 패턴(15a)과 접촉하는 물질막과의 계면 면적을 최소화할 수 있기 때문에, 보다 저 전력으로 메모리 소자를 구현할 수 있다.
다음으로, 도 9a 내지 도 9c를 참조하여 또 다른 형태로 구체화된 실시예를 설명하기로 한다.
도 9a를 참조하면, 도 5a에서 설명한 것과 같은 하지막(25)을 갖는 기판을 준비할 수 있다. 상기 하지막(25) 상에 희생 막(430)을 형성할 수 있다. 상기 희생 막(430)을 패터닝하여 상기 하지막(25)의 소정 영역을 노출시키며 제1 폭(D1ㅄ)을 갖는 개구부(430a)를 형성할 수 있다.
이어서, 상기 개구부(430a)를 갖는 기판 상에 마스크 물질막을 형성하고, 상기 마스크 물질막을 평탄화할 수 있다. 그 결과, 상기 개구부(430a) 내에 마스크 막(430)이 형성될 수 있다. 상기 마스크 막(430)은 텅스텐 등과 같은 금속막으로 형성할 수 있다.
도 9b를 참조하면, 상기 마스크 막(430)의 일부 또는 전부를 산화시키기 위한 공정을 진행하여 산화물 마스크(440)를 형성할 수 있다. 상기 개구부(430a) 내에 위치하는 상기 산화물 마스크(440)의 부분은 상기 개구부(430a)와 동일한 제1 폭(D1ㅄ)을 갖도록 형성되고, 상기 희생 막(430)으로부터 돌출된 상기 산화물 마스크(440)의 부분은 상기 개구부(430a)의 제1 폭(D1ㅄ) 보다 큰 제2 폭(D2)으로 형성될 수 있다.
한편, 상기 희생 막(430)으로부터 돌출된 상기 산화물 마스크(440)의 부분은 하부에서 상부로 갈수록 폭이 점점 넓어지는 부분을 포함하도록 형성될 수 있다.
차례로 적층된 상기 마스크 막(435) 및 상기 산화물 마스크(440)는 마스크 구조체 또는 마스크 패턴(445)으로 정의할 수 있다. 여기서, 상기 마스크 막(430)이 전부 산화되어 상기 산화물 마스크(440)가 형성되는 경우에, 상기 마스크 패턴(445)은 상기 산화물 마스크(440)로 이루어질 수도 있다.
상기 산화물 마스크(440)를 형성하기 위한 산화 공정은 약 400℃ 내지 약 700℃의 온도, 약 1000sccm 내지 약 2000sccm의 산화 가스 유량(flow rate), 약60초 내지 약 30분의 시간 동안 진행할 수 있다. 여기서, 상기 산화물 마스크(440)는 상기 제1 폭(D1ㅄ)을 갖는 부분과, 상기 제2 폭(D2)을 갖는 부분으로 형성될 수 있다. 상기 제2 폭(D2)의 크기는 상기 산화 공정의 온도가 높을수록 그리고 상기 산화 가스의 공급량이 증가할수록 커질 수 있다. 상기 산화물 마스크(440)의 두께는 상기 공정 시간이 길어질수록 커질 수 있다.
도 9c를 참조하면, 상기 마스크 패턴(445)를 식각 마스크로 이용하여 상기 희생 막(430)을 식각하여 제거할 수 있다. 이어서, 상기 마스크 패턴(445)을 식각 마스크로 이용하여 상기 하지막(25)을 식각하여 하지막 패턴(425a)을 형성할 수 있다. 상기 하지막 패턴(425a)은 실질적으로 수직인 측벽을 갖도록 형성될 수 있다. 상기 마스크 패턴(445)은 상부 영역 보다 상대적으로 작은 제1 폭(D1ㅄ)의 하부 영역을 갖도록 형성될 수 있다. 그리고, 상기 하지막 패턴(425a)은 상기 마스크 패턴(445)의 상기 하부 영역의 측벽을 따라 상기 하지막(25)이 식각되어 형성될 수 있다. 따라서, 상기 하지막 패턴(425a)의 폭은 상기 마스크 패턴(445)의 하부 영역의 상기 제1 폭(D1ㅄ)과 실질적으로 동일할 수 있다. 상기 마스크 패턴(445)의 하부 영역의 측벽과 상기 하지막 패턴(425a)의 측벽은 수직 정렬될 수 있다.
상기 하지막 패턴(425a)은 차례로 적층된 하부 패턴(410a), 정보 저장 패턴(415a) 및 상부 패턴(420a)을 포함하도록 형성할 수 있다. 상기 하지막 패턴(425a)은 상기 플러그(7)와 전기적으로 접속할 수 있다.
이어서, 상기 하지막 패턴(425a)를 갖는 기판 상에 도 5g 또는 도 6에서 설명한 것과 같은 도전성 라인(55, 155)을 형성하기 위한 공정을 진행할 수 있다.
도 10a 내지 도 10c를 참조하여 또 다른 형태로 구체화된 실시예를 설명하기로 한다.
도 10a를 참조하면, 도 5a 및 도 5b에서 설명한 상기 희생 막(30) 및 상기 개구부(30a)를 갖는 기판을 준비할 수 있다. 이어서, 상기 개구부(30a)를 부분적으로 채우는 마스크 막(535)을 형성할 수 있다. 상기 마스크 막(535)은 텅스텐 등과 같은 금속 막으로 형성할 수 있다. 상기 마스크 막(535)을 형성하는 것은 상기 개구부(30a)를 갖는 기판 상에 마스크 물질막을 형성하고, 상기 마스크 물질막을 식각하는 것을 포함할 수 있다. 이와는 달리, 상기 마스크 막(535)을 형성하는 것은 상기 개구부(30a)를 갖는 기판 상에 마스크 물질막을 형성하고, 상기 마스크 물질막을 평탄화하고, 상기 마스크 물질막을 식각하는 것을 포함할 수 있다.
도 10b를 참조하면, 상기 마스크 막(535)을 산화시키어 산화물 마스크(540)를 형성할 수 있다. 상기 산화물 마스크(540)는 상기 개구부(30a) 내에 형성될 수 있다. 상기 산화물 마스크(540)는 마스크 구조체 또는 마스크 패턴으로 정의될 수 있다.
몇몇 실시예들에서, 상기 마스크 막(535)은 전체가 산화되어 상기 산화물 마스크(440)로 형성될 수 있다. 이와는 달리, 상기 마스크 막(535)은 일부가 산화될 수 있다. 즉, 도 10b에 도시하지 않았지만, 상기 마스크 막(535)의 일부가 상기 산화물 마스크(540) 하부에 잔존할 수도 있다.
몇몇 실시예들에서, 도 7a에서 설명한 것과 마찬가지로, 상기 산화물 마스크(540)를 부분 평탄화시킬 수 있다.
몇몇 실시예들에서, 도 8a에서 설명한 것과 마찬가지로, 상기 개구부(30a)의 측벽 상에 스페이서를 형성한 후에, 상기 개구부(30a) 내에 상기 마스크 막(535)을 형성할 수 있다.
도 10c를 참조하면, 상기 산화물 마스크(540)를 식각 마스크로 이용하여 상기 희생 막(30)을 식각하여 제거할 수 있다. 이어서, 상기 산화물 마스크(540)를 식각 마스크로 이용하여 상기 하지막(25)을 식각하여 하지막 패턴(525a)을 형성할 수 있다.
상기 하지막 패턴(525a)은 차례로 적층된 하부 패턴(510a), 정보 저장 패턴(515a) 및 상부 패턴(520a)을 포함하도록 형성할 수 있다. 상기 하지막 패턴(525a)은 상기 플러그(7)와 전기적으로 접속할 수 있다.
이어서, 상기 하지막 패턴(525a)를 갖는 기판 상에 도 5g 또는 도 6에서 설명한 것과 같은 도전성 라인(55, 155)을 형성하기 위한 공정을 진행할 수 있다.
앞에서 설명한 상기 정보 저장 패턴들(15a, 215a, 315a, 415a, 515a)은 MRAM의 자기 터널 접합 구조체(Magnetic Tunnel Junction(MTJ) structure)를 가질 수 있다. 예를 들어, 앞에서 설명한 상기 정보 저장 패턴들(15a, 215a, 315a, 415a, 515a)은 도 11에 도시된 바와 같이 제1 막(11), 터널 절연막(12) 및 제2 막(13)을 포함할 수 있다. 상기 터널 절연막(12)은 상기 제1 막(11) 및 상기 제2 막(13) 사이에 위치할 수 있다. 상기 제1 및 제2 막들(11, 13)의 각각은 단일층 또는 복합층으로 형성될 수 있다. 상기 제1 막(11) 및 상기 제2 막(13) 중 어느 하나(11)는 특정 극성(polarity)의 고정층으로 제공되고, 나머지 하나(13)는 외부로부터의 전류 또는 자기장(field)에 의해 극성이 변화될 수 있는 자유층으로 제공될 수 있다. 상기 자유층(13)의 극성 변화에 따라 상기 정보 저장 패턴들(15a, 215a, 315a, 415a, 515a)의 저항값을 변화시킬 수 있다.
다음으로, 상기 마스크 패턴들을 이용하여 패터닝된 상기 하지막 패턴들을 갖는 반도체소자들에 대하여 설명하기로 한다.
우선, 도 12를 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다.
도 12를 참조하면, 기판(600)이 제공될 수 있다. 상기 기판(600)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 상기 기판(600)에 스위칭 소자(SW)가 제공될 수 있다. 상기 스위칭 소자(SW)는 모스 트랜지스터일 수 있다. 예를 들어, 상기 스위칭 소자(SW)는 상기 기판(600) 상에 형성된 게이트 패턴(613) 및 상기 게이트 패턴(613) 양 옆의 상기 기판(600) 내에 형성된 소스/드레인 영역들(615a, 615b)을 포함하는 모스 트랜지스터일 수 있다. 상기 게이트 패턴(613)은 상기 기판(600)의 활성영역 상에 차례로 적층된 게이트 유전막(605) 및 게이트 전극(610)을 포함할 수 있다. 상기 게이트 전극(610)은 상기 기판(600)의 활성영역 상에 형성되며 필드 영역 상으로 연장되어 워드라인 역할을 할 수 있다. 상기 게이트 유전막(605)은 실리콘 산화막 및/또는 고유전막(high-k dielectric layer)으로 형성될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전상수가 큰 유전체로 정의할 수 있다.
상기 스위칭 소자(SW)를 갖는 기판(600) 상에 제1 층간절연막(620)이 제공될 수 있다. 상기 제1 층간절연막(620) 상에 제1 도전성 라인(630)이 제공될 수 있다. 상기 소스/드레인 영역들(615a, 615b) 중 어느 하나의 영역(615b)과 상기 제1 도전성 라인(630) 사이에 도전성 플러그(625)가 제공될 수 있다. 따라서, 상기 도전성 라인(630)과 상기 소스/드레인 영역들(615a, 615b) 중 어느 하나의 영역(615b)은 상기 도전성 플러그(625)에 의해 전기적으로 접속할 수 있다.
본 실시예들에 따른 반도체소자가 MRAM인 경우에, 상기 제1 도전성 라인(630)은 소스 라인으로 정의할 수 있다.
상기 제1 도전성 라인(630)을 갖는 기판(600) 상에 제2 층간절연막(635)이 제공될 수 있다. 상기 제1 및 제2 층간절연막들(620, 635)을 관통하며 상기 소스/드레인 영역들(615a, 615b) 중 어느 하나의 영역(615a)과 전기적으로 연결된 플러그 구조체(640)가 제공될 수 있다. 상기 플러그 구조체(640)는 폴리 실리콘막, 텅스텐 막, 타이타늄 막, 탄탈륨 막, 타이타늄 질화막, 탄탈륨 질화막 또는 텅스텐 산화막 등과 같은 도전성 물질막으로 형성할 수 있다.
상기 제2 층간 절연막(635) 상에 앞에서 설명한 상기 하지막 패턴들(25a, 225a, 325a, 425a, 525a)에 대응하는 하지막 패턴(725a)이 제공될 수 있다. 상기 하지막 패턴(725a)은 차례로 적층된 하부 패턴(710a), 정보 저장 패턴(715a) 및 상부 패턴(720a)을 포함하도록 형성할 수 있다. 상기 하지막 패턴(725a)은 상기 플러그 구조체(640)와 전기적으로 접속할 수 있다.
상기 정보 저장 패턴(715a)은 비휘발성 메모리 소자의 정보 저장 요소일 수 있다. 예를 들어, 상기 정보 저장 패턴(715a)은 자기저항 램(MRAM)의 자기 터널 접합 구조체(Magnetic Tunnel Junction(MTJ) structure)로 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴(715a)은 다수의 자성층들 및 자성층들 사이의 절연 비자성층으로 형성될 수 있다. 상기 정보 저장 패턴(715a)은 스핀 전달 토크 자기저항 램(STT-MRAM; Spin Transfer Torque MRAM)의 정보 저장 요소(element)일 수 있다. 이러한 MRAM에 대하여 널리 알려져 있기 때문에, 상기 정보 저장 패턴(715a)의 자세한 구조에 대하여 생략하기로 한다.
한편, 상기 정보 저장 패턴(715a)은 MRAM에 한정되지 않고, 다양한 저항램(Resistance RAM; RRAM)의 정보 저장 요소로써 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴(715a)은 전이 금속 산화막 등과 같이 전기적 펄스에 의해 가역적으로 저항이 변화하는 정보 저장 물질(data storage material layer)을 포함할 수 있다.
상기 하지막 패턴(725a) 상에 도전성의 마스크 패턴(745)이 제공될 수 있다. 상기 마스크 패턴(745)은 도 5f의 상기 마스크 패턴(45), 도 7b의 상기 마스크 패턴(245), 도 8c의 상기 마스크 패턴(345), 도 10c의 상기 마스크 패턴(540) 중 어느 하나에 해당할 수 있다. 상기 마스크 패턴(745)은 차례로 적층된 마스크 막(735) 및 산화물 마스크(740)을 포함할 수 있다. 상기 마스크 막(735)은 텅스텐 등과 같은 금속 물질로 형성되고, 상기 산화물 마스크(740)는 텅스텐 산화물 등과 같은 금속 산화물로 형성될 수 있다.
몇몇 실시예들에서, 상기 마스크 막(735)은 생략되어 상기 마스크 패턴(745)은 산화물 마스크(740)로 이루어질 수 있다. 이와는 달리, 상기 마스크 패턴(745)은 차례로 적층된 마스크 막(735) 및 산화물 마스크(740)로 형성될 수 있다.
상기 하지막 패턴(725a) 및 상기 마스크 패턴(745)의 측벽들을 둘러싸는 금속간 절연막(765)이 제공될 수 있다. 상기 금속간 절연막(765) 상에 제2 도전성 라인(775)이 제공될 수 있다.
몇몇 실시예들에서, 상기 제2 도전성 라인(775)과 상기 마스크 패턴(745) 사이에 개재된 상부 플러그(770)가 제공될 수 있다. 이와는 달리, 상기 상부 플러그(770)가 생략되고 상기 제2 도전성 라인(775)과 상기 마스크 패턴(745)이 직접 전기적으로 접속할 수 있다.
다음으로, 도 13을 참조하여 본 발명의 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 13을 참조하면, 도 12에서 설명한 것과 같은 스위칭 소자(SW), 상기 층간 절연막(620, 635) 및 상기 플러그 구조체(640)를 갖는 기판을 준비할 수 있다. 상기 제2 층간 절연막(635) 상에 앞에서 설명한 상기 하지막 패턴들(25a, 225a, 325a, 425a, 525a)에 대응하는 하지막 패턴(825a)이 제공될 수 있다. 상기 하지막 패턴(825a)은 차례로 적층된 하부 패턴(810a), 정보 저장 패턴(815a) 및 상부 패턴(820a)을 포함하도록 형성할 수 있다. 상기 하지막 패턴(825a)은 상기 플러그 구조체(640)와 전기적으로 접속할 수 있다.
상기 하지막 패턴(825a) 상에 도전성의 마스크 패턴(845)이 제공될 수 있다. 상기 마스크 패턴(845)은 도 9c의 상기 마스크 패턴(445)에 대응할 수 있다.
몇몇 실시예들에서, 상기 마스크 패턴(445)은 산화물 마스크(840)로 형성될 수 있다. 이와는 달리, 상기 마스크 패턴(445)은 차례로 적층된 마스크 막(835) 및 산화물 마스크(840)로 형성될 수 있다.
상기 마스크 패턴(845)의 상기 산화물 마스크(840)는 제1 측벽을 갖는 제1 부분(840a)과, 상기 제1 측벽과 다른 기울기의 제2 측벽을 갖는 제2 부분(840b)을 포함할 수 있다. 상기 산화물 마스크(840)의 상기 제1 부분(840a)은 실질적으로 수직한 측벽을 갖도록 형성되고, 상기 제2 부분(840b)은 위로 향할수록 폭이 커지는 경사진 측벽을 갖도록 형성될 수 있다. 다시 말하면, 상기 제1 부분(840a)과 상기 제2 부분(840b) 사이의 경계면(B)에서부터 상기 제2 부분(840b)의 상부면으로 갈수록 폭이 커질 수 있다. 따라서, 상기 마스크 패턴(845)은 제1 폭을 갖는 부분(835, 840a)과 상기 제1 폭보다 큰 폭을 갖는 부분(840b)으로 이루어질 수 있다.
상기 마스크 패턴(845)을 갖는 기판 상에 금속간 절연막(865)이 제공될 수 있다. 상기 금속간 절연막(865) 상에 상기 마스크 패턴(845)과 전기적으로 접속하는 제2 도전성 라인(875)이 제공될 수 있다.
몇몇 실시예들에서, 상기 제2 도전성 라인(875)은 상기 마스크 패턴(845)과 직접 접촉할 수 있다. 이와는 달리, 상기 제2 도전성 라인(875)과 상기 마스크 패턴(845)은 상부 플러그에 의해 전기적으로 접속할 수도 있다.
다음으로, 도 14를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 14를 참조하면, 기판(900)이 제공될 수 있다. 상기 기판(900)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 도 12에서와 마찬가지로, 상기 기판(900)에 스위칭 소자(SWㅄ)가 제공될 수 있다. 상기 스위칭 소자(SWㅄ)는 모스 트랜지스터일 수 있다. 예를 들어, 상기 스위칭 소자(SWㅄ)는 상기 기판(900) 상에 형성된 게이트 패턴(913) 및 상기 게이트 패턴(913) 양 옆의 상기 기판(900) 내에 형성된 소스/드레인 영역들(915a, 915b)을 포함하는 모스 트랜지스터일 수 있다. 상기 게이트 패턴(913)은 상기 기판(900)의 활성영역 상에 차례로 적층된 게이트 유전막(905) 및 게이트 전극(910)을 포함할 수 있다. 상기 게이트 전극(910)은 상기 기판(900)의 활성영역 상에 형성되며 필드 영역 상으로 연장되어 워드라인 역할을 할 수 있다.
상기 스위칭 소자(SWㅄ)를 갖는 기판(900) 상에 제1 층간절연막(920)이 제공될 수 있다. 상기 제1 층간절연막(920) 상에 제1 도전성 라인(930)이 제공될 수 있다. 상기 소스/드레인 영역들(915a, 915b) 중 어느 하나의 영역(915b)과 상기 제1 도전성 라인(930) 사이에 도전성 플러그(925)가 제공될 수 있다.
본 실시예들에 따른 반도체소자가 MRAM인 경우에, 상기 제1 도전성 라인(930)은 소스 라인으로 정의할 수 있다.
상기 제1 도전성 라인(930)을 갖는 기판(900) 상에 제2 층간절연막(935)이 제공될 수 있다. 상기 제2 층간 절연막(935)에 MRAM의 디지트 라인(940)이 제공될 수 있다.
상기 디지트 라인(940)을 갖는 기판 상에 제3 층간 절연막(945)이 제공될 수 있다. 상기 제1 내지 제3 층간절연막들(920, 935, 945)을 관통하는 플러그 구조체(950)가 제공될 수 있다. 상기 제3 층간 절연막(945) 상에 하부 전극(955)이 제공될 수 있다. 상기 하부 전극(955)의 측벽을 둘러싸는 제4 층간 절연막(957)이 제공될 수 있다.
상기 하부 전극(955) 상에 앞에서 설명한 상기 하지막 패턴들(25a, 225a, 325a, 425a, 525a)에 대응하는 하지막 패턴(1025a)이 제공될 수 있다. 상기 하지막 패턴(1025a)은 차례로 적층된 하부 패턴(1010a), 정보 저장 패턴(1015a) 및 상부 패턴(1020a)을 포함하도록 형성할 수 있다.
상기 하지막 패턴(1025a) 상에 도전성의 마스크 패턴(1045)이 제공될 수 있다. 상기 마스크 패턴(1045)은 도 5f의 상기 마스크 패턴(45), 도 7b의 상기 마스크 패턴(245), 도 8c의 상기 마스크 패턴(345), 도 10c의 상기 마스크 패턴(540) 중 어느 하나에 대응할 수 있다.
몇몇 실시예들에서, 상기 마스크 패턴(1045)은 산화물 마스크(1040)로 이루어질 수 있다. 이와는 달리, 상기 마스크 패턴(1045)은 차례로 적층된 마스크 막(1035) 및 산화물 마스크(1040)로 형성될 수 있다.
상기 하지막 패턴(1025a) 및 상기 마스크 패턴(1045)의 측벽들을 둘러싸는 금속간 절연막(1065)이 제공될 수 있다. 상기 금속간 절연막(1065) 상에 제2 도전성 라인(1075)이 제공될 수 있다.
몇몇 실시예들에서, 상기 제2 도전성 라인(1075)과 상기 마스크 패턴(1045)은 직접 전기적으로 접속할 수 있다. 이와는 달리, 상기 제2 도전성 라인(1075)과 상기 마스크 패턴(1045) 사이에 개재된 상부 플러그가 제공되어, 상기 제2 도전성 라인(1075)과 상기 마스크 패턴(1045)은 상부 플러그에 의해 전기적으로 접속할 수 있다.
다음으로, 도 15를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 15를 참조하면, 도 14에서 설명한 상기 하부 전극(955) 상에 앞에서 설명한 상기 하지막 패턴들(25a, 225a, 325a, 425a, 525a)에 대응하는 하지막 패턴(1125a)이 제공될 수 있다. 상기 하지막 패턴(1125a)은 차례로 적층된 하부 패턴(1110a), 정보 저장 패턴(1115a) 및 상부 패턴(1120a)을 포함하도록 형성할 수 있다.
상기 하지막 패턴(1125a) 상에 도전성의 마스크 패턴(1145)이 제공될 수 있다. 상기 마스크 패턴(1145)은 산화물 마스크(1040)로 이루어지거나, 차례로 적층된 마스크 막(1135) 및 산화물 마스크(1140)로 형성될 수 있다.
상기 마스크 패턴(1145)은 도 13에서 설명한 마스크 패턴(845)에 대응할 수 있다. 따라서, 도 13에서 설명한 것과 마찬가지로, 상기 마스크 패턴(1145)은 제1 측벽을 갖는 제1 부분과, 상기 제1 측벽과 다른 기울기의 제2 측벽을 갖는 제2 부분을 포함할 수 있다. 상기 제1 및 제2 부분들에 대하여 도 13에서 설명하고 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 마스크 패턴(1145)을 갖는 기판 상에 금속간 절연막(1165)이 제공될 수 있다. 상기 금속간 절연막(1165) 상에 상기 마스크 패턴(1145)과 전기적으로 접속하는 제2 도전성 라인(1175)이 제공될 수 있다.
몇몇 실시예들에서, 상기 제2 도전성 라인(1175)과 상기 마스크 패턴(1145) 사이에 상부 플러그(1170)가 제공될 수 있다. 이와는 달리, 상기 상부 플러그(1170)가 생략되고 상기 제2 도전성 라인(1175)과 상기 마스크 패턴(845)은 직접 전기적으로 접속할 수도 있다.
본 발명의 실시예들에 따른 반도체 소자는 다양한 형태의 장치 및/또는 시스템으로 구현되거나 다양한 장치 및/또는 시스템의 한 구성요소로 사용될 수 있다. 예를 들어, 상술한 반도체 소자는 다양한 형태의 메모리 장치, 예를 들어 다양한 형태의 메모리 카드, USB 메모리, 고상 드라이버(solid-state driver) 등을 구현하는데 적용될 수 있다.
도 16은 메모리(1310)와 메모리 컨트롤러(1320)을 포함하는 장치를 개략적으로 도시한다. 상기 메모리(1310)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따라 형성된 정보 저장 패턴을 포함할 수 있다. 상기 메모리 컨트롤러(1320)는 상기 메모리(1310)의 동작을 제어하는 입력신호를 공급할 수 있다. 예를 들어, 상기 메모리 컨트롤러(1320)는 명령어 및 어드레스 신호를 제공할 수 있다. 상기 메모리 컨트롤러(1320)는 수신한 제어 신호에 기초해서 상기 메모리(1310)를 제어할 수 있다.
상기 메모리(1310) 및/또는 상기 컨트롤러(1320)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 상기 메모리(1310) 및/또는 상기 컨트롤러(1320)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 17은 인터페이스(1315)에 연결된 메모리(1310)를 포함하는 장치를 개략적으로 도시한다. 상기 메모리(1310)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따라 형성된 정보 저장 패턴을 포함할 수 있다. 상기 인터페이스(1315)는 외부에서 발생한 입력신호를 제공할 수 있다. 예를 들어, 상기 인터페이스(1315)는 명령어 및 어드레스 신호를 제공할 수 있다.
도 18은 메모리 카드(1330)를 개략적으로 도시한 도면이다. 도 16에서 설명한 상기 메모리(1310)와 상기 메모리 컨트롤러(1320)는 메모리 카드(1330)로 구현될 수 있다. 상기 메모리 카드(1330)는 전자 장치, 예를 들어 디지털 카메라, 컴퓨터 등과 같은 장치에 사용되기 위한 메모리 카드일 수 있다.
도 19는 휴대 장치(1400)를 개략적으로 도시한 도면이다. 휴대 장치(1400)는 MP3, 비디오 재생기, 비디오 및 오디오 재생기 등일 수 있다. 상기 휴대 장치(1400)는 메모리(1310) 및 메모리 컨트롤러(1320)을 포함할 수 있다. 상기 메모리(1310)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따라 형성된 정보 저장 패턴을 포함할 수 있다. 상기 휴대 장치(1400)는 인코더 및 디코더(EDC, 1410), 표현부(620) 및 인터페이스(630)를 포함할 수 있다. 데이터(비디오, 오디오 등)는 상기 메모리 컨트롤러(1320)를 경유하여 상기 메모리(1310)와 상기 인코더 및 디코더(EDC, 1410) 사이에서 서로 주고 받을 수 있다. 점선으로 표시된 바와 같이, 데이터는 상기 메모리(1310)와 상기 인코더 및 디코더(EDC, 1410) 사이에서 직접적으로 주고 받을 수 있다.
상기 EDC(1410)는 상기 메모리(1310)에 저장될 데이터를 인코드할 수 있다. 예를 들어, 상기 EDC(1410)는 오디오 데이터를 MP3 인코딩하여 상기 메모리(1310)에 저장할 수 있다. 또는, 상기 EDC(1410)는 MPEG 비디오 데이터를 인코딩(예를 들어, MPEG3, MPEG4 등) 하여 상기 메모리(1310)에 저장할 수 있다. 상기 EDC(1410)는 다른 데이터 포맷에 따른 다른 유형의 데이터를 인코딩하는 다수의 인코더를 포함할 수 있다. 예를 들어, EDC(1410)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다. 상기 EDC(1410)는 상기 메모리(1310)에서 출력되는 데이터를 디코드할 수 있다. 예를 들어, 상기 EDC(1410)는 상기 메모리(1310)에서 출력되는 오디오 데이터를 MP3 디코딩할 수 있다.
또는 상기 EDC(1410)는 상기 메모리(1310)에서 출력되는 비디오 데이터를 MPEG 디코딩(예를 들어, MPEG3, MPEG4 등) 할 수 있다. 또는 상기 EDC(1410)는 다른 데이트 포맷에 따른 다른 유형의 데이터를 디코딩 하는 다수의 디코더를 포함할 수 있다. 예를 들어, 상기 EDC(1410)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다. 또는 상기 EDC(1410)는 디코더 만을 포함할수도 있다. 예를 들어, 이미 인코드된 데이터가 상기 EDC(1410)에 전달되어 디코딩된 후, 상기 메모리 컨트롤러(1320) 및/또는 상기 메모리(1310)에 전달될 수 있다.
상기 EDC(1410)는 인터페이스(1430)을 경유하여 인코딩을 위한 데이터 또는 이미 인코드된 데이터를 수신할 수 있다. 상기 인터페이스(1430)는 잘 알려진 표준(예를 들어, USB, 파이어 와이어 등)을 따를 수 있다. 상기 인터페이스(1430)는 하나 이상의 인터페이스를 포함할 수 있다. 상기 메모리(1310)로부터 제공된 데이트는 상기 인터페이스(1430)를 거쳐 출력될 수 있다.
상기 표현부(1420)는 상기 메모리(1310) 및/또는 상기 EDC(1410)에 의해 디코딩된 데이터를 사용자가 인식할 수 있도록 표시할 수 있다. 예를 들어, 상기 표현부(1420)는 비디오 데이터 등을 출력하는 표시 스크린 및/또는 오디오 데이트를 출력하는 스피커 잭 등을 포함할 수 있다.
도 20은 상기 메모리(1310)와 연결된 호스트 시스템(1500)을 개략적으로 도시한 도면이다. 상기 메모리(1310)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따라 형성된 정보 저장 패턴을 포함할 수 있다. 상기 호스트 시스템(1500)은 컴퓨터, 디지털 카메라 등의 프로세싱 시스템일 수 있다. 상기 메모리(1310)는 탈착가능한 저장 매체 형태, 예를 들어 메모리 카드, USB 메모리, 고상 드라이버(SSD) 일 수 있다. 상기 호스트 시스템(1500)은 명령어 및 어드레스 신호를 제공할 수 있다.
도 21은 메모리 카드(1230)와 연결된 호스트 시스템(1500)을 개략적으로 도시한 도면이다. 호스트 시스템(1500)은 도 18에서 설명한 상기 메모리 카드(1230)와 연결될 수 있다. 상기 호스트 시스템(1500)은 제어신호를 상기 메모리 카드(1230)에 제공하여 메모리 컨트롤러(1320) 및 상기 메모리(1310)의 동작을 제어하도록 할 수 있다.
도 22는 컴퓨터 시스템(1600)을 개략적으로 나타낸 도면이다. 상기 메모리(1310)는 컴퓨터 시스템(1600) 내의 중앙 처리 장치(CPU, 1610)에 연결될 수 있다. 예를 들어, 컴퓨터 시스템(1600)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트(assistant) 등일 수 있다. 상기 메모리(1310)는 상기 중앙 처리 장치(1610)에 버스(BUS)를 통해서 연결될 수 있다.
도 23은 콘트롤러(1710), 입출력 장치(1720), 메모리(1730) 및 인터페이스(1740)을 포함하는 장치(1700)를 개략적으로 나타낸 도면이다. 상기 장치(1700)의 각 구성은 버스(1750)을 통해서 서로 연결될 수 있다.
상기 메모리(1730)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따라 형성된 정보 저장 패턴을 포함할 수 있다. 상기 입출력 장치(1720)는 키보드 또는 디스플레이 등과 같은 장치일 수 있다. 상기 컨트롤러(1710)는 하나 이상의 마이크로 프로세서, 디지털 프로세서, 마이크로 컨트롤러 또는 프로세서를 포함할 수 있다. 상기 메모리(1730)는 데이터 및/또는 상기 컨트롤러(1710)에 의해 실행된 명령을 저장할 수 있다. 상기 인터페이스(1740)는 다른 시스템, 예를 들어 통신 네트워크로부터 또는 통신 네트워크 데이트를 전송하는데 사용될 수 있다.
상기 장치(1700)는 PDA 등과 같은 모바일 시스템, 휴대용 컴퓨터, 웹 타블렛(Web tablet), 무선 전화기, 모바일 전화기, 디지털 음악 재생기, 메모리 카드 또는 정보를 송신 및/또는 수신할 수 있는 시스템일 수 있다.

Claims (10)

  1. 기판을 준비하고,
    상기 기판 상에 하지 막을 형성하고,
    상기 하지 막 상에 희생 막을 형성하고,
    상기 희생 막을 패터닝하여 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성하고,
    상기 개구부 내에 마스크 막을 형성하고,
    상기 마스크 막의 일부 또는 전부를 산화시키어 산화물 마스크를 형성하고,
    상기 산화물 마스크를 식각 마스크로 이용하여 상기 희생 막을 식각하여 제거하고,
    상기 희생 막을 제거한 후에 상기 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각하여 하지막 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크 막은 금속 막으로 형성하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 산화물 마스크는 도전성의 금속 산화물로 형성하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 산화물 마스크의 두께를 감소시키는 공정을 진행하는 것을 더 포함하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 산화물 마스크는 상기 희생 막으로부터 돌출된 부분을 갖도록 형성되는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 산화물 마스크는 제1 폭을 갖는 제1 부분과 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화물 마스크의 상기 제2 부분은 상기 제1 부분과의 경계면에서부터 상부로 갈수록 폭이 점점 넓어지는 부분을 포함하는 반도체소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 마스크 막은 상기 개구부를 부분적으로 채우도록 형성되는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 마스크 막을 형성하기 전에, 상기 개구부의 측벽 상에 스페이서를 형성하고,
    상기 하지막 패턴을 형성하기 전에, 상기 스페이서를 제거하는 것을 더 포함하되, 상기 스페이서는 상기 희생 막과 같이 제거되는 반도체소자의 제조방법.
  10. 스위칭 소자를 갖는 기판을 준비하고,
    상기 기판 상에 차례로 적층된 도전성의 하부 막, 정보 저장 막 및 도전성의상부 막을 포함하는 하지 막을 형성하되, 상기 하부 막은 상기 스위칭 소자와 전기적으로 연결되고,
    상기 하지 막 상에 희생 막을 형성하고,
    상기 희생 막을 패터닝하여 상기 하지 막의 소정 영역을 노출시키는 개구부를 형성하고,
    상기 개구부 내에 금속 막을 형성하되, 상기 금속 막을 형성하는 것은 상기 개구부를 갖는 기판 상에 도전성 물질 막을 형성하고, 상기 희생 막의 상부면이 노출될 때까지 상기 도전성 물질 막을 평탄화하는 것을 포함하고,
    상기 금속 막의 일부 또는 전부를 산화시키어 도전성의 금속 산화물로 이루어진 산화물 마스크를 형성하고,
    상기 산화물 마스크를 식각 마스크로 이용하여 상기 희생 막을 식각하여 제거하고,
    상기 희생 막을 제거한 후에 상기 산화물 마스크를 식각 마스크로 이용하여 상기 하지 막을 식각하여 하지막 패턴을 형성하되, 상기 하지막 패턴은 차례로 적층된 하부 패턴, 정보 저장 패턴 및 상부 패턴을 포함하고, 상기 정보 저장 패턴은 비휘발성 메모리 소자의 정보 저장 요소이고,
    상기 하지막 패턴을 갖는 기판 상에 금속간 절연막을 형성하고,
    상기 금속간 절연막 상에 상기 산화물 마스크와 전기적으로 연결된 도전성 라인을 형성하는 것을 포함하는 반도체소자의 제조방법.
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