JP5736225B2 - マルチレベルアーキテクチャを有するフラッシュメモリ - Google Patents

Description

本明細書中で開示される発明の主題は、マルチレベルフラッシュメモリおよびそれを形成する処理フローに関する。

メモリデバイスは、たとえば、コンピュータ、携帯電話、ＰＤＡ、データロガー、ゲーム、およびナビゲーションギアなど、多くのタイプの電子機器中で使用され得る。より小さくそしてより高性能な電子装置への絶え間ない要求は、原子または分子レベルでの物質的および電子挙動に関連する下方限界に近い小さな半導体最小加工寸法値を含み得る、より小さく、より高密度なメモリデバイスに対する要望を引き起す。したがって、半導体最小加工寸法値を減らすというよりむしろメモリ密度を増やすアプローチは、３次元メモリ構造のような新しい構成を含み得る。そのようなアプローチは、しかしながら、実装するには比較的高価であり得る新しい製造技術および／または新しい処理フローへの劇的な変更を含むことがある。よって、より良く知られている２次元メモリ構造の製造のために用いられる処理フローから比較的小さく修正された処理フローを用いて製造され得る３次元メモリ構造に対する要望が存在し得る。

非限定的かつ非網羅的な実施形態が、以下の図面を参照しながら記載されるが、図面中で特に指定しない限り、類似の参照番号は、幾つかの図面を通じて、類似の部品を指す。
実施形態にしたがう、マルチレベルメモリデバイスの断面図である。 実施形態にしたがう、マルチレベルメモリデバイスの別の断面図である。 実施形態にしたがう、マルチレベルメモリデバイスを形成する処理のフローダイアグラムである。 実施形態にしたがう、メモリデバイスのトランジスタ部分のゲートスタック層の断面図である。 実施形態にしたがう、メモリデバイスのトランジスタ部分の断面図である。 実施形態にしたがう、層間誘電層を含むメモリデバイスのトランジスタ部分の断面図である。 実施形態にしたがう、メモリアレイを製造するために準備されたメモリデバイスの断面図である。 実施形態にしたがう、メモリアレイを含むメモリデバイスの断面図である。 実施形態にしたがう、メモリアレイを含むメモリデバイスの別の断面図である。 実施形態にしたがう、ソースコンタクトを製造するために準備されたメモリデバイスの断面図である。 別の実施形態にしたがう、メモリデバイスの断面図である。 実施形態にしたがう、マルチレベルメモリアレイを製造するために準備されたメモリデバイスの断面図である。 実施形態にしたがう、マルチレベルメモリアレイ中のドレインまたはソースコンタクトの断面図である。 実施形態にしたがう、コンピュータシステムおよびメモリデバイスの概略図である。

この明細書を通じて“一実施形態”または“実施形態”の参照は、実施形態に関連して記載された特定のフィーチャ、構造、または特性が、クレームされた発明の特徴の少なくとも一実施形態中に含まれることを意味する。よって、この明細書を通じて様々な箇所で出現する“一実施形態中で”または“実施形態”というフレーズは、必ずしも全てが同一の実施形態を参照しているわけではない。さらに、特定のフィーチャ、構造、または特性は、一つ以上の実施形態中で組み合わせられ得る。

ある実施形態では、３次元メモリ構造は基板上の周辺回路、周辺回路を覆うための層間誘電体層（ＩＬＤ）、およびＩＬＤ上の２レベル以上のメモリセルアレイを含み得る。そのようなＩＬＤは、たとえば、低圧化学気相成長（ＬＰＣＶＤ）、化学気相成長（ＣＶＤ）、および／または原子層堆積（ＡＬＤ）を含む様々な技術を用いて堆積されたシリコン酸化物を含み得る。そのような周辺回路は、たとえば、ゲート線、ビット線、および／またはドレイン−ソース線を選択する、および／または動作させるための制御回路を含み得る。そのような周辺回路はまた、クレームされた発明の主題はそのようには限定されないが、センスアンプ回路を含み得る。その名前にも関わらず、周辺回路はメモリ構造の周囲にある必要はない。特に、そのような周辺回路は、その上に周辺回路が構築される基板と２レベル以上のメモリセルアレイの間に配置され得る。一つの実装では、そのような３次元メモリ構造は、クレームされた発明の主題はそのようには限定されないが、ＮＡＮＤフラッシュメモリを含み得る。

ある実施形態では、メモリセルのアレイは、電荷トラップＮＡＮＤフラッシュメモリを含み得る。そのようなメモリセルは、選択的に電荷キャリアを捕獲するための酸化物−窒化物−酸化物（ＯＮＯ）スタック、およびソース／ドレイン領域間のチャンネル領域を含み得る。様々なレベルのメモリアレイと共にあるソース／ドレインコンタクトは様々なレベルのメモリアレイを通って延びる伝導性（導電性）プラグを含み得る。特定の実施形態では、ドレインコンタクトは最上位のメモリセルアレイレベルから最下位のメモリセルアレイレベルに延びていても良い。

ある実施形態では、３次元メモリ構造を製造するための処理フローは、基板上に周辺回路を形成することから開始され得る。周辺回路を絶縁物質および／またはＩＬＤで覆ったあと、第１のメモリアレイレベルが形成され得る。第１のメモリアレイレベルをさらなる絶縁物質および／またはＩＬＤで覆ったあと、別のメモリアレイレベルなどが形成され得る。様々なメモリアレイレベルへのコンタクト線は次に、下記のように形成され得る。もちろん、３次元メモリ構造を製造するための処理のそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。

別の実施形態では、３次元メモリ構造を製造するための処理フローは、基板上に第１のメモリアレイレベルを形成することから開始され得る。第１のメモリアレイレベルを追加の絶縁物質および／またはＩＬＤで覆ったあと、別のメモリアレイレベルなどが形成され得る。最後のメモリアレイレベルを形成したあと、回路領域中のアレイＩＬＤの選択的除去によって、周辺回路が基板上に形成され得る。周辺回路を追加の絶縁物質および／またはＩＬＤで覆ったあと、様々なメモリアレイレベルへのコンタクト線が次に、下記のように形成され得る。この場合もやはり、３次元メモリ構造を製造するための処理のそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。

図１は、実施形態にしたがう、第１の方向に見たマルチレベルメモリデバイス１００の断面図である。図２は、実施形態にしたがう、第１の方向とは実質的に直交する第２の方向に見たマルチレベルメモリデバイス１００の別の断面図である。そのような３次元メモリデバイスは複数のアレイレベルを互いにスタックすることによって、比較的高密度なメモリの充填を許容し得る。ここで、単語“スタックすること”は、そのようなメモリアレイレベルが他の場所に形成され、その後、互いの上に配置されることをほのめかすことを意味しない。その代わりに、そのようなメモリアレイレベルは、基板に構築された周辺回路上のその場所に製造され得る。たとえば、上側部分がメモリアレイスタック１１０を含み得る一方で、メモリデバイス１００の下側部分は基板１０５上の周辺回路１２０を含み得る。特に、周辺回路１２０は、たとえば、ＩＬＤ１４５中に埋め込まれた様々な伝導線（導電線）１３０を介して互いに接続される１つ以上のトランジスタ１２５を含み得る。メモリアレイスタック１１０は、メモリセル１４０のアレイを含む１つ以上のメモリアレイレベル１１５を含み得る。互いに隣接するメモリアレイレベル１１５は、少なくともＩＬＤ１３５によって互いに絶縁および／または分離され得るが、他の物質および／または層が使用されてもよい。特定の実装では、ＯＮＯスタック２０５は、ポリシリコン（ポリ）層２６０上の特定の領域２５５がエッチングされて、アレイレベル１１５内にソースコンタクト１０１５を形成する。ポリシリコンは、たとえば、ＬＰＣＶＤ、ＣＶＤ、ＡＬＤおよび／または分子ビームエピタキシー（ＭＢＥ）などの様々な技術を用いて堆積し得るし、堆積後にその場に（たとえば、堆積中に）ドーピングまたはインプラントされ得る。もちろん、そのような物質は、単なる例であり、クレームされた発明の主題はそのようには限定されない。

図３は、実施形態にしたがう、マルチレベルメモリデバイスを形成するための処理３００のフローダイアグラムである。図４〜１３は、製造の様々なステージにおけるそのようなマルチレベルメモリデバイスの断面図を示している。ブロック３１０では、基板上に周辺回路を形成する処理が、図４中に示されているように、基板１０５で開始される。特に、周辺回路中に含まれるトランジスタを画定するために、井戸／スレッショルド注入、高電圧（ＨＶ）酸化、低電圧（ＬＶ）酸化５１５、およびポリ層４２０の堆積が実行され得る。次に、酸化物充填および引き続いての化学機械研磨を用いてシャロートレンチアイソレーション（ＳＴＩ）を画定し、たとえばタングステンシリコン（ＷＳｉ_２）のような伝導層（導電層）４３０が、基板１０５上に堆積され得る。そのような堆積処理は、たとえばＣＶＤ、ＭＢＥ、および／またはＡＬＤを含み得る。

伝導層４３０およびポリ層４２０の少なくとも一部をパターニングするために、基板４００上にマスクが堆積され得る。結果として生じるパターンは、たとえば、周辺回路１２０に含まれるトランジスタの複数のトランジスタゲートを画定し得る。トランジスタのゲートの画定の後、ＬＤＤ注入、スペーサ画定、ならびにｎ＋およびｐ＋注入５５５が、そのようなトランジスタのソース／ドレイン領域近くで実行され得る。図５中に示されているように、結果として生じるトランジスタ１２５は、ポリパターン４２５を含むゲートスタックおよびスペーサ５０５によって覆われる側面を有する伝導（導電）パターン４３５を含み得る。トランジスタ１２５は、たとえばメモリデバイスのアドレッシングおよび／または入力／出力動作を制御するために用いられ得る。

図６は、トランジスタ１２５を包囲するＩＬＤ１４５を含むメモリデバイスのトランジスタ部分の断面図である。たとえば、誘電酸化物は、基板１０５およびトランジスタ１２５を覆うために堆積され、その後、たとえばＣＭＰを介して研磨され得る。結果として生じるＩＬＤ１４５の部分は、たとえば、ソース／ドレインおよび／またはゲートコンタクトのためにトランジスタ１２５の特定の領域を露出させるためにエッチングによって除去され得る。図７に示されているように、そのような除去された部分はその後、伝導線１３０を形成するために金属のような伝導性物質を用いて充填され得る。特定の実施例では、そのような伝導線は、たとえばタングステンを含み得る。つぎにＩＬＤ１４５の頂上部分および伝導線１３０を研磨するためにＣＭＰ処理が用いられ得る。処置３００のブロック３２０では、追加のＩＬＤ１４７が、伝導線１３０および／または周辺回路の他の部分を覆うために堆積され得る。ブロック３３０では、ＩＬＤ１４７を覆うためにポリ層を堆積することによって第１レベルメモリセルアレイを形成することが開始され得る。そのようなポリ層はＩＬＤ１４７の領域７３０を露出するポリパターン７２０を形成するためにパターニングし、およびエッチングされ得る。ある実施例では、ポリパターン７２０は、完成したメモリ構造ではメモリセルのビット線に対応し得る実質的に平行な複数のポリシリコン線を含み得る。もちろん、メモリデバイスの様々な部分を形成するための処理のそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。

図８を参照すると、ＯＮＯ８１０はポリパターン７２０上にコンフォーマルに堆積され得る。特に、ＯＮＯ８１０は、ブロッキング誘電体層８２０（たとえば、酸化シリコン酸化）、トラッピング誘電体層８２５（たとえば、窒化シリコン）、およびトンネル酸化物層８３０（たとえば、酸化シリコン）を含み得る。金属キャップ８６０は、ＯＮＯに覆われたポリパターン７２０上をコンフォーマルに覆い、間にある領域８０５を充填するために、堆積され得る。そのような金属キャップは、たとえば窒化タンタルを含み得る。図１２中に示されているように、低抵抗金属層１２１０が、次に結果として生じるメモリセル１４０をコンフォーマルに覆うために堆積され得る。そのような金属層は、たとえば、チタン、窒化チタン、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ２）、および／またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。特定の実施例では、酸化物を含み得るＩＬＤ１３５は、低抵抗金属層１２１０上にコンフォーマルに堆積され得る。追加のコンフォーマルな窒化物層１２４０がＩＬＤ１３５を覆って、結果的に、たとえばブロック３４０におけるように、追加のメモリアレイレベル１１５を製造するための基礎を形成しても良い。

図９は、実施形態に従う、図８の断面図に実質的に直交する断面図である。図９の断面図では、ポリパターン７２０はＩＬＤ１４７を覆うように示されている。ＯＮＯ８１０および金属キャップ８６０は、続いてポリパターン７２０を覆う。特定の実施例では、ＯＮＯ８１０および金属キャップ８６０の一部は、図１０に示されているように、ポリパターン７２０の領域１０１０を露出するようにエッチングされ得る。露出領域１０１０は、次にたとえばｎ＋ソース注入のようなキャリア注入を受けても良い。そのような埋め込みの後、図１１に示されているように、低抵抗金属層１２１０は、露出領域１０１０を充填し覆い、金属キャップ８６０を覆うために堆積され得る。そのような伝導層は、たとえば、チタン、窒化チタン、タングステン、窒化タングステン、および／またはそれらの組み合わせを含み得る。そのようなアプローチを用いると、ソースコンタクト１１６５は、セルパターニングを用いて形成され得て、そのようなアプローチは、専用の金属化処理を含む必要がない。セルパターニングと同時に、ソースセレクタトランジスタ１１７２、ドレインセレクタトランジスタ１１７８、ゲート１１７４が形成され得る。さらに、（図示されていない）ソースセレクタトランジスタに対するコンタクトストラップ、（図示されていない）ドレインセレクタトランジスタに対するコンタクトストラップ、および（図示されていない）ゲートに対するコンタクトストラップが形成され得る。（図示されていない）ドレインコンタクトは、領域１１６８に形成され得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。その次の誘電体層１３５は、低抵抗金属層１２１０を覆うために堆積されても良い。そのような誘電体層は、たとえば、酸化シリコンを含み得る。窒化シリコンのようなハードマスク１１４０は、誘電体層１３５の上に堆積され得る。ハードマスク１１４０は、引き続いてワード線を画定するために用いられ得る。傾斜したソース／ドレイン注入１１２０が、ソース領域２５０および／またはドレイン領域２５１をドープするために実行され得る。次に、ゲート間の空間を充填するために、ＩＬＤ堆積が実行され得る。選択的処理（たとえば、ＩＬＤのみを除去する処理）を用いて、ハードマスク１１４０までの平坦化処理が実行され得る。この段階では、新しいメモリアレイレベルを形成することが、たとえばＩＬＤ堆積およびポリシリコン堆積を用いて開始され得る。

図１３は、幾つかの実施形態にしたがう、様々なドレインコンタクトおよび／またはソースコンタクトを示すマルチレベルメモリ構造１３００の断面図である。そのようなソース／ドレインコンタクトは、メモリアレイの一つ以上のレベル、周辺回路、および／またはたとえばメモリコントローラなどの外部回路の間の電気的接続を与えるために、図３の処理３００のブロック３５０の間に形成され得る。周辺回路を含む一実施例では、ストラップソース／ワード線コンタクト１３１０、１３２０、１３３０、および１３４０は、金属のような伝導性物質のプラグを含み得る。特に、コンタクト１３２０は、メモリアレイレベル１３８０の周辺領域に電気的に接続され得るし、コンタクト１３３０はメモリアレイレベル１３８２の周辺領域に電気的に接続され得るし、コンタクト１３４０は、メモリアレイレベル１３８４の周辺領域に電気的に接続され得る。加えて、コンタクト１３１０は、上述のように、周辺回路の一部を含み得る伝導線（導電線）１３０に電気的に繋がっていても良い。そのようなコンタクトを構成するための技術は、特定のメモリアレイレベルに到達するために適切なエッチング深さを選択しつつ酸化物のみをエッチングする処理を含み得る。エッチングによって酸化物を除去することに引き続いて、結果として生じる穴は金属で充填され得て、その後、たとえばＣＭＰ処理が実行され得る。

ドレインコンタクトを含む実施例では、一つ以上のメモリアレイレベルを越えて延びるコンタクトは、伝導性（導電性）プラグを介して互いに繋がる複数のレベル間コンタクトを含み得る。しかし、たとえば、そのようなドレインコンタクトであっても、クレームされた発明の主題はそのようには限定されない。特定の例では、（図示されていない）外部回路が、レベル間コンタクト１３５０、１３５５、および１３６０を介してメモリアレイレベル１３８０に繋がっても良い。そのような区分的コンタクトを構成するための技術は、個々のメモリアレイレベルに対するドレインコンタクトエッチングおよび充填処理、たとえばポリシリコンを用いる伝導性プラグを追加すること、およびその後平坦化処理（たとえば、ＣＭＰ）を実行することを含み得る。よって、たとえば、レベル間コンタクト１３６０は、メモリセルアレイレベル１３８０を形成した後であるが、メモリセルアレイレベル１３８２を形成する前に形成され得る。同様に、レベル間コンタクト１３５５は、メモリセルアレイレベル１３８２を形成した後であるが、メモリセルアレイレベル１３８４を形成する前に形成され得る、という風である。

ドレインコンタクトを含む別の実施例では、一つ以上のメモリアレイレベルを越えて延びるコンタクトは、最上位のメモリセルアレイレベルから最下位のメモリセルアレイレベルに延びる単一のプラグ１３７０を含み得る。プラグ１３７０は、たとえば、ドレインコンタクトを含み得る。単一のプラグ１３７０に固有の比較的高いアスペクト比は、エッチングおよび／または充填を困難にすることがある。加えて、複数のメモリセルアレイレベルを横切るオーバーレイ処理は、単一のプラグ１３７０の形成を困難にすることがある。たとえば、メモリセルアレイレベル１３８０の上の表面上のマスクをメモリアレイレベル１３８０上のメモリセルフィーチャと並べることは難しかろう。

個々のメモリセルレベルに対応するビットライン（たとえば、ポリパターン７２０）は、様々なドレインコンタクト技術のいずれかを用いて、互いに電気的に短絡されても良い。

図１４は、実施形態にしたがう、コンピュータシステムおよびメモリデバイの概略図である。そのようなコンピューティングデバイスは、アプリケーションおよび／または他のコードを実行するために、たとえば、一つ以上のプロセッサを含み得る。たとえば、メモリデバイス１４１０は、図１中に示されているマルチレベルメモリデバイス１００を含み得る。コンピューティングデバイス１４０４は、メモリデバイス１４１０を管理するように構成され得る任意のデバイス、アプライアンス、または機械の典型であり得る。メモリデバイス１４１０は、メモリコントローラ１４１５およびメモリ１４２２を含み得る。限定ではない例では、コンピューティングデバイス１４０４は：たとえば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイスなどのような、一つ以上のコンピューティングデバイスおよび／もしくはプラットフォーム；たとえば、パーソナルデジタルアシスタント、携帯通信デバイス、などのような、一つ以上のパーソナルコンピューティングまたは通信デバイスまたはアプライアンス；たとえば、データベースもしくはデータストレージサービスプロバイダ／システムなどの、コンピューティングシステムおよび／もしくは付随するサービスプロバイダ能力；ならびに／またはそれらの任意の組み合わせを含み得る。

システム１４００中に示されている様々なデバイスの全てまたは一部、および本明細書中でさらに記載されるような処理および方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせを用いてまたはさもなければそれらを用いて実装され得る。よって、限定ではない例では、コンピューティングデバイス１４０４は、バス１４４０を介してメモリ１４２２に動作的に結合される少なくとも一つのプロセッシングユニット１４２０およびホストまたはメモリコントローラ１４１５を含み得る。プロセッシングユニット１４２０は、データコンピューティング手続きまたは処理の少なくとも一部を実行するように構成された一つ以上の回路の典型である。限定ではない例では、プロセッシングユニット１４２０は、一つ以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイなど、またはこれらの任意の組み合わせを含み得る。プロセッシングユニット１４２０は、メモリコントローラ１４１５と通信するように構成されたオペレーティングシステムを含み得る。そのようなオペレーティングシステムは、たとえば、メモリコントローラ１４１５にバス１４４０を介して送られるコマンドを生成し得る。そのようなコマンドは読み出しおよび／または書き込みコマンドを含み得る。書き込みコマンドに応答して、たとえば、メモリコントローラ１４１５は、たとえば、書き込みコマンドに付随する情報をメモリ部分に書き込むためのセットまたはリセットパルスのような、バイアス信号を提供し得る。実施例では、メモリコントローラ１４１５はメモリデバイス１４１０を動作し得るが、プロセッシングユニット１４２０は、一つ以上のアプリケーションをホストする、および／または、たとえば、メモリデバイス１４１０中のメモリセルへのアクセスを提供するために書き込みコマンドをメモリコントローラに伝えても良い。

メモリ１４２２は、任意のデータストレージ機構の典型である。メモリ１４２２は、たとえば、主たるメモリ１４２４および／または副たるメモリ１４２６を含み得る。主たるメモリ１４２４は、たとえば、ランダムアクセスメモリ、リードオンリーメモリ他を含み得る。本例ではプロセッシングユニット１４２０とは別のものとして示されているが、主たるメモリの全てまたは一部はプロセッシングユニット１４２０内に備えても良いし、またはさもなければプロセッシングユニット１４２０と同じ場所に配置されても良い／結合されても良いことは理解されよう。

副たるメモリ１４２６は、たとえば主たるメモリと同一もしくは類似のタイプのメモリおよび／または、たとえばディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブ、他などの一つ以上のデータストレージデバイスもしくはシステムを含み得る。ある例においては、副たるメモリ１４２６は、コンピュータ読み取り可能媒体１４２８を動作可能に受容するものであっても良いし、またはさもなければコンピュータ読み取り可能媒体１４２８に結合するように構成されても良い。コンピュータ読み取り可能媒体１４２８は、たとえば、システム１４００中の一つ以上のデバイスに対するデータ、コード、および／もしくは命令を運ぶことが出来る、ならびに／またはアクセス可能とすることができる任意の媒体を含み得る。

コンピューティングデバイス１４０４は、たとえば、入出力１４３２を含み得る。入出力１４３２は、人間入力もしくは機械入力を受ける、もしくは導入するように構成され得る一つ以上のデバイスもしくはフィーチャ、および／または人間出力または機械出力を送達する、もしくは与えるように構成され得る一つ以上のデバイスもしくはフィーチャの典型である。限定ではない例では、入出力１４３２は、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポートを含み得る。

現在のところ実施形態の例であると考えられることを示し、記載してきたが、クレームされた発明の主題を逸脱することなく、様々な他の変更を行うことができ、均等物が置き換えられ得ることは、当業者には理解されるだろう。加えて、本明細書中に記載された中心的概念から逸脱することなく、多くの変更が、特定の状況がクレームされた発明の主題の教示に合うように、行われ得る。したがって、クレームされた発明の主題は、開示された特定の実施形態に限定されず、そのようなクレームされた発明の主題はまた、添付のクレームおよびその均等物の範囲内におさまる全ての実施形態を含み得る。

Claims (25)

1. メモリデバイスを製造する方法であって、
   基板上に周辺回路を形成することと、
   前記周辺回路および前記基板を層間誘電体層で覆うことであって、前記周辺回路は前記基板及び前記層間誘電体層の間に配置される、ことと、
   前記層間誘電体層上に複数レベルのメモリアレイのスタックを形成することであって、垂直方向に異なるレベルにある前記メモリアレイが互いにずれて、該メモリアレイの各々が水平方向に異なる位置へと延びるように、前記メモリアレイの各々が前記垂直方向に異なるレベル上に連続して形成される、ことと、
   前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するために、前記メモリアレイの各々と接触する第１の組のコンタクトを形成することであって、前記第１の組のコンタクトは、前記メモリアレイ間で水平方向に重なり合うことのない前記メモリアレイの領域において、前記メモリアレイに接触している、ことと、
   前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するために、前記メモリアレイの各々と接触する第２の組のコンタクトのうちの少なくとも１つのコンタクトを形成することと、
   を含む方法。
2. 前記複数レベルのメモリアレイのうちの第１のレベルのメモリアレイを形成することは、
   前記層間誘電体層をポリシリコン薄膜で少なくとも部分的に覆うことと、
   実質的に平行な複数のポリシリコン線を形成するために、前記ポリシリコン薄膜の一部をパターニングすることと、
   前記ポリシリコン薄膜及び前記複数のポリシリコン線を酸化物−窒化物−酸化物（ＯＮＯ）スタックで少なくとも部分的に覆うことと、
   前記ＯＮＯスタックを金属層で少なくとも部分的に覆うことと、
   前記金属層及び前記ＯＮＯスタックの一部を除去することによって前記ポリシリコン薄膜を露出させることと、
   前記第２の組のコンタクトのうちの少なくとも１つのコンタクトを形成するために、前記金属層及び前記ＯＮＯスタックの前記除去された部分を導電性物質に置き換えることと、
   を含む請求項１の方法。
3. 平行なゲート線を画定するために、前記金属層および前記ＯＮＯスタックの一部を除去することによって前記ポリシリコン薄膜を露出させること、を更に含む請求項２の方法。
4. ２つの連続するメモリアレイレベルの間に前記第２の組のコンタクトのうちの第１のコンタクトを形成することと、
   前記第１のコンタクト上に前記２つの連続するメモリアレイレベルのうちの一方のメモリアレイレベルのポリシリコン線を位置整合させることと、
   前記ポリシリコン線と第３の連続するメモリアレイレベルとの間に前記第２の組のコンタクトのうちの第２のコンタクトを形成することと、
   を更に含む請求項２の方法。
5. 前記複数のメモリアレイレベルを形成することの後で、前記メモリアレイレベルの中に前記第２の組のコンタクトのうちの少なくとも１つのコンタクトを形成すること、を更に含む請求項１の方法。
6. 前記メモリアレイは、電荷トラップＮＡＮＤメモリセルアレイを含む請求項１の方法。
7. 基板上の周辺回路と、
   前記周辺回路を覆う層間誘電体層であって、前記周辺回路は、前記基板及び前記層間誘電体層の間に配置されている、層間誘電体層と、
   前記層間誘電体層上に形成された複数レベルのメモリアレイであって、垂直方向に異なるレベルにある前記メモリアレイが互いにずれて、該メモリアレイの各々が水平方向に異なる位置へと延びるように、前記メモリアレイの各々が前記垂直方向に異なるレベル上に配置されている、複数レベルのメモリアレイと、
   前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するための、前記メモリアレイの各々と接触する第１の組のコンタクトであって、前記第１の組のコンタクトは、前記メモリアレイ間で水平方向に重なり合うことのない前記メモリアレイの領域において、前記メモリアレイに接触している、第１の組のコンタクトと、
   前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するための、前記メモリアレイの各々と接触する第２の組のコンタクトのうちの少なくとも１つのコンタクトと、
   を含む、メモリデバイス。
8. 前記複数のメモリアレイは、前記周辺回路の少なくとも一部を覆っている請求項７のメモリデバイス。
9. 前記層間誘電体層を少なくとも部分的に覆うポリシリコン薄膜と、
   前記ポリシリコン薄膜を少なくとも部分的に覆う酸化物−窒化物−酸化物（ＯＮＯ）スタック及び金属層と、
   前記ポリシリコン薄膜の一部を露出させる、前記ＯＮＯスタック及び金属層の一部における開口と、
   前記開口に配置された、前記第２の組のコンタクトのうちの少なくとも１つのコンタクトと、
   を更に含む請求項７のメモリデバイス。
10. 前記メモリアレイは、個々のメモリセル中に電荷キャリアをトラップするための前記ＯＮＯスタックを含む請求項９のメモリデバイス。
11. ２つの連続するメモリアレイレベルの間の、前記第２の組のコンタクトのうちの第１のコンタクトと、
    前記２つの連続するメモリアレイレベルのうちの一方のメモリアレイレベルのポリシリコンビット線と、第３の連続するメモリアレイレベルとの間の、前記第２の組のコンタクトのうちの第２のコンタクトと、
    を更に含む請求項７のメモリデバイス。
12. ２つ以上の前記メモリアレイレベルを横切って延びる、前記第２の組のコンタクトのうちの少なくとも１つのコンタクトを更に含む請求項７のメモリデバイス。
13. 前記複数のメモリアレイ上の平行なゲート線を更に含む請求項９のメモリデバイス。
14. 前記メモリアレイは、電荷トラップＮＡＮＤメモリセルアレイを含む請求項７のメモリデバイス。
15. メモリデバイスであって、
    基板上の周辺回路と、
    前記周辺回路を覆う層間誘電体層であって、前記周辺回路は、前記基板及び前記層間誘電体層の間に配置されている、層間誘電体層と、
    前記層間誘電体層上の複数のメモリアレイであって、垂直方向に異なるレベルにある前記メモリアレイが互いにずれて、該メモリアレイの各々が水平方向に異なる位置へと延びるように、前記メモリアレイの各々が前記垂直方向に異なるレベル上に配置されている、複数レベルのメモリアレイと、
    前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するための、前記メモリアレイの各々と接触する第１の組のコンタクトあって、前記第１の組のコンタクトは、前記メモリアレイ間で水平方向に重なり合うことのない前記メモリアレイの領域において、前記メモリアレイに接触している、第２の組のコンタクトと、
    前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するための、前記メモリアレイの各々と接触する第２の組のコンタクトのうちの少なくとも１つのコンタクトと、
    を含むメモリデバイスと、
    前記メモリデバイスを動作させるためのメモリコントローラと、
    一つ以上のアプリケーションをホストし、かつ、前記メモリアレイ中のメモリセルへのアクセスを提供するために書き込みコマンドを前記メモリコントローラに伝える、プロセッサと、
    を含むシステム。
16. 前記メモリデバイスは、
    前記層間誘電体層を少なくとも部分的に覆うポリシリコン薄膜と、
    前記ポリシリコン薄膜を少なくとも部分的に覆う酸化物−窒化物−酸化物（ＯＮＯ）スタック及び金属層と、
    前記ポリシリコン薄膜の一部を露出させる、前記ＯＮＯスタック及び金属層の一部における開口と、
    前記開口に配置された、前記第２の組のコンタクトのうちの少なくとも１つのコンタクトと、
    を更に含む請求項１５のシステム。
17. 前記メモリデバイスは、
    ２つの連続するメモリアレイレベルの間の、前記第２の組のコンタクトのうちの第１のコンタクトと、
    前記２つの連続するメモリアレイレベルのうちの１つのメモリアレイレベルのポリシリコンビット線と、第３の連続するメモリアレイレベルとの間の、前記第２の組のコンタクトのうちの第２のコンタクトと、
    を更に含む、請求項１５のシステム。
18. 前記メモリデバイスは、
    ２つ以上の前記メモリアレイレベルを横切って延びる、前記第２の組のコンタクトのうちの少なくとも１つのコンタクトを更に含む、請求項１５のシステム。
19. 前記メモリアレイは、電荷トラップＮＡＮＤメモリセルアレイを含む、請求項１５のシステム。
20. メモリデバイスを製造する方法であって、
    基板上に周辺回路を形成することと、
    前記周辺回路及び前記基板を層間誘電体層で覆うことであって、前記周辺回路は、前記基板及び前記層間誘電体層の間に配置される、ことと、
    前記層間誘電体層上に形成された複数レベルのメモリアレイのスタックを形成することであって、前記メモリアレイの各々は、垂直方向に異なるレベル上に連続して形成される、ことと、
    前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するために、前記メモリアレイの各々の内部と接触する少なくとも１つのコンタクトを形成することと、
    を含む方法。
21. 前記少なくとも１つのコンタクトは、隣接する層間に延びる複数の層間コンタクトを含み、前記層間コンタクトは、互いに垂直方向に位置整合され、かつ、互いに電気的に接続される、請求項２０の方法。
22. 前記複数のメモリアレイの各々を連続して形成することは、
    各レベル上に導電性プラグを形成するために、メモリアレイ内にコンタクト開口をエッチングし、かつ、前記メモリアレイの各レベル上の前記開口を充填することと、
    前記プラグの各々の間に導電体を提供することと、
    を含む、請求項２１の方法。
23. メモリデバイスであって、
    基板上の周辺回路と、
    前記周辺回路を覆う層間誘電体層であって、前記周辺回路は、前記基板及び前記層間誘電体層の間に配置されている、層間誘電体層と、
    前記層間誘電体層上に形成された垂直方向の複数レベルのメモリアレイと、
    前記複数のメモリアレイのレベルの各々、並びに前記周辺回路及び外部回路のうちの一方または両方への電気的接続を提供するための、前記メモリアレイの各々の内部と接触する少なくとも１つのコンタクトと、
    を含む、メモリデバイス。
24. 前記少なくとも１つのコンタクトは、隣接する層間に延びる複数の層間コンタクトを含み、前記層間コンタクトは、互いに垂直方向に位置整合され、かつ、互いに電気的に接続されている、請求項２３のメモリデバイス。
25. 前記層間コンタクト間の接続は、ポリシリコンを含む、請求項２４のメモリデバイス。