CN103779428A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN103779428A CN103779428A CN201210400793.7A CN201210400793A CN103779428A CN 103779428 A CN103779428 A CN 103779428A CN 201210400793 A CN201210400793 A CN 201210400793A CN 103779428 A CN103779428 A CN 103779428A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- semiconductor device
- district
- sonos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 47
- 150000004767 nitrides Chemical class 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 42
- 238000000059 patterning Methods 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 4
- 239000010409 thin film Substances 0.000 abstract 1
- 238000006396 nitration reaction Methods 0.000 description 24
- 230000000694 effects Effects 0.000 description 17
- 230000035515 penetration Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000011161 development Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004744 fabric Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 siliconoxide nitride Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是有关于一种半导体装置及其制造方法。其中该半导体装置被一层状结构所定义，该层状结构包含：一第一介电层；一数据储存层,设置于该第一介电层之上；以及一第二介电层，设置于该数据储存层之上，该层状结构实质上形成该半导体装置的一外层，举例来说，该半导体装置可为一SONOS结构，该SONOS结构实质上由一氧化物-氮化物-氧化物（ONO）薄膜所围绕。本发明同时还提供了制造该半导体装置的方法。
Description
技术领域
本发明涉及一种半导体装置，特别是涉及于一种记忆体装置及此装置的一种制造方法。
背景技术
由于持续致力于制造更小的记忆体单元及更高记忆体容量的装置使得非易失性记忆体受到关注。通常来说，大部分的发展被集中于浮动栅极快闪记忆体装置的发展，然而发展更小的记忆体单元的驱动力受到浮动栅极结构的阻碍。举例来说，浮动栅极记忆体结构中的穿隧氧化薄模的尺寸进一步地被缩小，该结构变得更容易受到漏泄电流的影响，使得浮动栅极内将损失电荷。
为克服浮动栅极快闪记忆体结构在进一步地缩小记忆体单元的尺寸下所带来的限制，快闪记忆体利用的氧化物-氮化物-氧化物（oxide nitrideoxide,ONO）层，例如是金属-氧化硅-氮化硅-氧化硅-硅（metal oxidenitride oxide silicon,MONOS）及硅-氧化硅-氮化硅-氧化硅-硅（siliconoxide nitride oxide silicon,SONOS）的结构已在开发中。电荷会累积在ONO薄膜的氮化硅薄膜层中，另一种说法如电荷捕捉层中。ONO薄膜的使用有助于减少电荷在穿隧氧化层中的损失。
图1是绘示一种现有习知的SONOS记忆体单元的剖面图。图1中的SONOS结构1具有一基材10及一ONO薄膜20设置于其上。该ONO薄膜20包括被一较低氧化层30及一较高氧化层50所围绕的一氮化硅层40。以一导电层60代表一控制栅极结构设置于该ONO薄膜20之上。一硬遮罩（hard mask,HM）层70可设置于该导电层60之上。
在操作中，该SONOS结构1可为一通道80的部分且位于具有一源极侧90及一漏极侧100的该基材10中。该通道80中的电子可得到足够的能量以克服该较低氧化层30施加的介电阻障，并且被捕捉至该氮化硅层40中。本身不导电的该氮化硅层40具有抓住一源极侧电荷110的能力，使得该源极侧电荷110不会迁移而穿越接近该漏极侧100的膜层。因此，该SONOS结构1具有抓住二数据位元的能力的特征。
一电荷在源极侧电荷110及漏极侧电荷120中的存在或缺无，是以施加一读取电压后感应该电荷的临界电压所决定。若是该源极侧电荷110或该漏极侧电荷120任一方确实抓住了一电荷，则施加该读取电压后的该临界电压将会增加。然而，在经历一读取操作后，临界电压的延长部分可能会导致该源极侧电荷110及该漏极侧电荷120交互作用。所有其造成的交互作用被称作一第二位元效应。
举例来说，若是该源极侧电荷110及该漏极侧电荷120均具有低临界电压，则该源极侧电荷110及该漏极侧电荷120之间的任何交互作用可藉由简单地选择一较低读取电压以避免。然而，举例来说，若是该漏极侧电荷120具有一高临界电压并且该源极侧电荷110具有一低临界电压，则当施加该读取电压后该漏极侧电荷120的该临界电压会再进一步增加，并且该漏极侧电荷120的较高临界电压可能导致错误读取为该源极侧电荷110困住一电荷。
而此第二位元效应一般可藉由增加该漏极电压及/或减少该基材的掺杂浓度来克服，但两种解决方法均有其各自的限制。该漏极电压的增加可减少该源极侧电荷110及该漏极侧电荷120之间的电位差，但是当记忆体装置的尺寸更加缩减时，更高的一较高漏极电压将增加漏极漏泄电流的可能性。
低基材掺杂浓度可能造成非期望的穿透效应，使得通道的长度缩短导致一短通道效应。该短通道效应可能导致错误登录该晶体管中的关闭状态或开启状态。
因此，本领域仍需要改进ONO记忆体单元结构，以克服普遍呈现于此种结构的该第二位元效应。
图2A是绘示根据一现有习知技术制造的一SONOS记忆体单元的剖面图。如图2A所示，经过现有习知技术的蚀刻工艺加工过的一残留层130实质上围绕该SONOS结构的侧壁。该残留层130可具有导电的性质。
图2B是绘示根据一现有习知技术制造的一SONOS记忆体单元的剖面图。如图2B所示，通常在经过现有习知技术中的一离子布植工艺之后残留一颗粒140，其沉积于围绕该SONOS记忆体单元的一介电材料内。
图2C是绘示根据一现有习知技术制造的多个SONOS记忆体单元的剖面图。如图2C所示，其显示了漏泄电流路径如何在具有一残留层130或一沉积颗粒140的记忆体装置内发展。此处揭示了制造SONOS记忆体单元的工艺的技术上的进步，是关于本领域所需要的可减缓漏泄电流路径的发展的一SONOS结构。
发明内容
本发明的目的在于，提供一种新的半导体装置及其制造方法，所要解决的技术问题是使其可以减少或消除第二位元效应，并且减少或消除短通道效应，及避免记忆体装置中漏泄电流路径的发展，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置,包括：一基材；一介电层,设置于基材上,该介电层具有一内缩区；一导电层，设置于该介电层上，该导电层具有一侧壁；以及一电荷捕捉薄膜，实质上围绕该介电层及该导电层的该侧壁。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中该电荷捕捉薄膜可包括：一第一介电层，共形地提供于该导电层的该侧壁及该内缩区的一表面；一数据储存材料，设置于该第一介电层上并且提供于填满该内缩区以定义一填充区；以及一第二介电层，设置于该数据储存材料之上。
前述的半导体装置，更包括一通道区设置于该基材中。该通道区具有从一源极侧至一漏极侧定义出的长度。在本发明的一些实施例中，该通道区的该长度是大于该导电层的长度。
前述的半导体装置，其中该第一介电层可为一氧化物-氮化物-氧化物（ONO）薄膜。
前述的半导体装置，其中该内缩区的一剖面实质上为梯形形状。进一步根据此实施例说明,该填充区的一剖面可实质上为抛物面形状。该内缩区可具有一长度介于约10nm至约200nm之间。在本发明的某些实施例中，该内缩区的长度可约为100nm。
该第一介电层可具有一厚度介于约1nm至约10nm间。在本发明的某些实施例中，该第一介电层的厚度约为5nm。该数据储存材料邻近于该侧壁的一厚度介于约0至约4nm间。在本发明的某些实施例中，该数据储存材料邻近于该侧壁的厚度约为1nm。
该填充区具有一贯穿深度，定义为该侧壁与该填充区内部的最远点间的距离，该贯穿深度形成约0至100nm间。在本发明的某些实施例中，该填充区的该贯穿深度可约为50nm。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置的制造方法，其步骤包括：提供一图案化单元具有：一介电层，一导电层，以及一硬遮罩层；进行蚀刻以形成一内缩区于该介电层内；以及形成一电荷捕捉薄膜实质上围绕于该图案化单元的一侧壁及该介电层的一外露部分。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置的制造方法，其中形成电荷捕捉薄膜的步骤包括:形成一第一介电层，共形地沿着该图案化单元的该侧壁及该内缩区的一表面；沉积一数据储存材料于该第一介电层之上；实质上填充该内缩区以定义一填充区；以及形成一第二介电层于该数据储存材料之上。
前述的半导体装置的制造方法，其中该第一介电层阶梯化及围绕化于该半导体装置的一穿隧氧化区上。在本发明的其他实施例中，其中该沉积及该实质上填充的步骤可实质上同时执行。
前述的半导体装置的制造方法，其中该数据储存材料为一氮化物层，并且形成该第二介电层的步骤可包括增长一氧化物层于该氮化物层上，举例来说，是藉由热氧化一部分的该氮化物层以增长。
前述的半导体装置的制造方法，其中该第一介电层为一氧化物-氮化物-氧化物（ONO）薄膜。
前述的半导体装置的制造方法，其中该内缩区的一截面实质上为梯形形状。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明半导体装置装置及其制造方法至少具有下列优点及有益效果:本发明的半导体装置及此装置的制造方法可以得到一SONOS结构，该SONOS结构会减少或消除此种装置所承受的第二位元效应。此外，该SONOS结构会减少或消除此种装置所承受的短通道效应。进一步地，本发明的SONOS结构还可避免记忆体装置中漏泄电流路径的发展。
综上所述，本发明是有关于一种半导体装置及其制造方法。其中该半导体装置被一层状结构所定义，该层状结构包含：一第一介电层；一数据储存层，设置于该第一介电层之上；以及一第二介电层，设置于该数据储存层之上，该层状结构实质上形成该半导体装置的一外层，举例来说，该半导体装置可为一SONOS结构，该SONOS结构实质上由一氧化物-氮化物-氧化物（ONO）薄膜所围绕。本发明同时还提供了制造该半导体装置的方法。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是绘示一现有习知SONOS记忆体单元的剖面图。
图2A是绘示根据一现有习知技术制造的一SONOS记忆体单元的剖面图。
图2B是绘示根据一现有习知技术制造的一SONOS记忆体单元的剖面图。
图2C是绘示根据一现有习知技术制造的多个SONOS记忆体单元的剖面图。
图3是绘示根据本发明的一实施例的一SONOS记忆体单元的剖面图。
图4A是绘示该氮化层中的电荷密度变化对一现有习知的SONOS记忆体单元的通道位置的示意图。
图4B是绘示根据本发明的一实施例中该氮化层中的电荷密度变化对一现有习知的SONOS记忆体单元的通道位置的示意图。
图4C是绘示本发明的某些实施例中SONOS记忆体单元的较低第二位元相对现有习知的SONOS记忆体单元的较高第二位元的程序电压位准减少后的可能范围的示意图。
图5A是根据本发明的一实施例绘示一图案化单元的剖面图。
图5B是根据本发明的一实施例绘示具有一梯形形状的内缩区的一图案化单元的剖面图。
图5C是根据本发明的一实施例绘示一图案化单元在经过形成一内层氧化层围绕于该单元后的剖面图。
图5D是根据本发明的一实施例绘示一图案化单元在经过在该单元上形成一氮化层沉积之后的剖面图。
图5E是根据本发明的一实施例绘示一图案化单元在经过提供该单元一外层氧化层后的剖面图。
图6是根据本发明的一实施例绘示一图案化单元的剖面图。
图7是绘示一现有习知SONOS记忆体单元及根据本发明的一实施例中一图案化单元的剖面图。
图8是根据本发明的一实施例绘示两个SONOS记忆体单元的剖面图。
图9是根据本发明的一实施例绘示制造一SONOS结构的工艺的流程图。
1、200、200′：SONOS结构 10、210、210′、610：基材
20、220、220′：ONO薄膜 30：较低氧化层
40：氮化硅层 50：较高氧化层
60、310、310′、630：导电层 70、320、320′、640：硬遮罩层
80、330、330′：通道 90、340：源极侧
100、350：漏极侧 110：源极侧电荷
120：漏极侧电荷 230、230′、680：内层氧化层
240、240′：穿隧氧化层 250、250′：栅极介电层
260、260′：上介电层 270、270′、740：氮化层
280、280′：源极侧电荷区 290、290′：漏极侧电荷区
300、300′、760：外层氧化层 315、635：侧壁
360：源极侧位元 365：漏极侧位元
370：缓冲区 380：源极侧位元电荷密度
385：漏极侧位元电荷密度 600、650、670、730、750:图案化单元
620：介电层 660：内缩区
665：距离 685：内层氧化层厚度
690：阶梯及围绕形状 700：通道区
710：源极侧区 720：漏极侧区
770：贯穿深度 780：氮化层厚度
790：现有习知通道长度 795：通道长度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体装置装置及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
在本说明书和权利要求书中，所使用的单数形式的“一”及“该”为包含多个对象，除非前后文另有说明。举例来说，“一SONOS结构”为包括多个此类SONOS结构。
尽管特定的用语被使用于本文中，但仅为一般性及描述性的字眼，并非用于限制本发明的目的。所有用语使用于本文中，包括技术性及专业术语，对于本发明所属领域的具有通常知识的技术人员在一般常识下应有相同的意义，除非另外定义其用语。其中应该了解该用语，例如是定义于普遍使用的字典内的用语，则本发明所属领域的具有通常知识的技术人员应具有相同的解读。其中应该了解该用语，例如是定义于普遍使用的字典内的用语，则其在所揭露内容的前后文中的含义与在相关领域的含意是一致的。此类一般性惯用词语常并不会被解释为理想化的或过度正式的含意,除非在本文中被明确定义。
本文中使用的“SONOS结构”是指一半导体装置的一元件，该半导体装置例如是一记忆体装置。记忆体装置的非限定性的例子包括快闪记忆体装置。可擦除可编程只读记忆体（EPROM）及电子可擦除可编程只读记忆体（EEPROM）装置也为记忆体装置的非限定性的例子。本发明的该栅极结构可为具有组装能力的一SONOS结构，可在记忆体装置，或一元件的一部件,或此种栅极结构的元件中操作。
一SONOS结构通常包括：一基材、一ONO薄膜、以及一导电层。以此种多个SONOS结构作为一记忆体装置被用于识别信息，如识别处理系统中所需的信息。一SONOS结构的一元件包括一氮化层被设置以抓住皆具有一临界电压的二信息位元。
本发明的SONOS结构及此装置的制造方法可得到一SONOS结构，该SONOS结构会减少或消除此种装置所承受的第二位元效应。此外，本发明的SONOS结构及此装置的制造方法可得到一SONOS结构，该SONOS结构会减少或消除此种装置所承受的短通道效应。进一步地，本发明的该SONOS结构可避免记忆体装置中漏泄电流路径的发展。
通常来说，本发明的该半导体装置具有实质上被一电荷捕捉薄膜所围绕的一储存结构。该半导体装置具有一基材，该储存结构设置于该基材之上。在本发明的某些实施例中,该储存结构可包括一介电层及一导电层。在本发明的一实施例中，该介电层具有一内缩区。
在本发明的某些实施例中，该电荷捕捉薄膜可包括一第一介电层，共形地提供于该导电层的该侧壁及该内缩区的一表面。在本发明的某些实施例中，该电荷捕捉薄膜更可包括一数据储存材料，该数据储存材料可设置于该第一介电层上并且提供于填满该内缩区以定义一填充区。在本发明的某些实施例中，该电荷捕捉薄膜可包括一第二介电层，实质上设置于该数据储存材料之上。
图3是绘示根据本发明的一实施例的一SONOS记忆体单元的剖面图。该SONOS结构200具有一基材210及一氧化物-氮化物-氧化物（oxide nitrideoxide,ONO）薄膜220。该ONO薄膜220包括一内层氧化层230，一氮化层270，及一外层氧化层300。该内层氧化层230围绕于操作为一栅极的一导电层310以及任选的一硬遮罩层320。该内层氧化层230一般操作为一介电层，此外，该内层氧化层230包括其功能同于一穿隧氧化层240、一栅极介电层250的一外层、以及一上介电层260的区域。该栅极介电层250本身可为一氧化层或者本领域中所知可作为一栅极介电层250的任何其他材料或组合材料。
该氮化层270实质上围绕该内层氧化层230并且也填充包括如图3的一源极侧电荷区280及一漏极侧电荷区290所示的一连续内缩区。该基材210可定义具有一源极侧340及一漏极侧350的一通道330，如图3的实施图例所示。该氮化层270的该源极侧电荷区280对应该源极侧340的一电荷捕捉层，并且该氮化层270的该漏极侧电荷区290对应该漏极侧350的一电荷捕捉层。
在不欲被理论所限制之下，该栅极介电层250提供明确定义的一介电屏障位于该源极侧电荷区280与该漏极侧电荷区290之间，该介电屏障特别指作用以实质上降低可能没有完全消除的该SONOS结构200的该第二位元效应。举例来说，图4A是绘示该氮化层中的电荷密度变化对一现有习知的SONOS记忆体单元的通道位置的示意图。该漏极侧位元365（位元-2）的电荷密度容易与该源极侧位元360（位元-1）产生干涉，特别是在低临界电压的情况下。图4B是绘示根据本发明的一实施例中该氮化层中的电荷密度变化对一现有习知的SONOS记忆体单元的通道位置的示意图。如图4B所示，栅极介电层250提供一缓冲区370介于一源极侧位元的电荷密度380与一漏极侧位元的电荷密度385之间。
图4C是绘示本发明的某些实施例中SONOS记忆体单元的较低第二位元相对现有习知的SONOS记忆体单元的较高第二位元的程序电压位准减少后的可能范围的示意图。
本发明进一步提供蚀刻该SONOS结构形成该内缩区的一较佳形状。在本发明的某些实施例中，该内缩区的一剖面实质上为梯形形状。在本发明的某些实施例中，填充区的一剖面实质上为抛物面形状。
图5A至图5E是根据本发明的一实施例绘示该单元经过不同的制造一SONOS结构的步骤以提供一填充内缩区后的剖面图。图5A是根据本发明的一实施例绘示一图案化单元600的剖面图，该图案化单元600具有一介电层620、一导电层630、以及一硬遮罩层640设置于一基材610上。
图5B是根据本发明的一实施例绘示一图案化单元650的剖面图，该图案化单元650具有一内缩区660围绕一介电层620。如图5B所示，该内缩区660的外形接近一梯形形状且围绕该介电层620。图5B的该内缩区660藉由一特别的内缩蚀刻工艺可使得该内缩区660实质上具有一梯形形状。
在本发明的一实施例中，该内缩区660的一距离665，即该导电层630的一侧壁635与该介电层620的最深穿透距离，或者说该梯形形状的最长底与最短底之间的顶垂线或高，具有一范围介于约10至约200nm间。在本发明的某些实施例中，该距离665可约为100nm。
该梯形形状的内缩区660使得能藉由该单元接受本文此处将描述的额外工艺，而形成如图3所示的该源极侧电荷区280及该漏极侧电荷区290的形状。根据本发明的一实施例，源极侧电荷区280及该漏极侧电荷区290实质上具有一抛物面形状，其尺寸可增加直到大约遇到点处，其中在上述点处的位置，该内层氧化层230形成该穿隧氧化层240于该源极侧电荷区280及该漏极侧电荷区290的底部，并且在上述点处的位置，该内层氧化层230形成该上介电层260于该源极侧电荷区280及该漏极侧电荷区290。
图5C是根据本发明的一实施例绘示一图案化单元670的一剖面具有一梯形形状的内缩区660，该内缩区660具有一内层氧化层680实质上共形地被提供于该图案化单元670的该侧壁及该内缩区660的该表面。
举例来说，该内层氧化层680可利用任何本领域已知的沉积技术沿着该图案化单元670的该侧壁及该内缩区660的该表面沉积。在本发明的某些实施例中，该内层氧化层680将沿着该图案化单元670的该侧壁热增长至该内缩区660的该表面。事实上任何形成一现有习知的该较低氧化层的已知技术均可用于形成该内层氧化层680。
在本发明的某些实施例中，举例来说，该内层氧化层可对应一穿隧氧化层/上氧化介电层。在本发明的某些实施例中，该内层氧化层可以一氧化物-氮化物-氧化物（ONO）薄膜形成。在本发明的某些实施例中，一氮化硅薄层可提供用于该穿隧氧化层/上氧化层，以抑制氧化及氮化硅热工艺导致的该栅极电极及基材的侵蚀。该氮化硅薄层接着可藉由一热氧化工艺转换为一氮氧化硅（silicon-oxy-nitride,SiOxN）层。
在本发明的一实施例中，该内层氧化层680具有从该侧壁635延伸的一内层氧化层厚度685，介于约1nm至约10nm间。在本发明的一实施例中，该内层氧化层厚度685可约为5nm。
该内层氧化层可为阶梯及围绕形状690,以较佳地定义一通道区700、一源极侧区710、以及一漏极侧区720。在不欲被理论所限制之下，此种配置可提供更好的可编程性、可擦除性、以及读取能力。
图5D是根据本发明的一实施例绘示经过沉积一氮化层740于该内层氧化层680上后的一图案化单元730的剖面图。如图5D所示，该氮化层740填入经特殊设计的梯形内缩区660
图5E是根据本发明的一实施例绘示经过形成一外层氧化层760后的一图案化单元750的剖面图。实际上，图5E的该图案化单元750可达成于图3及图6中被详加描述的完整的该SONOS结构200，该SONOS结构200可经过额外的工艺步骤，例如掺杂、蚀刻、研磨等工艺。
根据图6所示，图6是根据本发明的一实施例绘示一图案化单元的剖面图。该SONOS结构200被一贯穿深度770所定义，该贯穿深度770是该导电层310的一侧壁315至该氮化层270的材料与该内层氧化层230交会处的最深点，即该内层氧化层230与该栅极介电层250的接触处之间的距离。根据本发明的一实施例，该贯穿深度770的范围介于约0nm（即未贯穿超过该侧壁315）至约100nm间。在本发明的某些实施例中，其中该贯穿深度770约为50nm。
此外，如图6所示，该SONOS结构200进一步被一氮化层厚度780所定义,该氮化层270的该氮化层厚度780是位于接近该导电层310的该侧壁315及该硬遮罩层320处的该内层氧化层230与该外层氧化层300间。根据本发明的一实施例，该氮化层厚度780可介于约0至约4nm间。根据本发明的某些实施例，该氮化层厚度780可约为1nm。
图7是绘示图1中的一现有习知的SONOS记忆体单元1的剖面与图3所示的根据本发明的一实施例的一SONOS记忆体单元200的剖面的比较的剖面图。该现有习知的SONOS记忆体单元1具有一现有习知通道长度790，而根据本发明的一实施例的该SONOS记忆体单元200具有一通道长度795。如图7所示，根据本发明的一实施例的该SONOS记忆体单元200的该通道长度795大于该现有习知通道长度790。在本发明的一些实施例中，该通道长度795超过该导电层310的长度至少约5%、至少约10%、至少约20%、至少约25%、且至少约50%。
在不欲被理论所限制之下，本发明中该SONOS结构200的该通道长度795的增加，可改善短通道效应的表现以及在该源极侧340及该漏极侧350间的一较大的一冲击电压。在本发明的一些实施例中，该通道长度795是大于该导电层310的长度。在本发明的某些实施例中，该导电层310可为控制栅极。
一般来说，该现有习知的SONOS记忆体单元以及本发明的该SONOS记忆体单元中，基材的该源极及该漏极区可被布植入离子以适当地修正其区域的电性。可利用任何已知的布植工艺布植该源极及该漏极区。
根据本发明的一实施例，该通道长度795是大于该现有习知的通道长度790约40%。在本发明的某些实施例中，本发明中该SONOS结构200的该冲击电压是大于一现有习知的SONOS装置1约33%。
图8是根据本发明的一实施例绘示两个SONOS记忆体单元的剖面。图8是提供当设置多于一个的本发明的SONOS记忆体单元用于一记忆体装置内时的实施例。如图8的实施例所示,根据本发明的一实施例，该内层氧化层230及230′、该氮化层270及270′、以及该外层氧化层300及300′形成一连续连接的ONO层于该SONOS记忆体200&200′之间。
图9是根据本发明的一实施例绘示制造半导体装置的工艺的流程图。该制造半导体装置的工艺900包括：提供一图案化单元，该图案化单元包括一介电层、一导电层、以及任选的一硬遮罩层的步骤910。该导电层可为一栅极层如本文中的说明。进行蚀刻以形成一内缩区于该介电层内的步骤920。在本发明的某些实施例中，该内缩区可具有一梯形形状如本文中的说明。
该制造半导体装置的工艺900通常包括形成一电荷捕捉层位于该图案化单元的一侧壁的步骤。在本发明的一实施例中，形成该电荷捕捉层的步骤包括该额外的步骤930如图9所示，是形成一第一介电层，例如是一内层氧化层,实质上共形地沿着该单元的一侧壁及该内缩区的该表面形成。可任选地进行，该第一介电层可被阶梯化及围绕化于该半导体装置的一穿隧氧化区上的步骤940。该制造半导体装置的工艺900也包括沉积一数据储存材料例如一氮化层于该内层氧化层上的步骤950，以及该数据储存材料实质上填满该内缩区的步骤960。在本发明的某些实施例中，该数据储存材料设置于该第一介电层之上并且实质上同时地填满该内缩区。在本发明的某些实施例中，可执行多种步骤以确保该内缩区完全地被填满。
最后，可进行步骤970，其中一第二介电层，例如是一氧化层，可沿着该氮化层形成。举例来说，在本发明的某些实施例中，该第二介电层可沉积于该数据储存材料上。在本发明的某些实施例中，该第二介电层可成长于该数据储存材料上。在本发明的更特定的实施例中，可藉由执行一热增长步骤转换该氮化层的一部分成为一氮氧化硅（silicon-oxy-nitride,SiOxN）层，使一氧化层可增长于一氮化层上。
本发明的一层面，是提供一半导体装置，如根据本发明的任何方法制造的一SONOS结构。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种半导体装置，其特征在于其包括：
一基材；
一介电层，设置于该基材之上，该介电层具有一内缩区；
一导电层，设置于该介电层上，该导电层具有一侧壁；以及
一电荷捕捉薄膜，围绕该介电层及该导电层的该侧壁。
2.根据权利要求1所述的半导体装置，其特征在于其中该电荷捕捉薄膜包括：
一第一介电层，共形地提供于该导电层的该侧壁及该内缩区的一表面；
一数据储存材料，设置于该第一介电层上并且提供于填满该内缩区以定义一填充区；以及
一第二介电层，设置于该数据储存材料之上。
3.根据权利要求1所述的半导体装置，其特征在于其中该内缩区的一截面为梯形形状。
4.根据权利要求2所述的半导体装置，其特征在于其更包括一通道区设置在该基材中，该通道区从一源极侧至一漏极侧的长度大于该导电层的长度。
5.根据权利要求2所述的半导体装置，其特征在于其中该第一介电层为一氧化物-氮化物-氧化物薄膜。
6.一种半导体装置的制造方法，其特征在于其包括以下步骤：
提供一图案化单元，该图案化单元包括：一介电层，一导电层，以及一硬遮罩层；
进行刻蚀以形成一内缩区于该介电层内；以及
形成一电荷捕捉薄膜围绕于该图案化单元的一侧壁及该介电层的一外表面。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于其中形成该电荷捕捉薄膜的方法包括：
形成一第一介电层，共形地沿着该侧壁及该内缩区的一表面；
沉积一数据储存材料于该第一介电层之上；
填充该内缩区以定义一填充区；以及
形成一第二介电层于该数据储存材料之上。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于其中该第一介电层为一氧化物-氮化物-氧化物薄膜。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于其中该数据储存材料为一氮化物层，并且形成该第二介电层的步骤包括藉由热氧化一部分的该氮化物层以增长一氧化物层于该氮化物层上。
10.根据权利要求6所述的半导体装置的制造方法，其特征在于其中该内缩区的一截面为梯形形状。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210400793.7A CN103779428A (zh) | 2012-10-19 | 2012-10-19 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210400793.7A CN103779428A (zh) | 2012-10-19 | 2012-10-19 | 半导体装置及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103779428A true CN103779428A (zh) | 2014-05-07 |
Family
ID=50571472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210400793.7A Pending CN103779428A (zh) | 2012-10-19 | 2012-10-19 | 半导体装置及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103779428A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1610121A (zh) * | 2003-10-22 | 2005-04-27 | 应用智慧有限公司 | 凹陷捕获型存储器 |
| CN1716614A (zh) * | 2004-07-01 | 2006-01-04 | 旺宏电子股份有限公司 | 电荷捕捉记忆元件的制造方法 |
| CN102237314A (zh) * | 2010-04-20 | 2011-11-09 | 美光科技公司 | 具有多层级架构的快闪存储器 |
-
2012
- 2012-10-19 CN CN201210400793.7A patent/CN103779428A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1610121A (zh) * | 2003-10-22 | 2005-04-27 | 应用智慧有限公司 | 凹陷捕获型存储器 |
| CN1716614A (zh) * | 2004-07-01 | 2006-01-04 | 旺宏电子股份有限公司 | 电荷捕捉记忆元件的制造方法 |
| CN102237314A (zh) * | 2010-04-20 | 2011-11-09 | 美光科技公司 | 具有多层级架构的快闪存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI606583B (zh) | Non-volatile memory device method | |
| US8471328B2 (en) | Non-volatile memory and manufacturing method thereof | |
| US8058162B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| US10930351B2 (en) | Compact non-volatile memory device | |
| US8779503B2 (en) | Nonvolatile semiconductor memory | |
| TWI606551B (zh) | Non-volatile memory device method | |
| US10192879B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR102193690B1 (ko) | 수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법 | |
| CN110085592B (zh) | 闪存制造方法 | |
| US7772654B2 (en) | Methods of fabricating nonvolatile memory devices | |
| US9384989B2 (en) | Sonos device and method for fabricating the same | |
| US8836004B2 (en) | Memory device | |
| US9142684B2 (en) | Semiconductor device and method for fabricating the same | |
| US8674424B2 (en) | Memory device with charge storage layers at the sidewalls of the gate and method for fabricating the same | |
| JP2019117913A (ja) | 半導体装置およびその製造方法 | |
| CN103779428A (zh) | 半导体装置及其制造方法 | |
| KR100609067B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7541639B2 (en) | Memory device and method of fabricating the same | |
| KR102521775B1 (ko) | 수평 전하 저장층 기반 3차원 플래시 메모리 및 그 제조 방법 | |
| TWI559459B (zh) | 快閃記憶體及其製造方法 | |
| US7528038B2 (en) | Non-volatile two-transistor semiconductor memory cell and method for producing the same | |
| CN102130131A (zh) | 快闪记忆体及其制造方法与操作方法 | |
| US8698222B2 (en) | Memory device with charge storage layers at the gaps located both sides of the gate dielectric underneath the gate | |
| TWI237349B (en) | Method for fabricating a dual-bit storage nonvolatile memory | |
| US8411506B2 (en) | Non-volatile memory and operating method of memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140507 |
|
| WD01 | Invention patent application deemed withdrawn after publication |