KR102193690B1 - 수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법 Download PDF

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Abstract

수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함한다.

Description

수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY WITH HORIZONTAL CHARGE STORAGE LAYER AND OPERATION METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 동작 방법에 관한 것으로, 보다 상세하게는, 수평 전하 저장층을 갖는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.
현재 연구 개발된 3차원 구조의 플래시 메모리는, 수직 방향으로 연장 형성되는 채널층과 채널층을 감싸며 수직 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide) 구조의 전하 저장층을 포함하고 있다. 하지만, 상술한 구조의 3차원 플래시 메모리에서는 고집적을 위해 스케일이 다운된 수직 홀 내에 ONO 구조의 전하 저장층이 형성되어야 하기 때문에, 공정 복잡도가 증가하고, ONO 구조의 불균형으로 인해 메모리 셀의 문턱 전압의 균일도가 저하되는 문제가 발생될 수 있다.
이에, 기존의 3차원 플래시 메모리를 나타낸 도 1과 같은 수평 방향으로 형성되는 수평 전하 저장층을 포함하는 구조가 제안되었다. 도 1을 참조하면, 기존의 3차원 플래시 메모리(100)는 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층(110), 적어도 하나의 채널층에 연결되는 복수의 전극층들(120) 및 복수의 전극층들(120) 사이에 교번하며 개재되는 복수의 수평 전하 저장층들(130)을 포함한다.
그러나 수평 전하 저장층을 포함하는 기존의 구조는 소거 동작의 효율이 매우 낮은 단점을 갖는다.
따라서, 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 기술이 제안될 필요가 있다.
일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 복수의 수평 전하 저장층들을 복수의 전극층들 사이에 수평 방향으로 연장 형성하여 교번하며 개재하는 가운데, 복수의 전극층들을 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조로 형성함으로써, 메모리 셀의 문턱 전압의 균일도가 저하되는 문제와 소거 동작의 효율이 낮은 단점을 해결하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함한다.
일 측면에 따르면, 상기 복수의 전극층들 각각에서 상기 P+ 다결정 실리콘층은, 상기 도전성 물질층보다 얇은 두께로 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하고 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하고 나머지 전극층에 접지 전압을 인가하며 상기 적어도 하나의 채널층을 플로팅시킴으로써, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하고 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 양자점 형태를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 양자점은, 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들은, 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들 내부에 각각 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 적어도 하나의 채널층을 감싸도록 수직 방향으로 연장 형성되어 상기 복수의 전극층들과 맞닿는 적어도 하나의 터널링 절연막; 및 상기 적어도 하나의 터널링 절연막과 상기 복수의 전극층들 사이에 형성되는 복수의 게이트 절연막들을 더 포함하고, 상기 복수의 게이트 절연막들 각각은, 상기 적어도 하나의 터널링 절연막의 두께보다 두꺼운 두께로 형성되어, 상기 적어도 하나의 채널층으로부터 상기 복수의 전극층들로 전하가 이동되는 터널링을 방지하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들은, 상기 복수의 전극층들 사이에 교번하며 개재되어 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들 내부에 각각 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하는 단계; 및 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하는 단계; 상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 접지 전압을 인가하는 단계; 및 상기 적어도 하나의 채널층을 플로팅시켜, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하는 단계; 및 상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 층간 절연층들-상기 복수의 층간 절연층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계; 상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계; 및 상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 희생층들-상기 복수의 희생층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계; 상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계; 상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계; 및 상기 복수의 희생층들을 제거하여 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들을 형성하는 단계를 포함한다.
일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 복수의 수평 전하 저장층들을 복수의 전극층들 사이에 수평 방향으로 연장 형성하여 교번하며 개재하는 가운데, 복수의 전극층들을 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조로 형성함으로써, 메모리 셀의 문턱 전압의 균일도가 저하되는 문제와 소거 동작의 효율이 낮은 단점을 해결하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리에 포함되는 수평 전하 저장층의 데이터 저장 기능을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 3은 일 실시예에 따른 3차원 플래시 메모리에 포함되는 수평 전하 저장층의 데이터 저장 기능을 설명하기 위한 도면이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 적어도 하나의 채널층(210), 복수의 전극층들(220) 및 복수의 수평 전하 저장층들(230)을 포함한다.
적어도 하나의 채널층(210)은 기판 상 수직 방향으로 연장 형성되어, 복수의 전극층들(220)의 인가 전압에 따른 전하를 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(210)은 단결정 실리콘 또는 다결정 실리콘과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수 있다. 그러나 적어도 하나의 채널층(210)은 이에 제한되거나 한정되지 않고 도면과 같이 내부가 비어있지 않은 원기둥 형태로 형성될 수 있다.
이러한 적어도 하나의 채널층(210)은 수직 방향으로 연장 형성되는 가운데 내부가 빈 튜브 형태의 적어도 하나의 터널링 절연막(240)에 의해 둘러싸일 수 있다. 적어도 하나의 터널링 절연막(240)은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.
복수의 전극층들(220)은 적어도 하나의 채널층(210)에 연결되도록 수평 방향으로 연장 형성되며, 적어도 하나의 채널층(210)에 전압을 인가하는 역할을 한다. 특히, 복수의 전극층들(220) 각각은 도전성 물질층(221) 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)(222)으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 이하, 복수의 전극층들(220)이 적어도 하나의 채널층(210)과 연결된다는 것은, 도면과 같이 같이 복수의 전극층들(220)과 적어도 하나의 채널층(210) 사이에 배치되는 적어도 하나의 터널링 절연막(240) 및 후술되는 복수의 게이트 절연막들(미도시)을 통해 간접적으로 연결되는 것은 물론 복수의 전극층들(220)이 적어도 하나의 채널층(210)과 직접적으로 연결되는 것 모두를 의미할 수 있다. 또한, 이하, 복수의 전극층들(220)에 전압을 인가하는 것은, 도전성 물질층(221) 및 P+ 다결정 실리콘층(222) 모두를 통해 전압을 인가하는 것을 의미한다.
이 때, 도전성 물질층(221)은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층(222)보다 두꺼운 두께로 형성될 수 있다. 즉, P+ 다결정 실리콘층(222)은 도전성 물질층(221)보다 얇은 두께로 형성될 수 있다.
복수의 수평 전하 저장층들(230)은 복수의 전극층들(220) 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 복수의 전극층들(220)에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 적어도 하나의 채널층(210)으로부터 이동되는 전하를 저장하는 데이터 저장 기능을 갖는다.
이와 관련하여 도 3을 참조하면, 전극층들(223, 224)에 전압이 인가되는 경우 전극층들(223, 224)의 측면으로 프린징 필드(Fringing field)가 형성되게 된다. 이에, 적어도 하나의 채널층(210)의 전체 영역 중 전극층들(223, 224)에 대응하는 영역들의 전하는 복수의 수평 전하 저장층들(230) 중 전극층들(223, 224) 사이에 배치되는 수평 전하 저장층(231)으로 포집되게 된다.
이처럼 복수의 수평 전하 저장층들(230)이 수평 방향으로 연장 형성되는 가운데 데이터 저장 기능을 확보하기 때문에, 일 실시예에 따른 3차원 플래시 메모리(200)는 수직 방향으로 연장 형성되는 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제(메모리 셀의 문턱 전압의 균일도가 저하되는 문제)와, 단일 구조의 전극층 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점(소거 동작의 효율이 낮은 단점)을 해결할 수 있다.
여기서, 복수의 수평 전하 저장층들(230) 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들(230) 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들(230) 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들(230) 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들(230) 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.
이 때, 3차원 플래시 메모리(200)가 복수의 전극층들(220) 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들(250)을 더 포함함에 따라, 복수의 수평 전하 저장층들(230)은 복수의 층간 절연층들(250) 내부에 각각 형성될 수 있다. 복수의 층간 절연층들(250) 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 수평 전하 저장층들(230)만이 복수의 전극층들(220) 사이에 교번하며 개재될 수도 있다. 이에 대한 상세한 설명은 도 10을 참조하여 기재하기로 한다.
또한, 3차원 플래시 메모리(200)는 이상 설명된 구조로 제한되거나 한정되지 않고, 적어도 하나의 터널링 절연막(240)이 생략된 구조를 가질 수 있으며, 적어도 하나의 터널링 절연막(240)과 복수의 전극층들(220) 사이에 형성되는 복수의 게이트 절연막들(미도시)을 더 포함하는 구조를 가질 수 있다. 이에 대한 상세한 설명은 도 11을 참조하여 기재하기로 한다.
이상 설명된 바와 같이 수평 방향으로 연장 형성되는 복수의 수평 전하 저장층들(230)을 포함하는 3차원 플래시 메모리(200)의 동작 방법들에 대한 상세한 설명은 도 4 내지 8을 참조하여 기재하기로 하며, 제조 방법에 대한 상세한 설명은 도 12 내지 13을 참조하여 기재하기로 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 4 내지 5를 참조하면, 단계(S410)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층(510)을 사이에 두는 전극층들(520, 530)에 프로그램 전압을 인가한다.
그 후, 단계(S420)에서 3차원 플래시 메모리는, 적어도 하나의 채널층(540)에 접지 전압을 인가하여, 어느 하나의 수평 전하 저장층(510)에 대한 프로그램 동작을 수행한다.
예를 들어, 3차원 플래시 메모리는, 단계(S410)에서 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층(510)을 사이에 두는 전극층들(520, 530)에 프로그램 전압으로 20V를 인가하고, 단계(S420)에서 적어도 하나의 채널층(540)에 전지 전압인 0V를 인가함으로써, 전극층들(520, 530)의 측면으로 프린징 필드를 형성하고, 프린징 필드에 의해 적어도 하나의 채널층(540)의 전하를 어느 하나의 수평 전하 저장층(510)으로 이동시켜 프로그램 동작을 수행할 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 6 내지 7을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층(710)을 사이에 두는 전극층들(720, 730)에서 어느 하나의 전극층(720)에 소거 전압을 인가한다.
이어서, 단계(S620)에서 3차원 플래시 메모리는, 전극층들(720,730)에서 어느 하나의 전극층(720)을 제외한 나머지 전극층(730)에 접지 전압을 인가한다.
그 후, 단계(S630)에서 3차원 플래시 메모리는 적어도 하나의 채널층(740)을 플로팅시켜, 어느 하나의 수평 전하 저장층(710)에 대한 소거 동작을 수행한다.
예를 들어, 3차원 플래시 메모리는, 단계(S610)에서 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층(710)을 사이에 두는 전극층들(720, 730) 중 어느 하나의 전극층(720)에 소거 전압으로 20V를 인가하고, 단계(S620)에서 전극층들(720, 730) 중 어느 하나의 전극층(720)을 제외한 나머지 전극층(730)에 접지 전압인 0V를 인가한 뒤, 단계(S630)에서 적어도 하나의 채널층(740)을 플로팅시킴으로써, 어느 하나의 수평 전하 저장층(710)에 대한 소거 동작을 수행할 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 8 내지 9를 참조하면, 단계(S810)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층(910)을 사이에 두는 전극층들(920, 930)에서 어느 하나의 전극층(920)에 판독 전압을 인가한다.
그 후, 단계(S820)에서 3차원 플래시 메모리는, 전극층들(920, 930)에서 어느 하나의 전극층(920)을 제외한 나머지 전극층(930)에 패스 전압을 인가하여, 어느 하나의 수평 전하 저장층(910)에 대한 판독 동작을 수행한다.
예를 들어, 3차원 플래시 메모리는, 단계(S810)에서 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층(910)을 사이에 두는 전극층들(920, 930)에서 어느 하나의 전극층(920)에 판독 전압인 0V를 인가하고, 단계(S920)에서 나머지 전극층(930)에 패스 전압인 Vpass을 인가함으로써, 어느 하나의 수평 전하 저장층(910)에 대한 판독 동작을 수행할 수 있다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 10을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1000)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 동일한 구조를 갖는다. 예컨대, 3차원 플래시 메모리(1000)에 포함되는 복수의 수평 전하 저장층들(1010)은 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리의 복수의 수평 전하 저장층들과 동일하게, 복수의 전극층들(1020)의 사이에 수평 방향으로 연장 형성되며 교번하여 개재되어 데이터 저장 기능을 가질 수 있다.
다만, 3차원 플래시 메모리(1000)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 달리, 복수의 수평 전하 저장층들(1010)만이 복수의 전극층들(1020) 사이에 교번하며 개재되는 특징을 갖는다. 구체적으로, 다른 일 실시예에 따른 3차원 플래시 메모리(1000)에서 복수의 수평 전하 저장층들(1010)은 복수의 전극층들(1020) 사이에 교번하며 개재되어 복수의 전극층들(1020)을 서로 이격시키는 복수의 에어 갭(Air gap)들(1030) 내부에 각각 형성될 수 있다. 이 때, 복수의 에어 갭들(1030)은 복수의 전극층들(1020) 사이의 공간에 공기가 채워지거나, 상기 공간이 진공 상태로 유지됨으로써 형성되는 바, 복수의 전극층들(1020) 사이에는 복수의 수평 전하 저장층들(1010)만이 교번하며 개재되는 것으로 치부될 수 있다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 11을 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(1100)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 동일한 구조를 갖는다. 일례로, 3차원 플래시 메모리(1100)에 포함되는 복수의 수평 전하 저장층들(1110)은 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리의 복수의 수평 전하 저장층들과 동일하게, 복수의 전극층들(1120)의 사이에 수평 방향으로 연장 형성되며 교번하여 개재되어 데이터 저장 기능을 가질 수 있다.
다만, 3차원 플래시 메모리(1100)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 달리, 복수의 게이트 절연막들(1130)을 더 포함할 수 있다.
복수의 게이트 절연막들(1130)은 적어도 하나의 터널링 절연막(1140)과 복수의 전극층들(1120) 사이에 형성될 수 있다. 이러한 복수의 게이트 절연막들(1130)은 복수의 전극층들(1120)과 적어도 하나의 채널층(1150) 사이의 거리를 증가시켜, 복수의 전극층들(1120)에서 인가되는 전계에 의한 적어도 하나의 채널층(1150)의 오작동을 방지할 수 있다. 보다 상세하게, 복수의 게이트 절연막들(1130) 각각은, 적어도 하나의 터널링 절연막(1140)의 두께보다 두꺼운 두께로 형성되어, 적어도 하나의 채널층(1150)으로부터 복수의 전극층들(1120)로 전하가 이동되는 터널링을 방지할 수 있다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 2를 참조하여 도시된 3차원 플래시 메모리일 수 있다.
도 12를 참조하면, 단계(S1210)에서 제조 시스템은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들 및 복수의 층간 절연층들이 교번하며 적층된 반도체 구조체를 준비한다.
이 때, 복수의 전극층들 각각은, 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 도전성 물질층은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층보다 두꺼운 두께로 형성될 수 있다.
또한, 복수의 층간 절연층들 각각의 내부에는, FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성되어 있음을 특징으로 한다. 즉, 복수의 수평 전하 저장층들이 복수의 층간 절연층들의 내부에 각각 형성되어 있을 수 있다. 복수의 수평 전하 저장층들 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.
복수의 층간 절연층들 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다.
보다 상세하게, 단계(S1210)에서 제조 시스템은, 수평 방향으로 도전성 물질층을 연장 형성하고 도전성 물질층의 상부에 P+ 다결정 실리콘층을 형성함으로써 제1단 전극층을 생성한 이후, 제1단 전극층의 상부에 대략 절반 두께의 제1단 층간 절연층 하단을 형성하고 제1단 층간 절연층 하단의 상부에 제1단 수평 전하 저장층을 형성한 뒤 제1단 수평 전하 저장층의 상부에 대략 절반 두께의 제1단 층간 절연층 상단을 형성할 수 있다. 이와 같은 공정이 단수에 따라 반복적으로 수행됨으로써, 전술된 반도체 구조체가 준비될 수 있다.
이 때, 수평 전하 저장층은 양자점의 형태로 구비되는 경우, 수평 전하 저장층은 기 형성된 나노 입자들이 분산된 용매가 스핀 코팅의 방법으로 도포되고, 후열처리를 통해 용매가 제거되는 동시에 나노 입자들의 응집을 이용하여 양자점이 생성됨으로써, 형성될 수 있다. 만약, 수평 전하 저장층이 막질 형태로 구비되는 경우, 수평 전하 저장층은 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법이 이용되어 형성될 수 있다.
이어서, 단계(S1220)에서 제조 시스템은, 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성한다.
그 후, 단계(S1230)에서 제조 시스템은, 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성한다.
또한, 단계(S1230)에서 제조 시스템은, 적어도 하나의 채널층을 수직 방향으로 연장 형성하기 이전에, 적어도 하나의 수직 홀 내부의 측벽에 일정 두께로 적어도 하나의 터널링 절연막을 수직 방향으로 연장 형성할 수 있다.
이상, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하는 동시에 복수의 게이트 절연막들을 포함하지 않는 구조를 가질 때의 제조 방법에 대해 기재되었다. 만약, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하지 않는 구조를 갖는 경우, 단계(S1230)에서 적어도 하나의 터널링 절연막을 연장 형성하는 공정이 생략될 수 있다. 또한, 3차원 플래시 메모리가 복수의 게이트 절연막들을 포함하는 구조를 갖는 경우, 단계(S1220)에서 적어도 하나의 수직 홀을 생성한 이후에, 적어도 하나의 수직 홀을 통해 복수의 전극층들의 일부 영역을 수평 방향으로 식각하고 식각된 공간에 복수의 게이트 절연막들을 형성하는 공정이 추가될 수 있다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 10을 참조하여 도시된 3차원 플래시 메모리일 수 있다.
도 13을 참조하면, 단계(S1310)에서 제조 시스템은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들 및 복수의 희생층들이 교번하며 적층된 반도체 구조체를 준비한다.
이 때, 복수의 전극층들 각각은, 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 도전성 물질층은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층보다 두꺼운 두께로 형성될 수 있다.
또한, 복수의 희생층들 각각의 내부에는, FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성되어 있음을 특징으로 한다. 즉, 복수의 수평 전하 저장층들이 복수의 희생층들의 내부에 각각 형성되어 있을 수 있다. 복수의 수평 전하 저장층들 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.
보다 상세하게, 단계(S1310)에서 제조 시스템은, 수평 방향으로 도전성 물질층을 연장 형성하고 도전성 물질층의 상부에 P+ 다결정 실리콘층을 형성함으로써 제1단 전극층을 생성한 이후, 제1단 전극층의 상부에 대략 절반 두께의 제1단 층간 절연층 하단을 형성하고 제1단 층간 절연층 하단의 상부에 제1단 수평 전하 저장층을 형성한 뒤 제1단 수평 전하 저장층의 상부에 대략 절반 두께의 제1단 층간 절연층 상단을 형성할 수 있다. 이와 같은 공정이 단수에 따라 반복적으로 수행됨으로써, 전술된 반도체 구조체가 준비될 수 있다.
이 때, 수평 전하 저장층은 양자점의 형태로 구비되는 경우, 수평 전하 저장층은 기 형성된 나노 입자들이 분산된 용매가 스핀 코팅의 방법으로 도포되고, 후열처리를 통해 용매가 제거되는 동시에 나노 입자들의 응집을 이용하여 양자점이 생성됨으로써, 형성될 수 있다. 만약, 수평 전하 저장층이 막질 형태로 구비되는 경우, 수평 전하 저장층은 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법이 이용되어 형성될 수 있다.
이어서, 단계(S1320)에서 제조 시스템은, 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성한다.
그 다음, 단계(S1330)에서 제조 시스템은, 제조 시스템은, 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성한다.
또한, 단계(S1330)에서 제조 시스템은, 적어도 하나의 채널층을 수직 방향으로 연장 형성하기 이전에, 적어도 하나의 수직 홀 내부의 측벽에 일정 두께로 적어도 하나의 터널링 절연막을 수직 방향으로 연장 형성할 수 있다.
그 후, 단계(S1340)에서 제조 시스템은, 복수의 희생층들을 제거하여 복수의 전극층들을 서로 이격시키는 복수의 에어 갭들을 형성한다.
이상, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하는 동시에 복수의 게이트 절연막들을 포함하지 않는 구조를 가질 때의 제조 방법에 대해 기재되었다. 만약, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하지 않는 구조를 갖는 경우, 단계(S1330)에서 적어도 하나의 터널링 절연막을 연장 형성하는 공정이 생략될 수 있다. 또한, 3차원 플래시 메모리가 복수의 게이트 절연막들을 포함하는 구조를 갖는 경우, 단계(S1320)에서 적어도 하나의 수직 홀을 생성한 이후에, 적어도 하나의 수직 홀을 통해 복수의 전극층들의 일부 영역을 수평 방향으로 식각하고 식각된 공간에 복수의 게이트 절연막들을 형성하는 공정이 추가될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 3차원 플래시 메모리에 있어서,
    기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및
    상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들 모두에 프로그램 전압을 인가하고 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 3차원 플래시 메모리에 있어서,
    기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및
    상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하고 나머지 전극층에 접지 전압을 인가하며 상기 적어도 하나의 채널층을 플로팅시킴으로써, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 3차원 플래시 메모리에 있어서,
    기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및
    상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하고 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 수평 전하 저장층들 각각은,
    양자점 형태를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 양자점은,
    반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자인 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 수평 전하 저장층들 각각은,
    실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태인 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 수평 전하 저장층들은,
    상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들 내부에 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 적어도 하나의 채널층을 감싸도록 수직 방향으로 연장 형성되어 상기 복수의 전극층들과 맞닿는 적어도 하나의 터널링 절연막; 및
    상기 적어도 하나의 터널링 절연막과 상기 복수의 전극층들 사이에 형성되는 복수의 게이트 절연막들
    을 더 포함하고,
    상기 복수의 게이트 절연막들 각각은,
    상기 적어도 하나의 터널링 절연막의 두께보다 두꺼운 두께로 형성되어, 상기 적어도 하나의 채널층으로부터 상기 복수의 전극층들로 전하가 이동되는 터널링을 방지하는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 수평 전하 저장층들은,
    상기 복수의 전극층들 사이에 교번하며 개재되어 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들 내부에 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
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