KR102493068B1 - 듀얼 게이트 구조의 3차원 플래시 메모리 및 그 동작 방법 - Google Patents
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Abstract
듀얼 게이트 구조의 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들을 포함하고, 상기 복수의 전하 저장층들 각각은, 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 것을 특징으로 한다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 동작 방법에 관한 것으로, 보다 상세하게는, 전하 저장층의 구조와 관련된 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.
이에, 기존의 3차원 플래시 메모리를 나타낸 도 1과 같이 수직 방향으로 연장 형성되는 채널층(110)과 채널층(110)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(120)을 포함하는 구조의 3차원 플래시 메모리(100)가 제안되었다.
이러한 기존의 3차원 플래시 메모리(100)는, 채널층(110), 전하 저장층(120) 및 복수의 워드 라인들(130)이 구성하는 복수의 셀들 각각이 전하 저장층(120)을 공유하기 때문에, 대상 메모리 셀에 대한 프로그램 동작 시 인접한 메모리 셀들에 전하 로스(Charge loss)가 발생되는 문제점, 더 나아가 전하 로스가 발생되어 메모리 성능 중 리텐션(Retention) 특성이 저하되어 신뢰성이 떨어지는 문제점을 갖는다.
이에, 전하 로스를 감소시켜 메모리 신뢰성을 향상시키는 기술이 제안될 필요가 있다.
일 실시예들은 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들이 복수의 워드 라인들 사이에 교번하며 개재되는 구조를 통해, 메모리 셀들이 하나로 연결된 전하 저장층을 공유하지 않아 전하 로스를 감소시키고 메모리 신뢰성을 향상시키는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
특히, 일 실시예들은 제조 공정 복잡도를 낮추는 동시에 메모리 동작의 효율성을 향상시키기 위해, 상기 구조에서 복수의 전하 저장층들 각각이 평면 상 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 듀얼 게이트 구조의 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들을 포함하고, 상기 복수의 전하 저장층들 각각은, 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 것을 특징으로 한다.
일 측면에 따르면, 상기 복수의 전하 저장층들 각각은, 상기 적어도 하나의 채널층을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 전하 저장층들 각각은, 상기 복수의 워드 라인들과의 사이에 배치되는 절연층 및 상기 적어도 하나의 채널층과의 사이에 배치되는 절연막에 의해 상기 복수의 워드 라인들 및 상기 적어도 하나의 채널층으로부터 고립되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 전하 저장층들 각각은, 상기 복수의 워드 라인들 중 상기 복수의 전하 저장층들 각각을 사이에 두는 상하부 워드 라인들에 인가되는 네거티브 바이어스(Negative bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에는, 상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하기 위한 파지티브 바이어스(Positive bias)가 인가되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들-상기 복수의 전하 저장층들 각각은 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성됨-을 포함하는 듀얼 게이트 구조의 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층을 사이에 두는 상하부 워드 라인들에 네거티브 바이어스(Negative bias)를 인가하는 단계; 및 상기 상하부 워드 라인들에 인가되는 네거티브 바이어스에 응답하여 상기 적어도 하나의 채널층으로부터 이동되는 전하를 상기 대상 전하 저장층에 저장하는 프로그램 동작을 수행하는 단계를 포함한다.
일측에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에 파지티브 바이어스(Positive bias)를 인가하는 단계; 및 상기 이웃 워드 라인들에 인가되는 파지티브 바이어스에 응답하여, 상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 듀얼 게이트 구조의 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하여 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 복수의 워드 라인들과 직교하는 적어도 하나의 홀(Hole)을 수직 방향으로 연장 형성하는 단계; 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기의 공간들이 생성되도록 상기 적어도 하나의 홀을 통하여 상기 절연층들 각각의 일부 영역에 대한 선택적 에칭(Selective etching)을 수행하는 단계; 상기 선택적 에칭이 수행된 공간들에 복수의 전하 저장층들을 형성하는 단계; 상기 적어도 하나의 홀의 내벽에 절연막을 증착하는 단계; 및 상기 절연막이 증착된 상기 적어도 하나의 홀의 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계를 포함한다.
일측에 따르면, 상기 선택적 에칭을 수행하는 단계는, 상기 적어도 하나의 홀을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 상기 공간들을 생성하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 복수의 전하 저장층들을 형성하는 단계는, 상기 선택적 에칭이 수행된 공간들에서 노출되는 상기 복수의 워드 라인들의 표면에 절연층을 증착하는 단계; 및 상기 절연층이 표면에 증착된 복수의 워드 라인들의 사이 공간에 상기 복수의 전하 저장층들을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들이 복수의 워드 라인들 사이에 교번하며 개재되는 구조를 통해, 메모리 셀들이 하나로 연결된 전하 저장층을 공유하지 않아 전하 로스를 감소시키고 메모리 신뢰성을 향상시키는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
특히, 일 실시예들은 제조 공정 복잡도를 낮추는 동시에 메모리 동작의 효율성을 향상시키기 위해, 상기 구조에서 복수의 전하 저장층들 각각이 평면 상 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 평면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 3차원 플래시 메모리의 동작 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7h는 도 6에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 평면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 3차원 플래시 메모리의 동작 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7h는 도 6에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 평면도이다.
도 2 내지 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는, 적어도 하나의 채널층(210), 복수의 워드 라인들(220) 및 복수의 전하 저장층들(230)을 포함한다.
적어도 하나의 채널층(210)은 기판 상 수직 방향으로 연장 형성되어, 복수의 워드 라인들(220)에 인가되는 바이어스(bias)에 따른 전하를 복수의 전하 저장층들(230)에 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(210)은 단결정 실리콘, 다결정 실리콘, 다결정 실리콘 게르마늄(Poly-SiGe)과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(211)을 더 포함할 수 있다. 이러한 매립막(211)은 절연 물질로 형성됨으로써 적어도 하나의 채널층(210)의 게인(Gain)으로 인한 전하 이동(Charge migration)을 감소시킬 수 있다.
그러나 적어도 하나의 채널층(210)은 이에 제한되거나 한정되지 않고 내부가 비어있지 않은 원기둥 형태로 형성될 수도 있다.
이러한 적어도 하나의 채널층(210)은 도면과 같이 수직 방향으로 연장 형성되는 가운데 내부가 빈 튜브 형태의 터널링 절연막(212)(이하, 절연막으로 기재됨)에 의해 둘러싸일 수 있다. 절연막(212)은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3, CdO, ZnO, In2O3, ITO 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 쩔연막(212)은 3차원 플래시 메모리(200)에서 생략될 수 있다.
또한, 홀 터널링 소거(Hole tunneling erase) 효율 증가와 직접적인 터널링(Direct tunneling)에 의한 누설(Leakage)을 개선하기 위하여, 절연막(212) 대신에 BE ONO(Band-gap Engineered ONO)층이 사용될 수 있다.
이 때, 절연막(212)과 적어도 하나의 채널층(210)의 사이 경계면에는 채널 베리어층(P층)이 배치될 수도 있다.
복수의 워드 라인들(220)은 적어도 하나의 채널층(210)에 직교하며 연결되도록 수평 방향으로 연장 형성된 채, 적어도 하나의 채널층(210)에 바이어스를 인가하는 역할을 한다. 이 때, 복수의 워드 라인들(220) 각각은 도전성 물질로 형성될 수 있다. 일례로, 도전성 물질로는 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)와 같은 금속 물질 또는 다결정 실리콘 등이 사용될 수 있다.
이하, 복수의 워드 라인들(220)이 적어도 하나의 채널층(210)과 연결된다는 것은, 복수의 워드 라인들(220)과 적어도 하나의 채널층(210) 사이에 배치되는 적어도 하나의 터널링 산화막(미도시) 및 복수의 게이트 절연막들(미도시)을 통해 간접적으로 연결되는 것은 물론 복수의 워드 라인들(220)이 적어도 하나의 채널층(210)과 직접적으로 연결되는 것 모두를 의미할 수 있다.
여기서, 복수의 게이트 절연막들(미도시)은, 복수의 워드 라인들(220)과 적어도 하나의 터널링 산화막 사이에 형성되어, 복수의 워드 라인들(220)과 적어도 하나의 채널층(210) 사이의 거리를 증가시켜, 복수의 워드 라인들(220)에서 인가되는 바이어스에 의한 적어도 하나의 채널층(210)의 오작동을 방지할 수 있다. 보다 상세하게, 복수의 게이트 절연막들 각각은, 적어도 하나의 터널링 산화막의 두께보다 두꺼운 두께로 형성되어, 적어도 하나의 채널층(210)으로부터 복수의 워드 라인들(220)로 전하가 이동되는 터널링을 방지할 수 있다.
복수의 전하 저장층들(230)은, 복수의 워드 라인들(220) 사이에 교번하여 개재되며 복수의 워드 라인들(220)에 인가되는 바이어스에 의해 적어도 하나의 채널층(210)으로부터 이동되는 전하를 저장하는 데이터 저장 기능을 갖는다. 이를 위해, 복수의 전하 저장층들(230) 각각은 실리콘 질화물(Si3N4)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 복수의 전하 저장층들(230) 각각은 실리콘 질화물 이외에 설명된 데이터 저장 기능을 구현하는 다양한 물질로 형성될 수 있다.
여기서, 복수의 전하 저장층들(230)이 전하를 저장하는 것은, 복수의 워드 라인들(220)에 인가되는 바이어스의 프린징 효과로 발생되는 FN 터널링을 이용할 수 있다.
이와 같은 복수의 전하 저장층들(230) 각각은, 복수의 워드 라인들(220)과의 사이에 배치되는 절연층(240) 및 적어도 하나의 채널층(210)과의 사이에 배치되는 절연막(212)에 의해 복수의 워드 라인들(220) 및 적어도 하나의 채널층(210)으로부터 고립되는 구조를 가질 수 있다. 따라서, 하나로 연결된 전하 저장층의 구조가 아닌, 메모리 셀들에 대응하는 복수의 전하 저장층들(230)이 고립되는 구조가 3차원 플래시 메모리(200)에 적용됨으로써, 메모리 셀들이 전하 저장층을 공유하지 않아 전하 로스가 감소되고 메모리 신뢰성이 향상되는 효과가 기대될 수 있다.
이 때, 복수의 전하 저장층들(230) 각각은, 평면 상 복수의 워드 라인들(220)의 일부 영역(221)에 대응하는 크기로 형성되는 것을 특징으로 한다. 이에, 복수의 워드 라인들(220)에 바이어스가 인가됨에 따라 발생되는 전기장의 유효 면적이 복수의 전하 저장층들(230)의 평면 상 면적보다 커 메모리 동작의 효율성이 향상될 수 있다(메모리 동작 전력의 감소 및 메모리 동작 속도 향상 가능). 이하, 메모리 동작은 프로그램 동작, 소거 동작 또는 판독 동작을 의미한다.
또한, 복수의 전하 저장층들(230) 각각은, 적어도 하나의 채널층(210)을 중심으로 하여 복수의 워드 라인들(220)의 일부 영역(221)에 대응하는 크기를 갖는 원형의 튜브 형태로 형성됨으로써, 후술되는 제조 공정에서 실리콘 질화물이 증착되는 공정의 복잡도가 현저히 낮아질 수 있다(복수의 전하 저장층들(230) 각각이 평면 상 사각 형상으로 형성되는 경우 사각 형상의 꼭지점 부분까지 실리콘 질화물이 증착되기 힘들고 원 형상으로 형성되는 경우보다 증착 시간이 오래 걸림).
이러한 구조의 복수의 전하 저장층들(230)을 포함함으로써, 3차원 플래시 메모리(200)는 기존의 3차원 플래시 메모리와 차별화되는 프로그램 동작을 수행할 수 있다. 보다 상세하게, 복수의 전하 저장층들(230) 각각은 복수의 워드 라인들(220) 중 복수의 전하 저장층들(230) 각각을 사이에 두는 상하부 워드 라인들에 인가되는 네거티브 바이어스(Negative bias)에 의해 적어도 하나의 채널층(210)으로부터 이동되는 전하를 저장하는 프로그램 동작을 수행할 수 있다. 이 때, 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에는, 복수의 전하 저장층들(230) 중 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하기 위한 파지티브 바이어스(Positive bias)가 인가될 수 있다. 이에 대한 상세한 설명은 아래의 도 4 내지 5를 참조하여 기재하기로 한다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(200)는, 설명된 복수의 전하 저장층들(230)의 구조를 기반으로, 복수의 전하 저장층들(230) 각각을 사이에 두는 상하부 워드 라인들을 듀얼 게이트로 사용함으로써 게이트 제어 능력(Gate controllability)을 확보하여 데이터 저장 성능을 향상시킬 수 있으며(프로그램 노이즈를 감소시켜 기록 에러를 개선함), 메모리 동작 전력의 감소 및 메모리 동작 속도 향상 가능과 같은 메모리 동작의 효율성을 향상시키고 제조 공정의 복잡도를 감소시킬 수 있다.
이상 설명된 일 실시예에 따른 3차원 플래시 메모리(200)의 제조 방법에 대한 상세한 설명은 아래의 도 6, 7a 내지 7h를 참조하여 기재하기로 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이고, 도 5는 도 4에 도시된 3차원 플래시 메모리의 동작 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다. 이하, 설명되는 동작 방법의 주체가 되는 3차원 플래시 메모리(500)는 도 2 내지 3을 참조하여 전술된 3차원 플래시 메모리(200)를 의미한다.
3차원 플래시 메모리(500)는 단계(S410)에서, 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층(510)을 사이에 두는 상하부 워드 라인들(520, 521)에 네거티브 바이어스를 인가할 수 있다.
따라서, 3차원 플래시 메모리(500)는 단계(S420)에서, 상하부 워드 라인들(520, 521)에 인가되는 네거티브 바이어스에 응답하여 적어도 하나의 채널층(530)으로부터 이동되는 전하를 대상 전하 저장층(510)에 저장하는 프로그램 동작을 수행할 수 있다.
이 때, 별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리(500)는 단계(S410)에서, 복수의 워드 라인들 중 네거티브 바이어스가 인가되는 상하부 워드 라인들(520, 521)과 이웃하는 이웃 워드 라인들(522, 523)에 파지티브 바이어스를 인가할 수 있다.
이에, 3차원 플래시 메모리(500)는 단계(S420)에서, 이웃 워드 라인들(522, 523)에 인가되는 파지티브 바이어스에 응답하여, 복수의 전하 저장층들 중 프로그램 동작의 대상이 되는 대상 전하 저장층(510)과 이웃하는 이웃 전하 저장층들(511, 512)(이웃 워드 라인들(522, 523)에 각각 대응하는 전하 저장층들)에 발생되는 전기장을 상쇄할 수 있다. 따라서, 이웃 전하 저장층들(511, 512)에 발생되는 전기장이 상쇄되어 이웃 전하 저장층들(511, 512)로의 전하 로스가 방지되어 메모리 신뢰성이 향상될 수 있다.
이상, 일 실시예에 따른 3차원 플래시 메모리(500)가 단일 펄스(Single pulse)의 바이어스가 인가되는 프로그램 동작을 수행하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 단계 펄스가 인가되는 단계 펄스 프로그램(Incremental step pulse programming; ISSP)을 수행할 수도 있다.
소거 동작 방법의 경우, 기존의 소거 동작 방법과 동일하게 복수의 워드 라인들(510) 모두에 소거 전압이 인가되어 수행될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7h는 도 6에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다. 이하, 설명되는 제조 방법을 통해 제조되는 3차원 플래시 메모리(700)는 도 2 내지 3을 참조하여 전술된 3차원 플래시 메모리(200)의 구조를 갖게 되며, 제조 방법의 주체는 자동화 및 기계화된 제조 시스템일 수 있다.
도 6, 7a 내지 7h를 참조하면, 제조 시스템은 단계(S610)에서, 도 7a와 같이 기판 상 수평 방향으로 연장 형성되며 적층된 복수의 워드 라인들(711) 및 복수의 워드 라인들(711) 사이에 교번하여 개재되는 절연층들(712)을 포함하는 반도체 구조체(710)를 준비할 수 있다.
이어서, 제조 시스템은 단계(S620)에서, 도 7b와 같이 반도체 구조체(710)에 복수의 워드 라인들(711)과 직교하는 적어도 하나의 홀(Hole)(713)을 수직 방향으로 연장 형성할 수 있다.
그 다음, 제조 시스템은 단계(S630)에서, 도 7c와 같이 평면 상 복수의 워드 라인들(711)의 일부 영역에 대응하는 크기의 공간들(714)이 생성되도록 적어도 하나의 홀(713)을 통하여 절연층들(712) 각각의 일부 영역에 대한 선택적 에칭(Selective etching)을 수행할 수 있다.
보다 상세하게, 제조 시스템은 단계(S630)에서, 적어도 하나의 홀(713)을 중심으로 하여 복수의 워드 라인들(711)의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 공간들(714)을 생성할 수 있다.
그 다음, 제조 시스템은 단계(S640)에서, 선택적 에칭이 수행된 공간들(714)에 복수의 전하 저장층들(720)을 형성할 수 있다.
이 때, 제조 시스템은 단계(S640)에서, 도 7d와 같이 선택적 에칭이 수행된 공간들(714)에서 노출되는 복수의 워드 라인들(711)의 표면에 절연층(714-1)을 증착하고, 도 7e와 같이 절연층(714-1)이 표면에 증착된 복수의 워드 라인들(711)의 사이 공간(714-2)에 복수의 전하 저장층들(720)을 형성할 수 있다.
그 다음, 제조 시스템은 단계(S650)에서, 도 7f와 같이 적어도 하나의 홀(713)의 내벽에 절연막(730)을 증착할 수 있다.
그 후, 제조 시스템은 단계(S660)에서, 도 7g와 같이 절연막(730)이 증착된 적어도 하나의 홀(713)의 내부에 적어도 하나의 채널층(740)을 수직 방향으로 연장 형성할 수 있다.
또한, 제조 시스템은 별도의 단계로 도시되지는 않았으나, 도 7h와 같이 적어도 하나의 채널층(740)의 내부 홀(741)에 매립막(742)을 연장 형성하여, 3차원 플래시 메모리(700)를 제조완료 할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (10)
- 듀얼 게이트 구조의 3차원 플래시 메모리에 있어서,
기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및
상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들-상기 복수의 전하 저장층들 각각은, 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성됨-
을 포함하고,
상기 복수의 전하 저장층들 각각은,
상기 복수의 워드 라인들 중 상기 복수의 전하 저장층들 각각을 사이에 두는 상하부 워드 라인들에 인가되는 네거티브 바이어스(Negative bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 프로그램 동작을 수행하며,
상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에는,
상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하기 위한 파지티브 바이어스(Positive bias)가 인가되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 복수의 전하 저장층들 각각은,
상기 적어도 하나의 채널층을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 복수의 전하 저장층들 각각은,
상기 복수의 워드 라인들과의 사이에 배치되는 절연층 및 상기 적어도 하나의 채널층과의 사이에 배치되는 절연막에 의해 상기 복수의 워드 라인들 및 상기 적어도 하나의 채널층으로부터 고립되는 것을 특징으로 하는 3차원 플래시 메모리. - 삭제
- 삭제
- 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들-상기 복수의 전하 저장층들 각각은 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성됨-을 포함하는 듀얼 게이트 구조의 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층을 사이에 두는 상하부 워드 라인들에 네거티브 바이어스(Negative bias)를 인가하는 단계; 및
상기 상하부 워드 라인들에 인가되는 네거티브 바이어스에 응답하여 상기 적어도 하나의 채널층으로부터 이동되는 전하를 상기 대상 전하 저장층에 저장하는 프로그램 동작을 수행하는 단계
를 포함하고,
상기 네거티브 바이어스를 인가하는 단계는,
상기 복수의 워드 라인들 중 상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에 파지티브 바이어스(Positive bias)를 인가하는 단계; 및
상기 이웃 워드 라인들에 인가되는 파지티브 바이어스에 응답하여, 상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법. - 삭제
- 삭제
- 삭제
- 삭제
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