KR102245256B1 - 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

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Abstract

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드라인들; 및 상기 복수의 메모리 셀 스트링들이 연장 형성되는 방향에 대한 중간 지점에 형성된 채, 상기 복수의 메모리 셀 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함하고, 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링은, 상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에 형성되는 것을 특징으로 한다.

Description

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY FOR INTEGRATING AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 관한 기술로, 보다 상세하게는, 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 수직 방향으로 형성된 메모리 셀 스트링(110)-메모리 셀 스트링(110)은 채널층(111) 및 채널층(110)을 감싸도록 형성된 전하 저장층(112)을 포함함-, 메모리 셀 스트링(110)에 대해 수직 방향으로 연결되는 복수의 전극층들(120) 및 복수의 전극층들(120)에 교번하며 개재되는 복수의 절연층들(130)을 포함하는 구조를 갖는다. 이하, 복수의 전극층들(120) 각각이 워드라인으로 사용되는 바, 복수의 전극층들(120)을 복수의 워드라인들(120)로 기재한다.
여기서, 복수의 워드라인들(120)에는 외부 배선과 연결되기 위한 컨택트가 형성되어야 하기 때문에, 복수의 워드라인들(120)은 도면과 같이 계단 형상을 이루게 된다.
이러한 가운데, 3차원 플래시 메모리(100)에 포함되는 상부 배선층은 복수의 워드라인들(120)이 형성하는 계단 형상을 제외한 나머지 영역(121)에 배치되게 되고, 이러한 구조적 문제로 메모리 셀 스트링(110)은 상부 배선층(140)의 아래 영역(121)에만 형성되는 한계를 갖는다.
이에, 종래의 3차원 플래시 메모리(100)는 메모리 셀 스트링(110)이 형성되는 영역(121)이 제한되는 한계로 인해, 집적화가 떨어지는 단점을 갖는다.
따라서, 종래의 3차원 플래시 메모리(100)가 갖는 단점을 극복하는 기술이 제안될 필요가 있다.
일 실시예들은 상부 배선층과 하부 배선층만을 포함하는 3차원 플래시 메모리가 갖는 구조적 문제로 인한 메모리 셀 스트링 형성의 한계를 극복하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 중간 배선층을 포함하여 복수의 워드라인들에서 중간 배선층과 하부 배선층 사이에 위치하는 여유 영역을 확보하고, 여유 영역에 메모리 셀 스트링을 형성함으로써, 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 중간 배선층을 포함하여 확보되는 여유 영역에 메모리 셀 스트링을 형성하는 구조에서, 워드라인의 식각 공정의 반복 횟수를 감소시켜 제조 공정을 단순화하는 3차원 플래시 메모리의 제조 방법을 제안한다.
구체적으로, 일 실시예들은 복수의 워드라인들을 계단 형상으로 순서대로 적층되는 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비한 뒤, 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행함으로써, 워드라인의 식각 공정의 반복 횟수를 현저히 감소시킨 3차원 플래시 메모리의 제조 방법을 제안한다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드라인들; 및 상기 복수의 메모리 셀 스트링들이 연장 형성되는 방향에 대한 중간 지점에 형성된 채, 상기 복수의 메모리 셀 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함하고, 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링은, 상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에 형성되는 것을 특징으로 한다.
일측에 따르면, 상기 여유 영역은, 상기 복수의 워드라인들에서 상기 적어도 하나의 중간 배선층과 하부 배선층-상기 하부 배선층은 상기 복수의 메모리 셀 스트링들 각각에 대해 하부에 위치하는 배선층임- 사이에 위치하는 영역인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링은, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층을 각각 소스 전극 및 드레인 전극으로 사용하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 메모리 셀 스트링들 중 상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링을 제외한 나머지 적어도 하나의 메모리 셀 스트링은, 상기 복수의 메모리 셀 스트링들 각각에 대해 상부에 위치하는 상부 배선층 및 상기 적어도 하나의 중간 배선층을 각각 소스 전극 및 드레인 전극으로 사용하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리의 제조 방법은, 복수의 워드라인들 및 복수의 절연층들이 교대로 적층되며 적어도 하나의 중간 배선층-상기 적어도 하나의 중간 배선층은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함-이 개재된 채, 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-이 일 방향으로 연장 형성된 반도체 구조체를 준비하는 단계; 및 상기 복수의 워드라인들이 계단 형상을 갖도록 상기 반도체 구조체에 대해 식각 공정을 수행하는 단계를 포함하고, 상기 준비하는 단계는, 상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에도 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 한다.
일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 식각 공정이 수행된 이후에 남겨지는 부분과 상기 3차원 플래시 메모리에 포함되는 하부 배선층 사이에 위치하는 상기 여유 영역에 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리의 제조 방법은, 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-이 일 방향으로 연장 형성된 채, 복수의 절연층들과 교대로 적층된 복수의 워드라인들이 적어도 하나의 중간 배선층-상기 적어도 하나의 중간 배선층은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함-에 의해 상부 워드라인 그룹 및 하부 워드라인 그룹-상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹은 각각의 적어도 일부 상면이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층됨-으로 구분되는 반도체 구조체를 준비하는 단계; 및 상기 반도체 구조체 상 상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계를 포함하고, 상기 준비하는 단계는, 상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에도 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 한다.
일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 식각 공정이 수행된 이후에 남겨지는 부분과 상기 3차원 플래시 메모리에 포함되는 하부 배선층 사이에 위치하는 상기 여유 영역에 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 하부 워드라인 그룹은, 상기 상부 워드라인 그룹보다 큰 수평 크기를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 식각 공정을 동시에 수행하는 단계는, 상기 상부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수 및 상기 하부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수에 기초하여 반복 수행되는 것을 특징으로 할 수 있다.
일 실시예들은 상부 배선층과 하부 배선층만을 포함하는 3차원 플래시 메모리가 갖는 구조적 문제로 인한 메모리 셀 스트링 형성의 한계를 극복하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 중간 배선층을 포함하여 복수의 워드라인들에서 중간 배선층과 하부 배선층 사이에 위치하는 여유 영역을 확보하고, 여유 영역에 메모리 셀 스트링을 형성함으로써, 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 중간 배선층을 포함하여 확보되는 여유 영역에 메모리 셀 스트링을 형성하는 구조에서, 워드라인의 식각 공정의 반복 횟수를 감소시켜 제조 공정을 단순화하는 3차원 플래시 메모리의 제조 방법을 제안할 수 있다.
구체적으로, 일 실시예들은 복수의 워드라인들을 계단 형상으로 순서대로 적층되는 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비한 뒤, 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행함으로써, 워드라인의 식각 공정의 반복 횟수를 현저히 감소시킨 3차원 플래시 메모리의 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 5a 내지 5i은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이고, 도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 2 내지 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 복수의 메모리 셀 스트링들(210, 220, 221), 복수의 워드라인들(230) 및 적어도 하나의 중간 배선층(240)을 포함한다.
복수의 메모리 셀 스트링들(210, 220, 221) 각각은 기판(미도시) 상 일 방향으로(예컨대, 수직 방향으로) 연장 형성되며, 채널층(211) 및 채널층을 감싸는 전하 저장층(212)을 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 메모리 셀 스트링들(210, 220, 221) 각각에는 채널층(211)이 내부가 빈 튜브 형태로 연장 형성됨에 따라 그 내부에 채워지는 매립막(미도시)이 더 포함될 수 있다. 채널층(211)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 수직 방향으로 연장 형성될 수 있으며, 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 전하 저장층(212)은 복수의 워드라인들(230)을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(212)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.
또한, 도면에는 도시되지 않았지만, 복수의 메모리 셀 스트링들(210, 220, 221) 각각의 외측에는 복수의 메모리 셀 스트링들(210, 220, 221)을 각각 감싸며 수직 방향으로 연장 형성되는 복수의 터널링 절연막들(미도시)이 배치될 수 있다. 복수의 터널링 절연막들 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.
복수의 워드라인들(230)은 복수의 메모리 셀 스트링들(210, 220, 221)에 대해 수직 방향으로 연결되며, 복수의 메모리 셀 스트링들(210, 220, 221) 각각으로 전압을 인가하는 역할을 하도록 W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 여기서 복수의 워드라인들(230)은 서로 다른 길이로 연장 형성되어 계단 형상을 구성할 수 있다.
적어도 하나의 중간 배선층(240)은 복수의 메모리 셀 스트링들(210, 220, 221)이 연장 형성되는 방향에 대한 중간 지점에 형성된 채, 복수의 메모리 셀 스트링들(210, 220, 221) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하다.
예를 들어, 상부 배선층(250)이 소스 전극으로 사용되는 경우, 상부 배선층(250)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(240)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(250)이 드레인 전극으로 사용되는 경우, 상부 배선층(250)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(240)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리(200)에서 정보 저장 요소인 전하 저장층(212)의 일부 영역과 전하 저장층(212)의 일부 영역과 직접적으로 맞닿는 전극층(복수의 워드라인들(230) 중 어느 하나의 워드라인)을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리(200)는 복수의 워드라인들(230)을 포함함으로써, 복수의 워드라인들(230)과 전하 저장층(212)의 영역들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
다른 예를 들면, 적어도 하나의 중간 배선층(240)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.
즉, 상부 배선층(250) 및 적어도 하나의 중간 배선층(240) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 마찬가지로 하부 배선층(복수의 메모리 셀 스트링들(210, 220, 221) 각각에 대해 하부에 위치하는 배선층으로서 도면에는 도시되지 않았으나, 통상 복수의 워드라인들(230) 중 최하단에 위치하는 워드라인까지 커버 가능하도록 연장 형성됨) 역시 적어도 하나의 중간 배선층(240)과 함께, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.
이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 적어도 하나의 중간 배선층(240)은 물론, 상부 배선층(250) 및 하부 배선층 역시 재구성 가능하게 형성될 수 있다.
이러한 구조의 3차원 플래시 메모리(200)는, 복수의 메모리 셀 스트링들(210, 220, 221) 중 적어도 하나의 메모리 셀 스트링(220, 221)을 여유 영역(231, 232, 233, 234)에 형성함을 특징으로 한다. 이하, 여유 영역(231, 232, 233, 234)은 3차원 플래시 메모리(200)에 적어도 하나의 중간 배선층(240)이 포함됨에 따라 복수의 워드라인들(230)에서 확보되는 영역으로서, 복수의 워드라인들(230)에서 적어도 하나의 중간 배선층(240)과 하부 배선층 사이에 위치하는 영역을 의미한다.
따라서, 여유 영역(231, 232, 233, 234)에 형성되는 적어도 하나의 메모리 셀 스트링(220, 221)은 적어도 하나의 중간 배선층(240) 및 하부 배선층을 각각 소스 전극 및 드레인 전극으로 사용할 수 있다.
즉, 적어도 하나의 중간 배선층(240)을 포함하지 않고 상부 배선층(250) 및 하부 배선층만을 포함하는 종래의 3차원 플래시 메모리는, 일 실시예에 따른 3차원 플래시 메모리(200)의 여유 영역(231, 232, 233, 234)에 대응하는 영역에 메모리 셀 스트링을 형성할 경우, 하부 배선층만을 사용 가능하기 때문에 해당 메모리 셀 스트링을 동작시킬 수 없는 문제를 갖는다.
반면에, 설명된 바와 같이 일 실시예에 따른 3차원 플래시 메모리(200)는, 여유 영역(231, 232, 233, 234)에 형성되는 적어도 하나의 메모리 셀 스트링(220, 221)이 적어도 하나의 중간 배선층(240) 및 하부 배선층을 각각 소스 전극 및 드레인 전극으로 사용하도록 할 수 있기 때문에, 여유 영역(231, 232, 233, 234)을 활용할 수 있다.
이 때 복수의 메모리 셀 스트링들(210, 220, 221) 중 여유 영역(231, 232, 233, 234)에 형성되는 적어도 하나의 메모리 셀 스트링(220, 221)을 제외한 나머지 적어도 하나의 메모리 셀 스트링(210)은, 상부 배선층(250) 및 적어도 하나의 중간 배선층(240)을 각각 소스 전극 및 드레인 전극으로 사용할 수 있다.
이상, 도 3을 참조하여 복수의 워드라인들(230)이 사방으로 연장 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 한쪽 방향으로만 연장 형성되어 계단 형상이 한쪽으로만 구성되도록 하거나, 양쪽 방향으로만 연장 형성되어 계단 형상이 양쪽으로만 구성되도록 할 수도 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 5a 내지 5i은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다. 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 4 내지 5i를 참조하면, 제조 시스템은 단계(S410)에서 도 5a와 같이 복수의 워드라인들(511) 및 복수의 절연층들(512)이 교대로 적층되며 적어도 하나의 중간 배선층(513)(적어도 하나의 중간 배선층(513)은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함)이 개재된 채, 복수의 메모리 셀 스트링들(520, 530)(복수의 메모리 셀 스트링들(520, 530) 각각은 채널층(521) 및 채널층(521)을 감싸는 전하 저장층(522)을 포함함)이 일 방향으로 연장 형성된 반도체 구조체(510)를 준비한다.
이 때, 반도체 구조체(510)에는 적어도 하나의 중간 배선층(513) 중 후술되는 식각 공정(S420)이 수행된 이후에 남겨지는 부분(513-1)과 하부 배선층(복수의 메모리 셀 스트링들(520, 530) 각각에 대해 하부에 위치하는 배선층으로서 도면에는 도시되지 않았으나, 통상 복수의 워드라인들(511) 중 최하단에 위치하는 워드라인까지 커버 가능하도록 연장 형성됨) 사이에 위치하는 여유 영역(514)에 적어도 하나의 메모리 셀 스트링(530)이 형성됨을 특징으로 한다.
또한, 반도체 구조체(510)에는 상부 배선층에 대응하는 영역(515)에 나머지 적어도 하나의 메모리 셀 스트링(520)이 형성되어 있을 수 있다.
그 후, 제조 시스템은 단계(S420)에서 도 5b 내지 5i와 같이 복수의 워드라인들(511)이 계단 형상을 갖도록 반도체 구조체(510)에 대해 식각 공정을 수행한다. 이 때, 단계(S420)는 복수의 워드라인들(511)이 적층된 단수에 기초하여 반복 수행됨으로써, 복수의 워드 라인들(511)이 계단 형상을 구성하도록 할 수 있다. 이러한 식각 공정은 도 5b 내지 5i에 도시되는 바와 같이, 포토레지스트를 트림(Trim)하고 에칭하는 공정을 포함할 수 있다.
이와 같은 단계들(S410 내지 S420)을 통해 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리가 제조 완료됨으로써, 여유 영역(514)에도 적어도 하나의 메모리 셀 스트링(530)이 형성되어 고집적화가 달성될 수 있다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다. 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 6 내지 7e를 참조하면, 제조 시스템은 단계(S610)에서 도 7a와 같이 복수의 메모리 셀 스트링들(720, 730)(복수의 메모리 셀 스트링들(720, 730) 각각은 채널층(721) 및 채널층(721)을 감싸는 전하 저장층(722)을 포함함)이 일 방향으로 연장 형성된 채, 복수의 절연층들(711)과 교대로 적층된 복수의 워드라인들(712)이 적어도 하나의 중간 배선층(713)(적어도 하나의 중간 배선층(713)은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함)에 의해 상부 워드라인 그룹(710-1) 및 하부 워드라인 그룹(710-2)으로 구분되는 반도체 구조체(710)를 준비한다.
여기서, 상부 워드라인 그룹(710-1) 및 하부 워드라인 그룹(710-2)은 각각의 적어도 일부 상면이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층된다. 예를 들어, 하부 워드라인 그룹(710-2)이 상부 워드라인 그룹(710-1)보다 큰 수평 크기를 갖도록 형성됨으로써, 상부 워드라인 그룹(710-1) 및 하부 워드라인 그룹(710-2)이 적층될 경우, 하부 워드라인 그룹(710-2)의 적어도 일부 상면이 노출되는 동시에 상부 워드라인 그룹(710-1)의 적어도 일부 상면 역시 노출될 수 있다.
이 때, 반도체 구조체(710)에는 적어도 하나의 중간 배선층(513) 중 후술되는 식각 공정(S620)이 수행된 이후에 남겨지는 부분(713-1)과 하부 배선층(복수의 메모리 셀 스트링들(720, 730) 각각에 대해 하부에 위치하는 배선층으로서 도면에는 도시되지 않았으나, 통상 복수의 워드라인들(712) 중 최하단에 위치하는 워드라인까지 커버 가능하도록 연장 형성됨) 사이에 위치하는 여유 영역(714)에 적어도 하나의 메모리 셀 스트링(730)이 형성됨을 특징으로 한다.
또한, 반도체 구조체(710)에는 상부 배선층에 대응하는 영역(715)에 나머지 적어도 하나의 메모리 셀 스트링(720)이 형성되어 있을 수 있다.
그 후, 제조 시스템은 단계(S620)에서 도 7b 내지 7e과 같이 복수의 워드라인들(712)이 계단 형상을 갖도록 반도체 구조체(710) 상 상부 워드라인 그룹(710-1) 및 하부 워드라인 그룹(710-2) 각각에 대해 식각 공정을 동시에 수행한다. 이 때, 단계(S620)는 상부 워드라인 그룹(710-1)에 포함되는 워드라인들이 적층된 단수 및 하부 워드라인 그룹(710-2)에 포함되는 워드라인들이 적층된 단수에 기초하여 반복 수행됨으로써, 복수의 워드 라인들(712)이 계단 형상을 구성하도록 할 수 있다. 예를 들어, 상부 워드라인 그룹(710-1)에 포함되는 워드라인들이 적층된 단수와 하부 워드라인 그룹(710-2)에 포함되는 워드라인들이 적층된 단수가 동일한 경우, 단계(S620)는 상부 워드라인 그룹(710-1)에 포함되는 워드라인들이 적층된 단수(또는 하부 워드라인 그룹(710-2)에 포함되는 워드라인들이 적층된 단수)와 동일한 횟수만큼 반복 수행될 수 있다. 식각 공정은 도 7b 내지 7e에 도시되는 바와 같이, 포토레지스트를 트림(Trim)하고 에칭하는 공정을 포함할 수 있다.
이러한 식각 공정은 도 4 내지 5i를 참조하여 전술된 단계(S430)이 비해 절반으로 줄어든 횟수만큼 반복수행 되기 때문에, 제조 공정이 단순화될 수 있다.
이와 같은 단계들(S610 내지 620)을 통해 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리가 제조 완료됨으로써, 여유 영역(714)에도 적어도 하나의 메모리 셀 스트링(730)이 형성되어 고집적화가 달성될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 집적화를 도모하는 3차원 플래시 메모리에 있어서,
    기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-;
    상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드라인들; 및
    상기 복수의 메모리 셀 스트링들이 연장 형성되는 방향에 대한 중간 지점에 형성된 채, 상기 복수의 메모리 셀 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 포함하고,
    상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링은,
    상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에 형성되며,
    상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링은,
    복수의 메모리 셀들을 구성하도록 상기 채널층 및 상기 전하 저장층을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 여유 영역은,
    상기 복수의 워드라인들에서 상기 적어도 하나의 중간 배선층과 하부 배선층-상기 하부 배선층은 상기 복수의 메모리 셀 스트링들 각각에 대해 하부에 위치하는 배선층임- 사이에 위치하는 영역인 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링은,
    상기 적어도 하나의 중간 배선층 및 상기 하부 배선층을 각각 소스 전극 및 드레인 전극으로 사용하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제2항에 있어서,
    상기 복수의 메모리 셀 스트링들 중 상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링을 제외한 나머지 적어도 하나의 메모리 셀 스트링은,
    상기 복수의 메모리 셀 스트링들 각각에 대해 상부에 위치하는 상부 배선층 및 상기 적어도 하나의 중간 배선층을 각각 소스 전극 및 드레인 전극으로 사용하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 집적화를 도모하는 3차원 플래시 메모리의 제조 방법에 있어서,
    복수의 워드라인들 및 복수의 절연층들이 교대로 적층되며 적어도 하나의 중간 배선층-상기 적어도 하나의 중간 배선층은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함-이 개재된 채, 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-이 일 방향으로 연장 형성된 반도체 구조체를 준비하는 단계; 및
    상기 복수의 워드라인들이 계단 형상을 갖도록 상기 반도체 구조체에 대해 식각 공정을 수행하는 단계
    를 포함하고,
    상기 준비하는 단계는,
    상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에도 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계이며,
    상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링은,
    복수의 메모리 셀들을 구성하도록 상기 채널층 및 상기 전하 저장층을 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  6. 제5항에 있어서,
    상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계는,
    상기 적어도 하나의 중간 배선층 중 상기 식각 공정이 수행된 이후에 남겨지는 부분과 상기 3차원 플래시 메모리에 포함되는 하부 배선층 사이에 위치하는 상기 여유 영역에 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  7. 집적화를 도모하는 3차원 플래시 메모리의 제조 방법에 있어서,
    복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-이 일 방향으로 연장 형성된 채, 복수의 절연층들과 교대로 적층된 복수의 워드라인들이 적어도 하나의 중간 배선층-상기 적어도 하나의 중간 배선층은 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능함-에 의해 상부 워드라인 그룹 및 하부 워드라인 그룹-상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹은 각각의 적어도 일부 상면이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층됨-으로 구분되는 반도체 구조체를 준비하는 단계; 및
    상기 반도체 구조체 상 상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계
    를 포함하고,
    상기 준비하는 단계는,
    상기 3차원 플래시 메모리에 상기 적어도 하나의 중간 배선층이 포함됨에 따라 상기 복수의 워드라인들에서 확보되는 여유 영역에도 상기 복수의 메모리 셀 스트링들 중 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계이며,
    상기 여유 영역에 형성되는 적어도 하나의 메모리 셀 스트링은,
    복수의 메모리 셀들을 구성하도록 상기 채널층 및 상기 전하 저장층을 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 제7항에 있어서,
    상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계는,
    상기 적어도 하나의 중간 배선층 중 상기 식각 공정이 수행된 이후에 남겨지는 부분과 상기 3차원 플래시 메모리에 포함되는 하부 배선층 사이에 위치하는 상기 여유 영역에 상기 적어도 하나의 메모리 셀 스트링이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  9. 제7항에 있어서,
    상기 하부 워드라인 그룹은,
    상기 상부 워드라인 그룹보다 큰 수평 크기를 갖는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  10. 제7항에 있어서,
    상기 식각 공정을 동시에 수행하는 단계는,
    상기 상부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수 및 상기 하부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수에 기초하여 반복 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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