CN101771056A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101771056A
CN101771056A CN200910265542A CN200910265542A CN101771056A CN 101771056 A CN101771056 A CN 101771056A CN 200910265542 A CN200910265542 A CN 200910265542A CN 200910265542 A CN200910265542 A CN 200910265542A CN 101771056 A CN101771056 A CN 101771056A
Authority
CN
China
Prior art keywords
poly
pattern
silicon pattern
silicon
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910265542A
Other languages
English (en)
Inventor
郑泰雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101771056A publication Critical patent/CN101771056A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。所述半导体器件包括：在半导体衬底上形成的第一多晶硅图案；在第一多晶硅图案侧面形成的第二多晶硅图案，使得第二多晶硅图案延伸至高于第一多晶硅图案的高度；在由第一多晶硅图案的上表面和第二多晶硅图案的侧面所限制的区域中形成的第三多晶硅图案；和电连接第二多晶硅图案和第三多晶硅图案的接触。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法，并且更具体涉及用于存储器件的半导体器件及其制造方法。
背景技术
在半导体器件中，电可擦可编程只读存储器(EEPROM)型快闪存储器件包括浮置栅极和控制栅极以通过电容耦合将高的电压施加到浮置栅极。
为了对EEPROM型快闪存储器件进行编程，在对控制栅极施加电压后，将与控制栅极对浮置栅极的耦合率成比例的电压施加到浮置栅极。
为了从EEPROM型快闪存储器件擦除数据，带电的电子通过产生高电压而从浮置栅极发出，因此单元晶体管的阈值电压降低。
换言之，将与控制栅极和浮置栅极之间的耦合率成比例的电压施加到控制栅极，由此实施编程和擦除操作。
但是，常规单元结构在通过仅仅使用对应于彼此面对的控制栅极和浮置栅极之间的面积的电容来改善耦合率中存在限制。因此，由于耦合率下降，所以控制栅极需要高的电压，因此电源效率可能会下降。近来，随着高集成度的快速进展，单元尺寸减小。因此，已经进行保持单元间的均匀结构的研究。
发明内容
提供可用于存储器件的半导体器件及其制造方法。根据一个实施方案，提供半导体器件，包括：在半导体衬底上形成的第一多晶硅图案；在第一多晶硅图案侧面形成的第二多晶硅图案，其中第二多晶硅图案的高度高于第一多晶硅图案的高度；在由第一多晶硅图案的上表面和第二多晶硅图案的侧面所限制的区域中形成的第三多晶硅图案，和与第二多晶硅图案和第三多晶硅图案电连接的接触。
根据另一个实施方案，提供制造半导体器件的方法，包括：形成具有间隔物形式的第二多晶硅图案，同时与在半导体衬底上堆叠的第一氧化物层图案、第一多晶硅图案、第二氧化物层图案和第一氮化物层图案的侧面相接触；移除在堆叠体的侧面的第二多晶硅图案之间的第一氮化物层图案；在其中移除第一氮化物层图案的第二多晶硅图案之间的内部区域中形成具有间隔物形式的一对硬掩模图案，其中所述硬掩模图案在第一多晶硅图案的上表面之上和第二多晶硅图案的内侧壁之上；通过使用所述硬掩模图案蚀刻第一多晶硅图案形成彼此相邻的第一多晶硅浮置栅极图案，使得半导体衬底在第一多晶硅图案的中心部分暴露出；间隙填充第一多晶硅浮置栅极图案之间的间隔；在由第一多晶硅浮置栅极图案的上表面和第二多晶硅图案的侧面所限制的区域中形成第三多晶硅图案；和形成与第二多晶硅图案和第三多晶硅图案电连接的接触，使得第二多晶硅图案和第三多晶硅图案短接在一起。
附图说明
图1-13是显示制造根据一个实施方案的半导体器件的方法的横截面图。
具体实施方式
下文中，将参考附图描述半导体器件及其制造方法的实施方案。
在实施方案的描述中，应理解当层(或膜)称为在另一层或衬底“上”时，其可直接在另一层或衬底上，或者也可存在中间层。此外，应理解当层称为在另一层“下”时，其可直接在另一层下，或者也可存在一个或更多个中间层。此外，应理解当层称为在两层“之间”时，其可以是两层之间仅有的层，或者也可存在一个或更多个中间层。
图1-13是显示制造根据一个实施方案的半导体器件的方法的横截面图。
在半导体衬底100上可形成隔离层(未示出)以限定有源区。尽管未示出，但是可通过离子注入工艺在半导体衬底100上形成阱区。
如图1所示，在依次沉积第一氧化物层111a、第一多晶硅层112a、第二氧化物层113a和第一氮化物层114a之后，在第一氮化物层114a上形成第一光刻胶图案200。
第一氧化物层111a可以通过热工艺、化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺中的一种来形成。
第一多晶硅层112a可以通过低压化学气相沉积(LPCVD)工艺在第一氧化物层111a上形成。
第二氧化物层113a和第一氮化物层114a可以通过CVD工艺形成。
第一氮化物层114a上的第一光刻胶图案200限定其中将形成一对第一多晶硅浮置栅极图案112的区域。
如图2所示，通过使用第一光刻胶图案200作为掩模来蚀刻第一氧化物层111a、第一多晶硅层112a、第二氧化物层113a和第一氮化物层114a。
通过该蚀刻工艺，在半导体衬底100上形成第一氧化物层图案111、第一多晶硅图案112b、第二氧化物层图案113和第一氮化物层图案114。
第一氧化物层图案111起到隧道氧化物的功能。
第一多晶硅图案112b在随后的工艺中进一步图案化以用作浮置栅极。
第二氧化物层113实施缓冲氧化物功能，以在随后的蚀刻工艺中保护第一多晶硅图案112b。
第一氮化物层图案114限定用于后续形成的自对准控制栅极的区域。
然后，如图3所示，形成第三氧化物层110。第三氧化物层110可以在第一多晶硅图案112b的侧壁上和半导体衬底100上形成。第三氧化物层110可以不在第一氮化物层图案114上形成。在沉积第三氧化物层110之后，第二多晶硅层116a在半导体衬底100上沉积为高度等于或大于堆叠图案111、112b、113和114的高度，同时覆盖堆叠图案111、112b、113和114。
如图4所示，蚀刻第二多晶硅层116a，以形成具有间隔物形式并且与堆叠图案111、112b、113和114的侧面接触的第二多晶硅图案116。第二多晶硅层116a可以通过干回蚀技术进行蚀刻。
第二多晶硅图案116具有与半导体衬底100上的堆叠图案111、112b、113和114相同的高度，并且仅仅暴露位于堆叠图案111、112b、113和114的最上层的第一氮化物层图案114的上表面。
然后，如图5所示，移除第一氮化物层图案114，以暴露在第一多晶硅图案112b上表面上的第二氧化物层图案113、以及具有从第一多晶硅图案112b侧面突出的间隔物形式的第二多晶硅图案116的内侧面。因此，形成由第一多晶硅图案112b和第二多晶硅图案116所限制的控制栅极区118。
在第二多晶硅图案116的暴露的表面上沉积第四氧化物层120。第四氧化物层120起到缓冲氧化物的功能。
因此，第一氧化物层图案111插入在半导体衬底100上保留的第一多晶硅图案112b和半导体衬底100之间。第三氧化物层110插入第二多晶硅图案116和半导体衬底100之间、以及第一多晶硅图案112b和第二多晶硅图案116之间。第二氧化物层图案113可保留在第一多晶硅图案112b上。第四氧化物层120在第二多晶硅图案116的暴露表面上形成。
然后，如图6所示，沉积第二氮化物层122a以覆盖包括第一多晶硅图案112b和第二多晶硅图案116的半导体衬底100。
如图7所示，蚀刻第二氮化物层122a，以在控制栅极区118内形成具有间隔物形式的一对硬掩模图案122，使得控制栅极区118的中心部分暴露出。第二氮化物层122a可通过回蚀技术蚀刻。
硬掩模图案122具有在控制栅极区118中的一对间隔物的形式，使得与第一多晶硅图案112b上表面上的第三层图案113和第二多晶硅图案116的内侧壁上的第四氧化物层120相接触，由此暴露出与随后工艺中形成的第一多晶硅浮置栅极图案112之间的临界尺寸(CD)对应的第一多晶硅图案112b的中心部分的区域(见图8)。
使用第二氮化物层122a形成的硬掩模图案122来确保当通过用于蚀刻第一多晶硅图案112b的光刻工艺形成第一多晶硅浮置栅极图案112时的容限。当蚀刻第一多晶硅图案112b时，硬掩模图案122屏蔽套刻误差，以保持第一多晶硅浮置栅极图案112之间的CD(见图8)。因此，可以改善光刻工艺的可靠性，并且可以确保相邻单元之间的均匀的结构和均匀的特性。
在形成硬掩模图案122之后，形成第二光刻胶图案300以在第一多晶硅图案112b中限定浮置栅极区，如图8所示。
当用第二光刻胶图案300作为掩模实施蚀刻工艺时，移除第一多晶硅图案112b的中心部分和与该中心部分对应的第一氧化物层111，以暴露半导体衬底100。将第一多晶硅图案112b图案化以形成相邻的第一多晶硅浮置栅极图案112。第一多晶硅浮置栅极图案112之间的CD必须设定为尽可能小，以使得当在随后的工艺中间隙填充第一多晶硅浮置栅极图案112之间的间隔时，间隙填充的上表面是平坦化的。
形成第一多晶硅浮置栅极图案112之后，将杂质注入半导体衬底100的暴露部分中以形成源极结128。
如图9所示，移除硬掩模图案122，并且沉积第五氧化物层130a，使得在第一多晶硅浮置栅极图案112之间的间隔中间隙填充第五氧化物层130a。
如图10所示，通过湿回蚀移除第五氧化物层130a，使得第五氧化物层图案130保持间隙填充第一多晶硅浮置栅极图案112之间的间隔。第五氧化物层图案130具有与第一多晶硅浮置栅极图案112相同的高度。第五氧化物层图案130防止第三多晶硅层134a(见图11)在后续工艺中沉积在第一多晶硅浮置栅极图案112之间的间隔中。
通过湿回蚀技术移除第五氧化物层130a之后，暴露出第二多晶硅图案116、第一多晶硅浮置栅极图案112和衬底100的表面。
如图11所示，在该暴露的表面上沉积第六氧化物层131之后，沉积第三多晶硅层134a。
第六氧化物层131补偿当对第五氧化物层130a进行回蚀工艺时损失的氧化物层。第六氧化物层131用作用于第三多晶硅层134a的栅极氧化物层。在干回蚀工艺中，第六氧化物层131也可用作第二多晶硅图案116的缓冲层。
如图12所示，蚀刻第三多晶硅层134a以形成第三多晶硅图案134，所述第三多晶硅图案134具有间隔物形式并且位于第一多晶硅浮置栅极图案112的上表面之上，同时与在第二多晶硅图案116的侧壁的第六氧化物层131接触。
第三多晶硅图案134可以如下形成：对第三多晶硅层134a进行干回蚀，并且使用第二多晶硅图案116作为防护层和使用第六氧化物层131作为第二多晶硅图案116的缓冲层。
具有间隔物形式的第三多晶硅图案134具有：位于第一多晶硅浮置栅极图案112的上表面之上同时与第六氧化物层131接触的下表面、以及与在第二多晶硅图案116的侧壁处的第六氧化物层131相接触的侧壁。此外，第三多晶硅图案134具有与第二多晶硅图案116基本相同的高度。
形成第三多晶硅图案134之后，将杂质注入半导体衬底100中以形成漏极结138。
然后，如图13所示，形成层间电介质(ILD)140。然后，形成同时短接第二多晶硅图案116和第三多晶硅图案134的第一接触150以及与漏极结138连接的第二接触160。
第一接触150与第二多晶硅图案116、第六氧化物层131和第三多晶硅图案134接触。因此，第一接触150通过同时短接第二多晶硅图案116和第三多晶硅图案134以使第二多晶硅图案116和第三多晶硅图案134作为一个控制栅极。
因此，第一多晶硅浮置栅极图案112的侧面对应于(和受控于)第二多晶硅图案116，第一多晶硅浮置栅极图案112的上表面对应于(和受控于)第三多晶硅图案134，使得浮置栅极和控制栅极之间的接触面积增加。因此，耦合率提高。
如果通过在上述结构中的第一接触150将电压施加到第二多晶硅图案116和第三多晶硅图案134，则电压施加到第一多晶硅浮置栅极图案112。因此，沟道热电子在漏极结138中产生并且存储在浮置栅极(第一多晶硅浮置栅极图案112)中。如上所述，编程/擦除操作可通过对第二多晶硅图案116和第三多晶硅图案134施加电压来控制。
如上所述，在根据实施方案的半导体器件中，通过使用氮化物层作为硬掩模来实施自对准栅极工艺，从而可以保持相邻单元间的均匀的结构和均匀的特性。
分别在第一多晶硅浮置栅极图案112的侧面上和上表面上形成的第二多晶硅图案116和第三多晶硅图案134用作控制栅极。因此，浮置栅极和控制栅极之间的接触面积增加，从而可改善耦合率特性。因此，可实现更有效的低电压驱动。
在本说明书中对″一个实施方案″、″实施方案″、″示例性实施方案″等的任何引用，表示与该实施方案相关描述的具体的特征、结构或特性包含于本发明的至少一个实施方案中。在说明书不同地方出现的这些措词不必都涉及相同的实施方案。此外，当结合任何实施方案描述具体的特征、结构或特性时，认为将这种特征、结构或特性与其它的实施方案相关联均在本领域技术人员的范围之内。
虽然已经参考大量说明性实施方案描述了实施方案，但是应理解本领域技术人员可设计很多的其它改变和实施方案，这些也将落入本公开的原理的精神和范围内。更具体地，在公开、附图和所附的权利要求的范围内，在本发明的组合排列的构件和/或结构中可能具有各种的变化和改变。除构件和/或结构的变化和改变之外，对本领域技术人员而言，可替代的用途也会是显而易见的。

Claims (10)

1.一种半导体器件，包括：
在半导体衬底上形成的第一多晶硅图案；
在所述第一多晶硅图案的侧面形成的第二多晶硅图案，其中所述第二多晶硅图案的高度高于所述第一多晶硅图案高的高度；
在由所述第一多晶硅图案的上表面和所述第二多晶硅图案的侧面所限制的区域中形成的第三多晶硅图案；和
电连接所述第二多晶硅图案和所述第三多晶硅图案的接触。
2.权利要求1的半导体器件，还包括：
插入所述第一多晶硅图案和所述半导体衬底之间的隧道氧化物层；
插入所述第二多晶硅图案和所述半导体衬底之间的第一栅极氧化物层；和
在所述第一多晶硅图案上和所述第二多晶硅图案侧面上的第二栅极氧化物层，使得所述第二栅极氧化物层插入所述第一多晶硅图案的上表面和所述第三多晶硅图案之间、插入所述第三多晶硅图案和所述第二多晶硅图案的侧面之间、以及插入所述第一多晶硅图案和所述第二多晶硅图案的侧面之间。
3.权利要求1的半导体器件，还包括：
在所述第一多晶硅图案一侧的所述半导体衬底上形成的第一杂质区域；和
在所述第二多晶硅图案一侧的所述半导体衬底上形成的第二杂质区域。
4.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上形成第一氧化物层图案、第一多晶硅图案、第二氧化物层图案和第一氮化物层图案的堆叠体；
形成具有间隔物形式的第二多晶硅图案，同时与在所述半导体衬底上堆叠的所述第一氧化物层图案、第一多晶硅图案、第二氧化物层图案和第一氮化物层图案的侧面相接触；
从接触所述第一氮化物层图案的侧面的所述第二多晶硅图案之间移除所述第一氮化物层图案，以形成控制栅极区；
在所述控制栅极区中形成具有间隔物形式的一对硬掩模图案，其中所述一对硬掩模图案在所述第一多晶硅图案的上表面上和所述第二多晶硅图案的各个内侧壁上形成；
通过使用所述硬掩模图案作为蚀刻掩模来蚀刻所述第一多晶硅图案直至暴露出在所述第一多晶硅图案的中心部分处的所述半导体衬底，来形成彼此相邻的第一多晶硅浮置栅极图案；
间隙填充所述第一多晶硅浮置栅极图案之间的间隔；
在由所述第一多晶硅浮置栅极图案的上表面和所述第二多晶硅图案的侧面所限制的区域中形成第三多晶硅图案；和
形成电连接所述第二多晶硅图案和所述第三多晶硅图案的接触。
5.权利要求4的方法，其中形成具有间隔物形式的所述第二多晶硅图案包括：
在所述半导体衬底上堆叠的所述第一氧化物层图案、所述第一多晶硅图案、所述第二氧化物层图案和所述第一氮化物层图案的侧面沉积缓冲氧化物层；
在所述缓冲氧化物层上沉积第二多晶硅层；和
对所述第二多晶硅层实施干回蚀工艺。
6.权利要求5的方法，还包括：在所述第二多晶硅图案的暴露表面上沉积缓冲氧化物层。
7.权利要求4的方法，其中形成所述一对硬掩模图案包括：
沉积第二氮化物层以覆盖包括所述第一多晶硅图案和所述第二多晶硅图案的所述半导体衬底；和
对所述第二氮化物层实施回蚀工艺。
8.权利要求4的方法，其中在由所述第一多晶硅浮置栅极图案的上表面和所述第二多晶硅图案的侧面所限制的区域中形成所述第三多晶硅图案包括：
在所述第一多晶硅浮置栅极图案的上表面上和所述第二多晶硅图案的侧面上沉积栅极氧化物层；
形成第三多晶硅图案以覆盖所述第一多晶硅浮置栅极图案的上表面和所述第二多晶硅图案的侧面；和
使用所述第二多晶硅图案作为防护层实施干回蚀工艺以形成所述第三多晶硅图案。
9.权利要求4的方法，还包括：在所述第一多晶硅图案的中心部分暴露的所述半导体衬底上形成第一杂质区域。
10.权利要求4的方法，还包括：在所述第二多晶硅图案的一侧的所述半导体衬底上形成第二杂质区域。
CN200910265542A 2008-12-31 2009-12-25 半导体器件及其制造方法 Pending CN101771056A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2008-0138890 2008-12-31
KR1020080138890A KR20100080243A (ko) 2008-12-31 2008-12-31 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN101771056A true CN101771056A (zh) 2010-07-07

Family

ID=42283788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910265542A Pending CN101771056A (zh) 2008-12-31 2009-12-25 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20100163953A1 (zh)
KR (1) KR20100080243A (zh)
CN (1) CN101771056A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425507A (zh) * 2013-08-29 2015-03-18 台湾积体电路制造股份有限公司 闪存结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096223B1 (ko) 2009-10-30 2011-12-22 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
US9368644B2 (en) * 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
KR102617139B1 (ko) * 2018-04-09 2023-12-26 삼성전자주식회사 반도체 소자 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US20060170028A1 (en) * 2004-12-30 2006-08-03 Hee-Seog Jeon Non-volatile memory device, methods of fabricating and operating the same
US20060186460A1 (en) * 2005-02-23 2006-08-24 Samsung Electronics Co., Ltd. Split gate flash memory device having self-aligned control gate and method of manufacturing the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2597719B2 (ja) * 1989-07-31 1997-04-09 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US5991204A (en) * 1998-04-15 1999-11-23 Chang; Ming-Bing Flash eeprom device employing polysilicon sidewall spacer as an erase gate
US6125060A (en) * 1998-05-05 2000-09-26 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
JP3425887B2 (ja) * 1999-03-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US6208557B1 (en) * 1999-05-21 2001-03-27 National Semiconductor Corporation EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming
JP4058232B2 (ja) * 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
US6740557B1 (en) * 2001-07-02 2004-05-25 Taiwan Semiconductor Manufacturing Company Spacer like floating gate formation
JP4065671B2 (ja) * 2001-08-31 2008-03-26 シャープ株式会社 不揮発性半導体記憶装置、その製造方法及びその動作方法
US20040084713A1 (en) * 2002-10-30 2004-05-06 Taiwan Semiconductor Manufacturing Company Structure with composite floating gate by poly spacer in flash
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100471188B1 (ko) * 2003-01-24 2005-03-10 삼성전자주식회사 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법
US6987695B2 (en) * 2003-03-25 2006-01-17 Promos Technologies Inc. Writing data to nonvolatile memory
US6635533B1 (en) * 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
US6737700B1 (en) * 2003-05-13 2004-05-18 Powerchip Semiconductor Corp. Non-volatile memory cell structure and method for manufacturing thereof
KR100518595B1 (ko) * 2003-09-09 2005-10-04 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
KR100539247B1 (ko) * 2004-02-04 2005-12-27 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
KR100564628B1 (ko) * 2004-06-16 2006-03-28 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법
US20060011967A1 (en) * 2004-07-15 2006-01-19 Skymedi Corporation Split gate memory structure and manufacturing method thereof
JP5045105B2 (ja) * 2004-11-16 2012-10-10 日本電気株式会社 不揮発性半導体記憶装置，その駆動方法およびその製造方法
TWI277204B (en) * 2005-06-27 2007-03-21 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
KR100660283B1 (ko) * 2005-12-28 2006-12-20 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
US8320191B2 (en) * 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2010050208A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US20060170028A1 (en) * 2004-12-30 2006-08-03 Hee-Seog Jeon Non-volatile memory device, methods of fabricating and operating the same
US20060186460A1 (en) * 2005-02-23 2006-08-24 Samsung Electronics Co., Ltd. Split gate flash memory device having self-aligned control gate and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425507A (zh) * 2013-08-29 2015-03-18 台湾积体电路制造股份有限公司 闪存结构及其形成方法
CN104425507B (zh) * 2013-08-29 2017-10-27 台湾积体电路制造股份有限公司 闪存结构及其形成方法

Also Published As

Publication number Publication date
US20100163953A1 (en) 2010-07-01
KR20100080243A (ko) 2010-07-08

Similar Documents

Publication Publication Date Title
US7208796B2 (en) Split gate flash memory
US7186607B2 (en) Charge-trapping memory device and method for production
KR100674958B1 (ko) 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법
US7951670B2 (en) Flash memory cell with split gate structure and method for forming the same
US20020000602A1 (en) V-shaped flash memory structure
CN108807400B (zh) P沟道闪存单元及其操作方法、制造方法和闪存器件
US7049189B2 (en) Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations
CN100499081C (zh) Nor型闪存单元阵列的制造方法
KR101604199B1 (ko) 플래시 메모리 반도체 소자 및 그 제조 방법
JP2006511940A (ja) 横型フローティングスペーサを備えたマルチレベルメモリセル
CN101771056A (zh) 半导体器件及其制造方法
JP2011035169A (ja) 不揮発性半導体記憶装置及びその製造方法
CN211350659U (zh) 多次可编程存储器的单元结构
TWI272717B (en) Nonvolatile semiconductor memory device and its manufacturing method
US7355243B2 (en) Flash memory device and method for fabricating the same
KR20200105897A (ko) 전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들
CN111384056A (zh) 非易失性存储器及其形成方法
CN101714560A (zh) Eeprom以及用于制造eeprom的方法
US7358559B2 (en) Bi-directional read/program non-volatile floating gate memory array, and method of formation
KR100803674B1 (ko) 노아 플래시 메모리 장치 및 그 제조 방법.
CN111430452A (zh) 多次可编程存储器的单元结构及其制作方法
CN1971918A (zh) 非易失性半导体存储器及其制造方法
CN103117281A (zh) 半导体存储器件及其制造方法
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
US9018085B2 (en) Method of fabricating memory device with charge storage layer at gap located side of gate dielectric underneath the gate

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100707