JP2011035169A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。特に、半導体基板の表面に柱状凸部を形成し、柱状凸部の側壁にスプリットゲートを設けた不揮発性半導体記憶装置に関する。
フラッシュメモリ等の不揮発性半導体記憶装置では、高集積化のため様々な構造のメモリセルが開発されている。特に、メモリセルを立体的構造にして、メモリセルの集積度を上げる技術が注目を浴びている。
特許文献１には、半導体基板の表面に柱状凸部を設け、その柱状凸部の側壁に電荷蓄積層を設ける不揮発性半導体記憶装置が記載されている。図８は、その断面図である。図８に示すように、半導体基板１０１の表面に設けた柱状凸部１０２の側壁に電荷蓄積層１２４を形成し、電荷蓄積層１２４を柱状凸部１０２との間に挟み込むように制御ゲート１０８を形成する。電荷蓄積層１２４と制御ゲート１０８は柱状凸部の周囲の少なくとも一部を取り囲むように形成する。すなわち、特許文献１では、半導体基板１０１の表面に設けた柱状凸部１０２の側壁に電荷蓄積層１２４と制御ゲート１０８を形成することで、小さい占有面積で電荷蓄積層１２４と制御ゲート１０８の間の容量を十分大きく確保することが出来る。またドレイン１１０は溝によって分離されていることより素子分離領域が小さく出来る。特許文献１では、柱状凸部１０２毎に１つのメモリセルが形成される。
特開平４−７９３６９号公報
以下の分析は本発明により与えられる。特許文献１では、電荷蓄積層をセル（柱状凸部）毎に分離して形成している。従って、セル（柱状凸部）間には、電荷蓄積層を分離して形成することができるだけのスペースが必要であり、高集積化には限界がある。
本発明の１つの側面による不揮発性半導体記憶装置は、半導体基板の表面に第１の柱状凸部と第２の柱状凸部が離間して形成され、前記第１、第２の柱状凸部は、周辺部と先端部とにソースドレインの一方と他方とが形成され、前記周辺部と先端部との間の側壁の表面に、電荷蓄積膜とメモリゲート線とが積層された第１積層構造と、ゲート酸化膜と制御ゲート線とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、前記第１積層構造が前記第１、第２の柱状凸部の間にも形成され、それによって、前記第１の柱状凸部と第２の柱状凸部とで、前記メモリゲート線が共通に接続されている。
また、本発明の他の側面による不揮発性半導体記憶装置は、半導体基板の表面に第１の方向と前記第１の方向と交差する第２の方向にマトリクス状に複数の柱状凸部が形成され、それぞれ前記柱状凸部は、周辺部と先端部とにソースドレインの一方と他方とが形成され、前記周辺部と先端部との間の側壁の表面に、電荷蓄積膜とメモリゲート線とが積層された第１積層構造と、ゲート酸化膜と制御ゲート線とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを含み、前記第１積層構造が、前記第１の方向の柱状凸部間にも形成され、それによって、前記第１の方向の柱状凸部の間でメモリゲート線が共通に接続されている。
本発明のさらに他の側面による不揮発性半導体記憶装置の製造方法は、半導体基板の表面に複数の柱状凸部を形成する工程と、前記柱状凸部の先端部と周辺部にそれぞれソースドレイン領域を形成する工程と、前記半導体基板の表面に第１絶縁膜と第１ゲート層とを積層した後、エッチバックにより前記柱状凸部の側壁のうち、先端部に近い部分を除く側壁の表面に前記第１絶縁膜と第１ゲート層が積層された第１のゲートを形成する工程と、前記第１ゲート層の表面と前記第１ゲート層で覆われていない前記半導体基板の表面に第２絶縁膜と第２ゲート層とを積層し、前記柱状凸部の側壁のうち、第１ゲート層で覆われていない先端部に近い部分の表面に前記第２絶縁膜と第２ゲート層とが積層された第２のゲートを形成する工程と、を含み、前記第１絶縁膜、第２絶縁膜のうち、いずれかが、電荷蓄積膜である。
本発明によれば、柱状凸部毎に不揮発性メモリセルの電荷蓄積膜を分離していないので柱状凸部間の距離を微細化した不揮発性半導体記憶装置が得られる。
また、柱状凸部に高密度にスプリットゲート型の不揮発性メモリセルを形成する不揮発性半導体記憶装置の製造方法が得られる。
本発明の一実施例による不揮発性半導体記憶装置の（ａ）平面図と、（ｂ）そのｂｂ’断面図と、（ｃ）ｃｃ’断面図である。 一実施例の不揮発性半導体記憶装置の製造工程を示す断面図である。 図２に続く製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 本発明の別な実施例による不揮発性半導体記憶装置の（ａ）平面図と、（ｂ）そのｂｂ’断面図と、（ｃ）ｃｃ’断面図である。 特許文献１に記載の従来の不揮発性半導体記憶装置の断面図である。
まず、本発明の実施形態の概要について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
本発明の一実施形態の不揮発性半導体記憶装置は、例えば図１（ｃ）、図７（ｃ）に示すように、半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部（２ａ、２ｂ）は、周辺部と先端部とにソースドレインの一方３と他方８とが形成され、周辺部８と先端部３との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部の間（２ａと２ｂとの間）にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている。第１の柱状凸部２ａと第２の柱状凸部２ｂの間の電荷蓄積膜４を除去していないので、その分、柱状凸部を密集して形成することができる。なお、一般的に、不揮発性半導体記憶装置の電荷蓄積層としては、導電層であるフローティングゲートを用いたものと、絶縁層であるトラップ層を用いたものがある。本発明者の知見によれば、電荷蓄積層としてトラップ層を用いたものであれば、メモリセル間で電荷の移動がないのでメモリセルの間で電荷蓄積層を分離する必要はない。また、上記構成において、電荷蓄積膜４により、下地の導電層（第１のソースドレイン領域３又は制御ゲート線７）とメモリゲート線５とを絶縁することもできる。
また、例えば図６（ｂ）に示すように、第１、第２の柱状凸部で、周辺部に設けられたソースドレインの一方３が共通に接続され、先端部に設けられたソースドレインの他方８がそれぞれ別のビット線１１に接続されている。したがって、第１、第２の柱状凸部で、それぞれ独立してデータを記憶し、独立してデータを読み出すことができる。また、例えば図１、図７に示すように、第２積層構造（６＋７）が第１、第２の柱状凸部（２ａ、２ｂ）の間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、制御ゲート線７が共通に接続されている。
また、例えば図１、図７に示すように、半導体基板１の表面に第１の方向（ｃｃ’断面の方向）と第１の方向と交差する第２の方向（ｂｂ’断面の方向）にマトリクス状に複数の柱状凸部２が形成され、それぞれ柱状凸部２は、周辺部と先端部とにソースドレインの一方３と他方８とが形成され、周辺部３と先端部８との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを含み、第１積層構造（４＋６）が、第１の方向（ｃｃ’断面の方向）の柱状凸部２間にも形成され、それによって、第１の方向（ｃｃ’断面の方向）の柱状凸部２の間でメモリゲート線５が共通に接続されている。
さらに、一例として図１、図７に示すように、マトリクス状に形成された柱状凸部間の間隔は、第１の方向（ｃｃ’断面の方向）より第２の方向（ｂｂ’断面の方向）が大きく、第２積層構造（６＋７）が、第１の方向（ｃｃ’断面の方向）の柱状凸部２間でつながって、第２の方向（ｂｂ’断面の方向）の柱状凸部２間で離間して形成され、それによって、制御ゲート線７が第１の方向（ｃｃ’断面の方向）に接続され、第２の方向（ｂｂ’断面の方向）に分離されて形成されている。また、図１、６、７に示すように、第１の方向（ｃｃ’断面の方向）と交差する方向（Ｙ軸の方向）に複数のビット線１１が形成され、複数のビット線１１は、それぞれ柱状凸部２の先端部に設けられたソースドレインの他方８に接続されている。さらに、周辺部に形成されたソースドレインの一方３は、各柱上凸部２の周辺部３で共通につながって形成されている。
さらに、一例として図１に示すように、第１積層構造（４＋５）が、第１の方向（ｃｃ’断面の方向）の柱状凸部間の半導体基板１の底部の表面と、柱状凸部２の側壁のうち底部寄りの側壁の表面とに形成され、第２積層構造（６＋７）が、第１積層構造（４＋５）の表面と、柱状凸部２の側壁のうち第１積層構造（４＋５）により覆われていない先端部寄りの側壁の表面とに形成されている。
また、一例として図７に示すように、第２積層構造（６＋７）が、第１の方向（ｃｃ’断面の方向）の柱状凸部２間の半導体基板１の底部の表面と、柱状凸部２の側壁のうち底部寄りの側壁の表面と、に形成され、第１積層構造（４＋５）が、第２積層構造（６＋７）の表面と、柱状凸部２の側壁のうち第２積層構造（６＋７）により覆われていない先端部寄りの側壁の表面と、に形成されている。さらに、第１積層構造（４＋５）が、第２の方向（ｂｂ’断面の方向）の柱状凸部２間の第２積層構造（６＋７）で覆われていない半導体基板１の表面にも形成され、それによって第２の方向（ｂｂ’断面の方向）の柱状凸部２の間でもメモリゲート線５が共通に接続されている。上記構成によれば、第２の方向（ｂｂ’断面の方向）にも、電荷蓄積膜４とメモリゲート線５の分離を行わないので、第２の方向（ｂｂ’断面の方向）の柱状凸部２間の距離を縮小できる。
また、電荷蓄積膜４が内部にトラップ層を含む絶縁膜である。さらに、上記不揮発性半導体記憶装置がブロック単位にデータの消去が可能なフラッシュメモリである。
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、一例として図２〜図６に示すように、半導体基板１の表面に複数の柱状凸部２を形成する工程と、柱状凸部２の先端部８と周辺部３にそれぞれソースドレイン領域を形成する工程（図２）と、半導体基板１の表面に第１絶縁膜と第１ゲート層とを積層した（図３）後、エッチバックにより柱状凸部２の側壁のうち、先端部に近い部分を除く側壁の表面に第１絶縁膜と第１ゲート層が積層された第１のゲートを形成する工程（図４）と、第１ゲート層の表面と第１ゲート層で覆われていない半導体基板１の表面に第２絶縁膜と第２ゲート層とを積層し、柱状凸部２の側壁のうち、第１ゲート層で覆われていない先端部に近い部分の表面に第２絶縁膜と第２ゲート層とが積層された第２のゲートを形成する工程（図５）と、を含み、第１絶縁膜、第２絶縁膜のうち、いずれかが、電荷蓄積膜４である。図２〜図６のように第１絶縁膜を電荷蓄積膜４として、電荷蓄積膜４とメモリゲート線５をゲート酸化膜６、制御ゲート線７より先に形成してもよいし、図７のように、第２絶縁膜を電荷蓄積膜４として、電荷蓄積膜４とメモリゲート線５をゲート酸化膜６、制御ゲート線７より後に形成してもよい。
また、複数の柱状凸部２を形成する工程において、半導体基板１の表面に複数の柱状凸部２を第１の方向（図１（ａ）と図７（ａ）のｃｃ’断面の方向）と、第１の方向（ｃｃ’断面の方向）より間隔を空けて第１の方向と交差する第２方向（ｂｂ’断面の方向）と、にマトリクス状に形成し、エッチバックにより複数の柱状凸部２間における半導体基板１の底面のうち、第１の方向（ｃｃ’断面の方向）の柱状凸部２間に形成された第１ゲート層と第１絶縁層とを残し、第２の方向の柱状凸部２間に形成された第１ゲート層と第１絶縁層とが除去されるようにエッチバックを行い、それによって、各柱状凸部２に形成された第１のゲートが第１の方向に接続され、第２の方向に分離されるように形成し、第２のゲートを形成する際に、少なくとも第１の方向に隣接する第２ゲートが第２ゲート層により共通に接続されるように形成する。すなわち、少なくとも第１の方向（ｃｃ’断面の方向）の柱状凸部２間の電荷蓄積膜４を分離しないので、少なくとも第１の方向に柱状凸部２を近接して配置することができる。
また、図４（ａ）に示す第１のゲートを形成する工程は、ドライエッチングにより露出している第１ゲート層をエッチングする工程と、エッチングする工程により露出した第１絶縁膜を除去する工程と、を含む。また、一例として、図６（ａ）、（ｂ）、図１（ａ）、図７（ａ）に示すように、それぞれ柱状凸部２の先端部のソースドレイン領域８に接続される複数のビット線１１を第１の方向（ｃｃ’断面の方向）と交差する方向（図１（ａ）、図７（ａ）では、Ｙ軸の方向）に配線する工程を含む。以下、実施例について、図面を参照して詳しく説明する。
［実施例１の構成］
図１（ａ）は、実施例１の不揮発性半導体記憶装置のメモリセル部分を示す平面図である。また、図１（ｂ）、図１（ｃ）はそれぞれ、図１（ａ）におけるｂｂ’断面図と、ｃｃ’断面図である。半導体基板１上に複数の柱状凸部２がｃｃ’断面の方向とｂｂ’断面の方向にマトリクス状に形成されている。なお、ｂｂ’断面の方向とｃｃ’断面の方向は、図１（ａ）に示すようにかならずしも直交する必要はないが、直交する方向であってもかまわない。柱状凸部２間の距離は、ｃｃ’断面の方向の方が、ｂｂ’断面の方向の距離より狭く形成されている。図１では、柱状凸部２は、円柱状の凸部であるが、角柱状の凸部であってもよい。
柱状凸部２周辺の半導体基板１の表面には、第１のソースドレイン領域３が形成され、柱状凸部２の先端部分には、第２のソースドレイン領域８が形成されている。この第１のソースドレイン領域３と第２のソースドレイン領域８は、両者の電圧によってどちらか一方がソースとなり他方がドレインとなり、このドレインとソースとの間に不揮発性メモリセルのゲートが形成される。図１（ｂ）に示すように、柱状凸部２の側壁のサイドウォール状のメモリゲート線５が電荷蓄積膜４を柱状凸部２の表面との間に挟んで設けられている。なお、電荷蓄積膜４は、ＯＮＯ膜等のトラップ層を有する絶縁膜である。
サイドウォール状のメモリゲート線５は、柱状凸部２の側壁のうち、第１のソースドレイン領域３に近い底部寄りの部分を取り囲んで覆って形成されており、柱状凸部２の側壁のうち、第２のソースドレイン領域８が形成された先端部分に近い側壁には、形成されていない。柱状凸部２の周囲には、メモリゲート線５の外側からさらにサイドウォール状にゲート酸化膜６と制御ゲート線７との積層構造が形成されている。そのゲート酸化膜６と制御ゲート線７との積層構造により、メモリゲート線５により覆われていない先端部分に近い側壁の部分は、覆われている。
さらに、各柱状凸部２の先端部分に形成された第２のソースドレイン領域８は、各柱状凸部２の先端部よりさらに上層に設けられたビット線１１に接続される（図１（ａ）参照。図１（ｂ）、（ｃ）では、ビット線の記載は省略している）。ビット線１１は、ｃｃ’断面の方向とは交差する方向（図１（ａ）では、ｃｃ’断面と直交するＹ軸の方向）に配線され、ｃｃ’断面方向に並ぶ柱状凸部２の第２のソースドレイン領域８には、それぞれ、異なるビット線１１に接続される。なお、図１（ａ）では、ｂｂ’断面の方向とビット線１１の配線の方向は一致していないが、一致させてもよい。図１（ａ）のようにビット線１１とｃｃ’断面の方向を直交させ、ｂｂ’断面の方向をビット線１１と配線方向とずらすことにより、ビット線１１の数を増やし、メモリセルをより密集して配置できる。
上記柱状凸部２毎に第１のソースドレイン領域３、メモリゲート線５、電荷蓄積膜４、制御ゲート線７、ゲート酸化膜６、ビット線１１に接続された第２のソースドレイン領域８によってスプリットゲート型の不揮発性メモリセルが形成されている。なお、半導体基板１の底部の表面に設けられた第１のソースドレイン領域３は、各メモリセルで共通の電位が供給される。
また、図１（ｂ）に示すｂｂ’断面では、柱状凸部２間の距離がある程度あるため、サイドウォール状に形成された電荷蓄積膜４とメモリゲート線５との積層構造、ゲート酸化膜６と制御ゲート線７との積層構造が柱状凸部２間で分離して形成されているが、図１（ｃ）に示すｃｃ’断面では、柱状凸部２間の距離が狭いため、柱状凸部２間が電荷蓄積膜４とメモリゲート線５との積層構造、及びゲート酸化膜６と制御ゲート線７との積層構造で埋まっており、ｃｃ’断面方向に配置された柱状凸部２間では、この電荷蓄積膜４とメモリゲート線５との積層構造、ゲート酸化膜６と制御ゲート線７との積層構造がつながって形成されている。したがって、ｃｃ’断面方向の各メモリセルは、共通のメモリゲート線５と制御ゲート線７に接続されることになる。また、電荷蓄積膜４は絶縁膜であり、電荷蓄積膜４にトラップされた電荷は電荷蓄積膜４の中を移動することはないので、各メモリセルの電荷蓄積膜４は互いにつながっていても問題はない。実施例１において、半導体基板１の底部の表面に設けられた第１のソースドレイン領域３の表面に電荷蓄積膜４が設けられ、そのさらに表面にメモリゲート線５が形成されるが、電荷蓄積膜４は絶縁膜であるので、第１のソースドレイン領域３とメモリゲート線５とを間に設けられた電荷蓄積膜４により絶縁することもできる。
特に、ｃｃ’断面方向については、メモリセル毎に電荷蓄積膜４を分離して形成する必要がないので、柱状凸部２間の距離を短くして集積度を上げることができる。
［実施例１の動作］
次に、実施例１の不揮発性半導体記憶装置の動作について説明する。メモリセルの選択は、図１中のメモリゲート線５と制御ゲート線７とビット線１１とを選択することにより行う。書込時には第１のソースドレイン領域３に正電圧（例えば４．５Ｖ）と、メモリゲート線５に正電圧（例えば５．５Ｖ）を印加し、制御ゲート線７にはメモリゲート線５より低い正電圧を印加し、第２のソースドレイン領域８を０Ｖに接地する。この時第２のソースドレイン領域８から第１のソースドレイン領域３へ流れる電子の一部がメモリゲート線５の下部のチャネルで加速され、一部がメモリゲート線５下のトラップ膜となる電荷蓄積層４に注入されることで書込が行われる。このとき、共通のメモリゲート線５と制御ゲート線７に接続され、書込みを行わないメモリセルに対しては第２のソースドレイン領域８にビット線１１から正電圧（例えば１．８Ｖ）を印加し書込みを防止する。
消去時は第１のソースドレイン領域３に正電圧（例えば４．５Ｖ）、メモリゲート線５に負電圧（例えば−３．０Ｖ）を印加する。この時、メモリゲート線５下の第１のソースドレイン領域３内でバンド間トンネルによる電子正孔対を発生し、この正孔の一部が第１のソースドレイン領域３の電界で加速して電荷蓄積膜４に注入されることで消去が行われる。制御ゲート線７には０Ｖ又は負電圧（０〜−３Ｖ程度）を与え、第２のソースドレイン領域８は０Ｖに接地する。なお、消去は全セル一括消去を行う。
読み出し時には第１のソースドレイン領域３を接地し、メモリゲート線５に正電圧（例えば２Ｖ）、第２のソースドレイン領域８に正電圧（例えば１Ｖ）を印加し、制御ゲート線７に正電圧（例えば２Ｖ）を与えることで、ドレイン−ソース間に電流が流れる。この時、電荷蓄積膜４（トラップ膜）中に電子が蓄積されている状態（書込状態）では電流は小さく、正孔が蓄積されている又は殆ど電子が蓄積されていない状態（消去状態）では電流が大きくなることを利用してメモリセルに記憶されたデータを読み出す。
［実施例１の製造方法］
次に、上記実施例１の不揮発性半導体記憶装置についてその製造方法について図２〜図６を参照して説明する。なお、図２〜図６の各製造工程において、図２（ａ）〜図６（ａ）は、図１（ａ）におけるｂｂ’方向の断面図であり、図２（ｂ）〜図６（ｂ）は、図１（ａ）におけるｃｃ’方向の断面図である。
最初にシリコン半導体基板１上にレジストパターンを形成しドライエッチングにて柱状凸部２となる部分以外を垂直形状に溝を掘り半導体基板１の表面に柱状凸部２を形成する。ここで、柱状凸部２は、図１（ａ）に示すｃｃ’断面の方向と、ｂｂ’断面の方向にマトリクス状に複数形成する。なお、ｃｃ’断面の方向の柱状凸部２間の間隔は、ｂｂ’断面の方向の柱状凸部２間の間隔より狭い。次にイオン注入装置によりイオン注入を行い柱状凸部２が設けられた半導体基板１の柱状凸部２の先端部８と柱状凸部２周辺の底部３の表面にそれぞれソースドレイン領域を形成する（図２）。ソースドレイン領域（３、８）は柱状凸部２に不揮発性メモリセルが形成された後、一方がソース、他方がドレインとして機能する。先端部８と周辺部３のどちらがソースとなり、どちらがドレインになるかは、書込みや読出しの動作モードによって変わる。
その後、柱状凸部２が形成された半導体基板１の表面に、ＣＶＤ法によりトラップ膜となる電荷蓄積膜４とポリシリコン（ゲート層１５）とを成長させる。電荷蓄積層４は例えば、ＯＮＯ膜（シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜）でもよい。なお、図３（ａ）に示すように柱状凸部２間の間隔が広いｂｂ’断面では、柱状凸部２に沿った凹凸ができるが、図３（ｂ）に示すように柱状凸部２間の間隔が狭いｃｃ’断面では、柱状凸部２の間の凹部は、ポリシリ（ゲート層１５）でほぼ埋めつくされる。
さらに、ドライエッチングにてポリシリコン（ゲート層１５）を上方からエッチングして、メモリゲート線５を形成する。このエッチングは、柱状凸部２先端部のゲート層１５が完全に除去され、柱状凸部２先端部の電荷蓄積層４が露出するまでエッチバックする。このエッチバックにより、柱状凸部２間の間隔が広い図３（ａ）に示すｂｂ’断面の方向の柱状凸部２間では、柱状凸部２の先端部と同様にポリシリコン（ゲート層１５）が完全に除去され、電荷蓄積層４の表面が露出する。一方、図３（ｂ）に示す間隔が狭いｃｃ’断面の方向の柱状凸部２間では、上層のポリシリは除去されるが、下層のポリシリは残り、電荷蓄積層４の表面は露出しない。その後、表面が露出した電荷蓄積膜（トラップ膜）４をウェットエッチングにより除去し、図４（ａ）に示すｂｂ’断面において、柱状凸部２の先端部を除く半導体基板１底部寄りの部分の側壁に電荷蓄積層４とメモリゲート線５との積層構造を形成する。柱状凸部２間では、半導体基板１の底部の表面が露出する。図４（ｂ）に示すｃｃ’断面では、柱状凸部２間の下層部に電荷蓄積層４とメモリゲート線５との積層構造が残り、半導体基板１の底部は露出しない。
さらに、ＣＶＤ法にて、メモリゲート線５と半導体基板１の表面が露出した部分にゲート酸化膜６の成長を行い、さらにその上にポリシリコンの成長を行う。その後、メモリゲート線５と同様にポリシリコンをドライエッチングすることで制御ゲート線７を形成し、表面が露出したゲート酸化膜６をウェットエッチングにて除去する。その結果、図５（ａ）に示すように、柱状凸部２間の距離の広いｂｂ’断面では、半導体基板１の底部の表面が露出するが、図５（ｂ）に示すように柱状凸部２間の距離の狭いｃｃ’断面では、柱状凸部２間に制御ゲート線７が残り、制御ゲート線７より下の層が露出することはない。
次に、ＰＳＧ膜などの酸化膜により露出している第１のソースドレイン領域３と第２のソースドレイン領域８の上に層間絶縁膜９を形成し、層間絶縁膜９の上層から第２のソースドレイン領域８に達するコンタクト１０を形成し、層間絶縁膜９とコンタクト１０の上にビット線１１を形成し電極を接続し、実施例１の不揮発性半導体記憶装置を完成させる。
［実施例２の構成］
図７（ａ）は、実施例２の不揮発性半導体記憶装置のメモリセル部分を示す平面図である。また、図７（ｂ）、図７（ｃ）はそれぞれ、図７（ａ）におけるｂｂ’断面図と、ｃｃ’断面図である。実施例２について、実施例１と構成、動作、製造方法が同一である部分は、同一の符号を付し、詳しい説明は省略する。実施例１では、柱状凸部２側壁の半導体基板１底部側（柱状凸部２の周辺側）に電荷蓄積層４とメモリゲート線５とを積層した第１積層構造を設け、その第１の積層構造より柱状凸部２の先端部寄りにゲート酸化膜６と制御ゲート線７との第２積層構造を設けていた。実施例２では、第１積層構造と第２積層構造の順番が逆であり、柱状凸部２の側壁のうち、半導体基板１の底部よりの側壁に酸化膜６と制御ゲート線７との第２積層構造を設け、第２積層構造より柱状凸部２の先端部寄りの側壁に電荷蓄積層４とメモリゲート線５とを積層した第１積層構造を設けている。しかし、どちらの実施例でも、柱状凸部２の周辺部と先端部とにソースドレインの一方３と他方８を設け、その一方と他方の間の側壁に第１積層構造と第２積層構造により、メモリゲート線５と制御ゲート線７を設けたスプリットゲート型の不揮発性メモリセルを形成していることにおいては、変わりはない。周辺部と先端部との間にメモリゲート線５と制御ゲート線７を設ける順番が違うだけである。
また、実施例１では、図１（ｂ）に示すように、マトリクス状に設けた柱状凸部２のうち、ｂｂ’断面方向に設けた柱状凸部２の間では電荷蓄積膜４とメモリゲート線５はつながっておらず、別々にメモリゲート線５を生成していた。しかし、実施例２では、図７（ｂ）に示すように、電荷蓄積膜４とメモリゲート線５は、ｂｂ’断面方向にもつながっており、共通のメモリゲート線５が接続されている。また、下地の第１のソースドレイン領域３の上に電荷蓄積層４が形成されているため、電荷蓄積層４によって、第１のソースドレイン領域とメモリゲート線５とが絶縁できる。そのため、ｂｂ’間の柱状凸部２間の間隔を実施例１よりさらに狭くすることが可能である。すなわち、ビット線１１方向にもメモリゲート線５を共通にすることにより、メモリセルのレイアウト面積をより小さくすることができる。なお、共通にするメモリゲート線５は、２本でもよいし、３本以上のメモリゲート線を共通にしてもよい。
［実施例２の動作］
なお、メモリセルの動作は書込み、読み出し対象とするセルに対しては実施例１と同一であるが、書込み対象とするセルと共通のメモリゲート線５、又はビット線１１に接続されるセルに対しては誤書込みの対策として書込み時の制御ゲート電圧を負電位（例えば−１Ｖ）にする。
［実施例２の製造方法］
実施例２の製造方法は、図３の製造工程で、電荷蓄積膜４に代えてゲート酸化膜６を成長させる。したがって、図４の製造工程のエッチバックにより、実施例１の電荷蓄積膜４とメモリゲート線５との積層構造を先に形成していたのに対し、ゲート酸化膜６と制御ゲート線７との積層構造を半導体基板１の上に形成する。実施例１と同様に、ｂｂ’断面の柱状凸部２間では、エッチバックにより、制御ゲート線７とゲート酸化膜６は完全に除去され、半導体基板１底部の表面が露出する。引き続いて、ＣＶＤ法により、制御ゲート線７の上及び表面が露出した半導体基板１の上にＯＮＯ膜等の電荷蓄積層４とメモリゲート線５を成長させる。さらに、ドライエッチングにより柱状凸部２の先端が露出するまで半導体基板１表面の上方からエッチングする。このとき、ｂｂ’断面方向の柱状凸部２間の間隔は実施例１より狭くしているので、上記ドライエッチングによっても柱状凸部２間のメモリゲート線５は完全に除去されることなく、表面に残る。従って、図７に記載の不揮発性メモリセルの構造が得られる。さらにその後、実施例１と同様に層間絶縁膜９を形成し、さらに第２のソースドレイン領域８に層間絶縁膜９の上からコンタクト１０を設け、ビット線１１を接続し、実施例２の不揮発性半導体記憶装置を完成させる。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１：半導体基板
２、２ａ、２ｂ：（半導体基板の）柱状凸部
３：第１のソースドレイン領域
４：電荷蓄積膜
５：メモリゲート線
６：ゲート酸化膜（絶縁膜）
７：制御ゲート線
８：第２のソースドレイン領域
９：層間絶縁膜
１０：コンタクト
１１：ビット線（金属配線）
１５：ゲート層

Claims (16)

  1. 半導体基板の表面に第１の柱状凸部と第２の柱状凸部が離間して形成され、
    前記第１、第２の柱状凸部は、周辺部と先端部とにソースドレインの一方と他方とが形成され、前記周辺部と先端部との間の側壁の表面に、電荷蓄積膜とメモリゲート線とが積層された第１積層構造と、ゲート酸化膜と制御ゲート線とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、
    前記第１積層構造が前記第１、第２の柱状凸部の間にも形成され、それによって、前記第１の柱状凸部と第２の柱状凸部とで、前記メモリゲート線が共通に接続されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記第１、第２の柱状凸部で、前記周辺部に設けられたソースドレインの一方が共通に接続され、前記先端部に設けられたソースドレインの他方がそれぞれ別のビット線に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第２積層構造が前記第１、第２の柱状凸部の間にも形成され、それによって、前記第１の柱状凸部と第２の柱状凸部とで、前記制御ゲート線が共通に接続されていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 半導体基板の表面に第１の方向と前記第１の方向と交差する第２の方向にマトリクス状に複数の柱状凸部が形成され、
    それぞれ前記柱状凸部は、周辺部と先端部とにソースドレインの一方と他方とが形成され、前記周辺部と先端部との間の側壁の表面に、電荷蓄積膜とメモリゲート線とが積層された第１積層構造と、ゲート酸化膜と制御ゲート線とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを含み、
    前記第１積層構造が、前記第１の方向の柱状凸部間にも形成され、それによって、前記第１の方向の柱状凸部の間でメモリゲート線が共通に接続されていることを特徴とする不揮発性半導体記憶装置。
  5. 前記マトリクス状に形成された柱状凸部間の間隔は、前記第１の方向より第２の方向が大きく、
    前記第２積層構造が、第１の方向の柱状凸部間でつながって、第２の方向の柱状凸部間で離間して形成され、それによって、前記制御ゲート線が第１の方向に接続され、第２の方向に分離されて形成されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記第１の方向と交差する方向に複数のビット線が形成され、前記複数のビット線は、それぞれ前記柱状凸部の先端部に設けられたソースドレインの他方に接続されていることを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。
  7. 前記周辺部に形成されたソースドレインの一方は、前記各柱上凸部の周辺部で共通につながって形成されていることを特徴とする請求項４乃至６いずれか１項記載の不揮発性半導体記憶装置。
  8. 前記第１積層構造が、第１の方向の柱状凸部間の前記半導体基板の底部の表面と、前記柱状凸部の側壁のうち前記底部寄りの側壁の表面と、に形成され、
    前記第２積層構造が、前記第１積層構造の表面と、前記柱状凸部の側壁のうち前記第１積層構造により覆われていない先端部寄りの側壁の表面と、に形成されていることを特徴とする請求項４乃至７いずれか１項記載の不揮発性半導体記憶装置。
  9. 前記第２積層構造が、第１の方向の柱状凸部間の前記半導体基板の底部の表面と、前記柱状凸部の側壁のうち前記底部寄りの側壁の表面と、に形成され、
    前記第１積層構造が、前記第２積層構造の表面と、前記柱状凸部の側壁のうち前記第２積層構造により覆われていない先端部寄りの側壁の表面と、に形成されていることを特徴とする請求項４乃至７いずれか１項記載の不揮発性半導体記憶装置。
  10. 前記第１積層構造が、前記第２の方向の柱状凸部間の第２積層構造で覆われていない前記半導体基板の底部の表面にも形成され、それによって前記第２の方向の柱状凸部の間でも前記メモリゲート線が共通に接続されていることを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 前記電荷蓄積膜が内部にトラップ層を含む絶縁膜であることを特徴とする請求項１乃至１０いずれか１項記載の不揮発性半導体記憶装置。
  12. 前記不揮発性半導体記憶装置がブロック単位にデータの消去が可能なフラッシュメモリであることを特徴とする請求項１乃至１１いずれか１項記載の不揮発性半導体記憶装置。
  13. 半導体基板の表面に複数の柱状凸部を形成する工程と、
    前記柱状凸部の先端部と周辺部にそれぞれソースドレイン領域を形成する工程と、
    前記半導体基板の表面に第１絶縁膜と第１ゲート層とを積層した後、エッチバックにより前記柱状凸部の側壁のうち、先端部に近い部分を除く側壁の表面に前記第１絶縁膜と第１ゲート層が積層された第１のゲートを形成する工程と、
    前記第１ゲート層の表面と前記第１ゲート層で覆われていない前記半導体基板の表面に第２絶縁膜と第２ゲート層とを積層し、前記柱状凸部の側壁のうち、第１ゲート層で覆われていない先端部に近い部分の表面に前記第２絶縁膜と第２ゲート層とが積層された第２のゲートを形成する工程と、
    を含み、
    前記第１絶縁膜、第２絶縁膜のうち、いずれかが、電荷蓄積膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
  14. 前記複数の柱状凸部を形成する工程において、半導体基板の表面に複数の柱状凸部を第１の方向と、前記第１の方向より間隔を空けて前記第１の方向と交差する第２方向と、にマトリクス状に形成し、
    前記複数の柱状凸部間における半導体基板の底面のうち、前記第１の方向の柱状凸部間に形成された第１ゲート層と第１絶縁層とを残し、第２の方向の柱状凸部間に形成された第１ゲート層と第１絶縁層とが除去されるように前記エッチバックを行い、それによって、各柱状凸部に形成された第１のゲートが前記第１の方向に接続され、第２の方向に分離されるように形成し、
    前記第２のゲートを形成する際に、少なくとも第１の方向に隣接する第２ゲートが前記第２ゲート層により共通に接続されるように形成することを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
  15. 前記第１のゲートを形成する工程は、ドライエッチングにより露出している第１ゲート層をエッチングする工程と、前記エッチングする工程により露出した第１絶縁膜を除去する工程と、を含むことを特徴とする請求項１３又は１４記載の不揮発性半導体記憶装置の製造方法。
  16. それぞれ前記柱状凸部の先端部のソースドレイン領域に接続される複数のビット線を前記第１の方向と交差する方向に配線する工程を含むことを特徴とする請求項１３乃至１５いずれか１項記載の不揮発性半導体記憶装置の製造方法。
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