CN107808883B - 具有可交换栅极/通道晶体管的存储器元件与其制造方法 - Google Patents

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Abstract

本发明公开了一种具有可交换栅极/通道晶体管的存储器元件与其制造方法，该存储器元件包括一底导电线、一叠层结构、一侧氧化层、一介电层以及一侧半导体层。叠层结构设置于底导电线上。叠层结构包括一第一半导体层、一第二半导体层及多个氧化层。第二半导体层设置于第一半导体层之上。多个氧化层第一半导体层与第二半导体层交互叠层。侧氧化层设置于第一半导体层的两侧壁。介电层设置于叠层结构上。侧半导体层设置于介电层上。

Description

具有可交换栅极/通道晶体管的存储器元件与其制造方法
技术领域
本发明是涉及一种存储器元件与其制造方法，且特别涉及一种具有可交换栅极/通道晶体管的存储器元件与其制造方法。
背景技术
电可擦可编程只读存储器(Electrically-erasable programmable read-onlyMemory，EEPROM)拥有随机位操作(random-bit operation)且在某些应用中是理想的。然而，由于大的双晶体管(2T)设计以及大的操作电压，电子擦除式可编程只读存储器(EEPROM)无法扩充。因此，电子擦除式可编程只读存储器进化为快闪结构(flashstructure)，其中单晶体管(1T)阵列与区块擦除方法允许装置进行扩充。
然而，1T快闪结构的区块擦除方法放弃了EEPROM的随机存取特性。在NAND快闪结构中，串联的NAND串行不可避免地使读取电流变得非常小(小于500nA)，导致相当慢的读取速度。
理想上，若快闪(电荷储存)装置可设计为具有随机存取写入/擦除、高读取速度以及高度扩充性与可叠层性，那么这样的三维EEPROM装置相较于新兴的例如PCRAM与ReRAM等存储器元件，将更具有竞争性。
发明内容
本发明有关于一种存储器元件与其制造方法，其为一种新颖的三维EEPROM阵列，可提供如三维叠层的扩充性。可通过一种新颖的可交换栅极/通道三维晶体管达到此概念。
根据本发明的一方面，提出一种存储器元件，包括一底导电线、一叠层结构、一侧氧化层、一介电层以及一侧半导体层。叠层结构设置于底导电线上。叠层结构包括一第一半导体层、一第二半导体层及多个氧化层。第二半导体层设置于第一半导体层之上。多个氧化层第一半导体层与第二半导体层交互叠层。侧氧化层设置于第一半导体层的两侧壁。介电层设置于叠层结构上。侧半导体层设置于介电层上。
根据本发明的另一方面，提出一种存储器元件的制造方法，包括以下步骤。形成多条底导电线。交互叠层多个半导体层与氧化层于底导电线上。刻蚀半导体层与氧化层以形成多个叠层结构，其中每个叠层结构包括一第一半导体层与一第二半导体层，第二半导体层设置于第一半导体层之上。形成一侧氧化层于第一半导体层的两侧壁。形成一介电层于叠层结构上。形成一侧半导体层于介电层上。
为了对本发明上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图，作详细说明如下：
附图说明
图1A绘示本发明一实施例的存储器元件的立体结构与一等效电路图。
图1B绘示本发明一实施例的存储器元件的俯视图。
图2A绘示存储器元件与其在读取操作期间的等效电路。
图2B绘示存储器元件与其在编程操作期间的等效电路。
图2C绘示存储器元件与其在擦除操作期间的等效电路。
图3A至图3I绘示本发明的存储器元件的一制造实施例。
图4绘示本发明另一实施例的存储器元件的立体结构与其等效电路图。
【符号说明】
100、101：存储器元件
10：叠层结构
10-1：第一叠层结构
10-2：第二叠层结构
12：底导电线
13：半导体层
14：第一半导体层
16：第二半导体层
165：源极/漏极部
166：连接垫
18：侧半导体层
19：接点
21、22、23：氧化层
24：侧氧化层
28：介电层
30：顶导电线
40：聚合物层
BBLn、BBLn+1：底位线
ML1 BLn、ML1 BLn+1、ML1 BLn+2：顶位线
X、Y、Z：坐标轴
具体实施方式
以下是参照所附附图详细叙述本发明的实施例。附图中相同的标号用以标示相同或类似部分。需注意的是，附图已简化以利清楚说明实施例内容，附图上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
图1A绘示本发明一实施例的存储器元件100的立体结构与一等效电路图。图1B绘示本发明一实施例的存储器元件100的俯视图。需注意的是，在后续附图中，部分元件可能被省略，以便更清楚地说明其他元件之间的关系。举例来说，图1A中省略了部分氧化层22。
如图1A与图1B所示，存储器元件100可包括底导电线12与叠层结构，叠层结构设置于底导电线12上。在图1A中，有两个叠层结构设置于底导电线12上。然而，叠层结构与底导电线12的数量并未限定于如第1A图所绘示。
在一实施例中，每一叠层结构包括一第一半导体层14、一第二半导体层16及多个氧化层22，第二半导体层16设置于第一半导体层14之上，多个氧化层22与第一半导体层14及第二半导体层16交错叠层。
此外，存储器元件100可还包括一侧氧化层24、一介电层28、一侧半导体层18、多个接点19及一顶导电线30，侧氧化层24设置于第一导电层14的两侧壁上，介电层28设置于叠层结构上，侧半导体层18设置于介电层上，接点19电性连接于第二导电层16，顶导电线30电性连接于多个接点19的其中之一。
在本实施例中，顶导电线30可设置为与底导电线12平行，且顶导电线30可由金属所形成，而底导电线12可由多晶硅(polysilicon)所形成。举例来说，底导电线12可为一底位线(bottom bit line，BBL)，例如BBLn、BBLn+1；顶导电线30可为一顶位线(ML1 BL)，例如ML1 BLn、ML1 BLn+i、ML1 BLn+2。
在此，第一半导体层14、侧氧化层24、介电层28及侧半导体层18定义一底选择栅极(select-gate，SG)晶体管(VC存储单元)；第二半导体层16、介电层28及侧半导体层18定义一顶存储单元(VG存储单元)。此外，第一半导体层14可形成底选择栅极晶体管的字线(WL)(选择栅极)，而第二半导体层16可形成顶存储单元的源极/漏极部165，接点19可直接接触源极/漏极部165。
在本实例中，底导电线12的导电型与第一半导体层14的导电型不同。举例来说，底导电线12可由N型多晶硅所形成，而第一半导体层14可由P型多晶硅所形成。
再者，第二半导体层16与侧半导体层18可由未掺杂(undoped)多晶硅所形成。在本实施例中，侧半导体层18可连接底导电线12。
在一实施例中，存储器元件100的介电层28可为一多层结构(multi-layerstructure)。举例来说，介电层28可为一ONO结构。在某些实施例中，侧氧化层24的厚度可为大约10nm。
因此，顶存储单元(VG存储单元)可具有双重栅极(double gate)，且为一SONOS型电荷捕捉元件，可于记忆状态储存电子/电洞。底选择栅极晶体管(VC存储单元)可续有较厚的栅极氧化层(gate oxide，GOX)，此栅极氧化层由侧氧化层24与介电层28(薄膜混合)所形成，以在操作过程中维持高电压而不会产生临限电压偏移(Vt shift)。
在本实施例中，侧半导体层18可作为底选择栅极晶体管的一垂直通道(verticalchannel，VC)，但作为顶存储单元的等效垂直栅极(vertical gate，VG)。也就是说，存储器元件100可由两个晶体管所组成：顶部为具有水平通道的VG存储单元，而底部为具有垂直通道的VC存储单元。此外，底选择栅极晶体管为一长通道(大于0.6μm)元件，以维持高电压。
图2A绘示存储器元件100与其在读取操作期间的等效电路。图2B绘示存储器元件100与其在编程操作期间的等效电路。图2C绘示存储器元件100与其在擦除操作期间的等效电路。
如图2A所示，可选择交错对应的字线(选择栅极)与位线，以选择一存储单元(图2A中虚线圈起的存储单元)进行读取。因此，只有选择的存储单元的侧半导体层18具有足够的电位(Vref约为3V，定义为一参考电压，介于编程与擦除状态的Vt之间)，可作为顶VG存储单元的等效栅极电压。读取电流可由两个相邻的顶导电线(ML1 BLn与ML1 BLn+1)读出，对于VG存储单元而言排列于一虚拟接地(virtual-ground)NOR型态阵列中。
由于存储单元于一虚拟接地阵列中，每个单一存储单元可直接被读出，预测读取电流为10～20μA。可实现NOR型态快闪元件感测速度小于100nsec延迟(Tread＜100nsec)。
如图2B所示，选择一存储单元(图2B中虚线圈起的存储单元)进行编程，其对应的两个相邻的顶导电线(ML1 BLn与ML1 BLn+1)的电压为0V，而其他顶导电线为浮动(floated)。对应的字线(选择栅极)可为+22V，而对应的底导电线(BBLn)可为+18V，以进行+FN编程(+FN programming)。对于选择的存储单元，共享双栅极(底VC存储单元的薄通道)因此为+18V，可进行顶VG存储单元的+FN编程。在本实施例中，编程时间可少于300nsec。
如图2C所示，选择一存储单元(图2C中虚线圈起的存储单元)进行擦除，所有顶导电线的电压为+18V；对应字线(选择栅极)的电压可为+3.3V，而未选择的字线可为0V；选择的底导电线(BBLn)电压可为0V，而未选择的底导电线(BBLn+1)可为+3.3V。
未选择存储单元的侧半导体层18(薄多晶硅栅极)可为浮动，且通过顶导电线(顶位线)自我升压(self-boosted)以抑制擦除。对选择的存储单元，侧半导体层18(薄垂直多晶硅通道)可为接地(0V)，因而可造成-FN擦除(-FN erasing)。对未选择的底导电线，侧半导体层18(薄垂直多晶硅通道)因为选择栅极关闭(turned-off)而自我升压。对未选择的字线，因为栅极关闭，侧半导体层18(薄垂直多晶硅通道)也自我升压。
-FN擦除速度略低于+FN编程，这是由于SONOS型电荷捕捉元件其FN擦除速度通常低于+FN编程。位擦除速度可为大约100μsec。
依据存储器元件100的读取操作、编程操作及擦除操作，由于底选择栅极晶体管提供了稳健的阵列选择，可实现真正的随机存取(位编程/擦除)。底选择栅极晶体管可设计为具有一长通道(大于0.6μm)元件，以维持高电压而不会浪费空间。
图3A至图3I绘示本发明的存储器元件100的一制造实施例。需注意的是，某些元件可能被省略，以更清楚地描绘其他元件之间的关系。
如图3A所示，形成多个底导电线12。接着，交错叠层多个半导体层13与氧化层21于底导电线12上。
如图3B所示，刻蚀半导体层13与氧化层21，刻蚀工艺停止于底导电线12，以形成多个叠层结构10。在本实施例中，每一叠层结构10可包括一第一半导体层14与一第二半导体层16，第二半导体层16设置于第一半导体层14之上。此外，氧化层22可与第一半导体层14及第二半导体层16交错叠层。
如图3C所示，形成氧化层23于叠层结构10的侧壁。在一实施例中，每一氧化层的厚度可为大约10nm。在此，氧化层23可做为栅极氧化层，以增加一底选择栅极存储单元(在后续步骤中形成)的等效氧化厚度(equivalent oxide thickness，EOT)，可维持高电压而不会产生充电效应(charging effect)。
如图3D所示，填充聚合物层40于多个叠层结构10之间。在一实施例中，聚合物层40可由类似光刻材料所形成。
接着，刻蚀部分聚合物层40与位于叠层结构10的侧壁的氧化层23，使第二半导体层16的侧壁可被裸露，如图3E所示。也就是说，可形成一侧氧化层24于第一半导体层14的两侧壁。在此，可执行等向刻蚀工艺(isotropic etching process)或湿法刻蚀工艺(wetetching process)，以回刻(etch back)位于第二半导体层16的侧壁的氧化层23。
如图3F所示，移除聚合物层40。接着，形成一介电层28于叠层结构10上。在本实施例中，介电层28可为一多层结构，多层结构例如包括ONO结构。
如图3G所示，形成一侧半导体层18于介电层28上。在本实施例中，侧半导体层18可由以下步骤(未绘示)所形成。首先，沉积半导体材料于多个叠层结构10上。在此，半导体材料的厚度可为大约5nm。接着，刻蚀部分介电层28与半导体材料以分开多个叠层结构10。最后，再次沉积半导体材料以形成侧半导体层18，侧半导体层18电性连接于底导电线12。类似地，再次沉积的半导体材料的厚度可为大约5nm。
如图3H所示，刻蚀部分侧半导体层18、部分介电层28与部分氧化层22，以暴露第二半导体层16的部分顶表面。在此步骤中，可隔离每个底选择栅极晶体管的侧半导体层18(垂直通道)。
如图3I所示，形成多个接点19于第二半导体层16暴露的部分顶表面。在此，接点19可同时进行N+植入(N+implant)，以定义源极/漏极部165。
接着，形成多个顶导电线30，顶导电线30电性连接于接点19的其中之一。结果可形成如第1A、1B图所示的半导体元件100。
本发明并未限制于图1A、1B所示的半导体元件100。图4绘示本发明另一实施例的存储器元件101的立体结构与其等效电路图。在此实施例中，存储器元件101可包括一第一叠层结构10-1与一第二叠层结构10-2，第一叠层结构10-1与第二叠层结构10-2个别包括多个连接垫166，连接垫166设置于第一叠层结构10-1与第二叠层结构10-2之间。
如图4所示，连接垫166可连接第一叠层结构10-1的第二半导体层16至第二叠层结构10-2的第二半导体层16。
此外，存储器元件101的顶导电线30’，例如ML2BLn(S1)，ML2BLn+1(S2)，ML2BLn+2(S1)，ML2BLn+3(S2)，相较于图1A中存储器元件100的顶导电线30具有两倍密度(doubledensity)。
在此，导电线30’的两倍密度可用于解码两层存储单元(存储单元(S1)与存储单元(S2))，而连接垫166可用于解码两层存储单元的源极/漏极部165。再者，底栅极晶体管的垂直通道可直接作为连接两层存储单元的栅极。
依据本发明上述实例，可达成图1A的位线距(bit line pitch)约为80nm(或图4的半线距40nm)，而字线距(word line pitch)约为80nm的设计规范(design rule)。
在某些实施例中，字线距可能受限于介电层28的厚度(约15nm)与侧半导体层18的厚度(约10nm)。此外，存储单元(VG存储单元)的通道长度可为大约50nm。这样的一种高密度EEPEOM可达到一层设计(例如图1A中的存储器元件100)，芯片尺寸100mm2内具有16Gb的密度(Single-Level Cell，SLC)。再者，在元件优化后，SLC操作可允许编程/擦除循环耐久性(P/E cycling endurance)大于100K。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器元件，包括：
一底导电线；
一叠层结构，设置于该底导电线上，该叠层结构包括：
一第一半导体层；
一第二半导体层，设置于该第一半导体层之上；及
多个氧化层，与该第一半导体层与该第二半导体层交互叠层；
一侧氧化层，设置于该第一半导体层的两侧壁；
一介电层，设置于该叠层结构上；以及
一侧半导体层，设置于该介电层上。
2.如权利要求1所述的存储器元件，还包括：
多个接点，电性连接于该第二半导体层；及
一顶导电线，电性连接于这些接点的其中之一；
其中该第二半导体层定义多个源极/漏极部，且这些接点直接接触这些源极/漏极部。
3.如权利要求1所述的存储器元件，其中该底导电线由N型多晶硅所形成，该第一半导体层由P型多晶硅所形成，该侧半导体层由未掺杂多晶硅所形成。
4.如权利要求1所述的存储器元件，其中该侧氧化层的厚度为10nm。
5.如权利要求1所述的存储器元件，其中该第一半导体层、该侧氧化层、该介电层与该侧半导体层定义一底选择栅极晶体管，该第二半导体层、该介电层与该侧半导体层定义一顶存储单元。
6.如权利要求1所述的存储器元件，还包括：
多个该叠层结构，这些叠层结构包括一第一叠层结构与一第二叠层结构，该第一叠层结构与该第二叠层结构个别包括多个第二半导体层；及
多个连接垫，设置于该第一叠层结构与该第二叠层结构之间；
其中这些连接垫连接该第一叠层结构的第二半导体层至该第二叠层结构的第二半导体层。
7.一种存储器元件的制造方法，包括：
形成多条底导电线；
交互叠层多个半导体层与氧化层于这些底导电线上；
刻蚀这些半导体层与氧化层以形成多个叠层结构，其中每该叠层结构包括一第一半导体层与一第二半导体层，该第二半导体层设置于该第一半导体层之上；
形成一侧氧化层于该第一半导体层的两侧壁；
形成一介电层于这些叠层结构上；以及
形成一侧半导体层于该介电层上。
8.如权利要求7所述的制造方法，还包括：
刻蚀部分侧半导体层、部分介电层与部分氧化层，以暴露该第二半导体层的部分顶表面；
形成多个接点于该第二半导体层被暴露的部分顶表面；及
形成多条顶导电线电性连接于这些接点的其中之一。
9.如权利要求7所述的制造方法，其中形成该侧氧化层的步骤包括：
形成氧化层于这些叠层结构的侧壁；
将聚合物层填入这些叠层结构之间；
刻蚀部分该聚合物层与位于这些叠层结构的侧壁的部分氧化层，以暴露该第二半导体层的侧壁；及
移除该聚合物层。
10.如权利要求7所述的制造方法，其中形成该侧半导体层的步骤包括：
沉积半导体材料于这些叠层结构上；
刻蚀部分该介电层与半导体材料，以分开这些叠层结构；及
再次沉积半导体材料以形成该侧半导体层，该侧半导体层电性连接于这些底导电线。
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