JP4241444B2 - 半導体装置の製造方法 - Google Patents
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Description
さらに、例えば、従来の半導体装置、即ち側壁がすべて同様の段差形状を有する半導体装置であっても、その島状半導体層の側壁に形成した酸化膜の特性を正確に評価するためには、段差部分の影響を分離して評価するため、段差を持たない島状半導体層を同一基板内に形成して評価することが好ましい。
また、例えばTEG(Test Element Group)、即ち単体素子評価用の半導体チップを作成して要素評価を行う場合にも、この発明の半導体装置を用いて評価を行うことができる。
また、半導体装置内に第1および/または第2島状半導体層と同じ形状の島状半導体層が複数形成されていてもよい。
ここで、側壁の高さとは、基板表面に垂直な方向に沿って、各島状半導体の側壁に素子が形成される領域と段差との合計の長さをいう。
この発明の半導体装置は、第1及び第2の島状半導体層の高さが互いに異なるので、側壁の形状に制約されることなく各側壁に異なる種類の素子を形成することができ、構成の自由度の高い半導体装置が得られる。
前記素子は、第1あるいは第2島状半導体層の側壁の周囲の全部あるいは一部に形成された電極をゲート電極として有するトランジスタまたは前記電極を一方の電極とし、絶縁膜を介して側壁に形成された不純物拡散層を他方の電極とするキャパシタであるか、または第1あるいは第2島状半導体層の側壁の周囲の全部あるいは一部に形成された電荷蓄積層および制御ゲートを有するメモリセルであってもよい。
こうすれば、各素子が基板から電気的に絶縁されるので、電気的特性の優れた素子を備えた半導体装置が得られる。
これによって、その側壁の段差の有無あるいは段差の数が互いに異なる島状半導体層を基板上に同時に形成することができる。
これによって、これによって、互いに高さの異なる島状半導体層を基板上に同時に形成することができる。
なお、前記レジスト被覆工程は、第2サイドウォール形成工程の前に実施してもよい。
あるいは、サイドウォール除去工程の少なくとも1回は第2島状半導体層のサイドウォールを除去しないことにより、第1島状半導体層よりも少ない数の段差を有する側壁を第2島状半導体層に形成してもよい。
(実施の形態1)半導体装置の構造の実施形態
図1は、この発明の半導体装置の構造の一例を示す断面図である。図1に示すように、半導体基板10の表面に、前記表面に対して垂直方向の断面形状が互いに異なる第1島状半導体層11と、第2島状半導体層12とが形成されている。なお、第1及び第2半導体層の側壁にはトランジスタ素子が形成されているが、図を見やすくするために各素子に外部からの電圧を印加するための配線は図示を省略している。同一基板上に異なる形状の島状半導体層が形成されていれば島状半導体層の形状は特に限定しない。また、基板に形成される島状半導体層の数も図1のように2つには限られない。実用的な半導体装置では、もっと多数の島状半導体が形成される。
島状半導体層に配置された不純物拡散層71は、トランジスタやメモリセルのソース及びドレインとして、または素子間の電気的接続を目的として形成されている。
図36は第1島状半導体層11が図1と異なる高さに形成される一例を示している。
また、図1の第2島状半導体層12には、段差を持たない側壁にシリコン酸化膜からなるゲート絶縁膜41、多結晶シリコン膜からなるゲート電極50を有するトランジスタが1つ形成されている。
第1島状半導体層11及び第2島状半導体層12の側壁に形成されたトランジスタの下側に、不純物拡散層70が形成されている。この不純物拡散層は基板10と逆導電型である。第1及び第2島状半導体層11、12とその側壁の各トランジスタは、基板10もしくは島状半導体層11,12と不純物拡散層70との間に電圧を印加することによって形成される空乏層によって、基板10から電気的に絶縁される。
また、第1島状半導体層11及び第2島状半導体層12の側壁に形成されたトランジスタ及びキャパシタの下側に、不純物拡散層70が形成されている。この不純物拡散層は基板10と逆導電型である。第1及び第2島状半導体層11、12とその側壁の各トランジスタは、基板10もしくは島状半導体層11,12と不純物拡散層70との間に電圧を印加することによって形成される空乏層によって、基板10から電気的に絶縁される。
実施の形態1で詳述したように、この発明の半導体記憶装置は、基板表面にそれぞれが1以上の少なくとも2種類の島状半導体層を有し、各種類の島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備え、側壁の段差の数、あるいは段差の有無が島状半導体層の種類によって異なる。この島状半導体層の側壁に形成される素子は、例えば、トランジスタ、メモリセル、キャパシタであってもよい。島状半導体層の側壁の段差部には、不純物拡散層が自己整合的に形成され、素子は形成されない。そして、例えば、3段の段差を有する島状半導体層に形成された4つのトランジスタは3つの段差部にそれぞれ形成された不純物拡散層によって互いに直列に接続される。
まず、図3に示すように、例えばp型のシリコン基板10の表面にマスク層となる第1の絶縁膜であるシリコン酸化膜42を200〜2000nm程度堆積する。次に、図4に示すように、公知のフォトリソグラフィ技術によりパターニングされたレジストR1をマスクとして用いて、反応性イオンエッチングにより、シリコン酸化膜42をエッチングする。その後、レジストR1を除去する。
第1の絶縁膜42に用いる材質は、シリコン酸化膜に限定されず、後の工程で基板10に対して反応性エッチングを適用して表面を掘り下げるとき、膜がエッチングされないか、基板10よりもエッチング速度が遅い材料であればよい。例えば、シリコン窒化膜からなる導電膜でもよく、あるいはシリコン酸化膜とシリコン窒化膜など、二種以上の材料からなる積層膜であってもよい。
次に、図6に示すように、第3の絶縁膜としてシリコン窒化膜31を基板10の表面に10〜1000nm堆積する。その後、図7に示すように、異方性エッチングにより、シリコン酸化膜42及び第1及び第2島状半導体層11、12の各側壁に、シリコン窒化膜31をサイドウォール状に加工する。このとき、基板10の露出した表面に第2の絶縁膜としてシリコン酸化膜43を形成した後、シリコン酸化膜を介して第3の絶縁膜であるシリコン窒化膜31を形成してもよい(図8)。
続いて、サイドウォール状のシリコン窒化膜31をマスクにして、反応性イオンエッチングにより、シリコン基板10を更に50〜5000nmエッチングする。図8に示すように基板表面と島状半導体層の側壁にシリコン酸化膜43が形成されている場合、前記のエッチングは、島状半導体層11及び12の側壁のシリコン酸化膜43上に形成されたサイドウォール状のシリコン窒化膜31をマスクに用いればよい。基板10を異方性エッチングによって掘り下げることにより、図11に示すように、側壁に1つの段差をもつ第1島状半導体層11と段差を持たない第2島状半導体層12が形成される。
続いて、前述の図9〜11に示した工程と同様の工程を繰り返し適用することにより、更に基板10を更に掘り下げて、2段の段差が側壁に形成された島状半導体層11と側壁に段差を持たない島状半導体層12を得る(図14〜16)。
なお、この実施の形態では3段の段差を有する島状半導体層11を製造する場合の製造工程を例に説明したが、段差の数はこれに制限されず、1段、2段または4段以上であってもよい。
続いて、第1の導電膜となる多結晶シリコン膜50を20〜200nm程度堆積する。そして、異方性エッチングにより多結晶シリコン膜50をサイドウォール状に加工することにより、島状半導体層11の側壁の各段に、互いに分離された多結晶シリコン膜51、52、53、54を一括形成する(図24)。これにより、サイドウォール状に加工された多結晶シリコン膜51、52、53、54は、ゲート酸化膜であるシリコン酸化膜44を介して島状半導体層11状に形成される。段差を持たない島状半導体層12の周囲には、ゲート酸化膜であるシリコン酸化膜44を介して1つの多結晶シリコン膜50が形成される(図25)。
その後、さらに公知の技術を用いて、電気的に所望の機能が得られるよう接続することで、半導体装置として完成することができる。
これらの製造工程によって、側壁の段差の数、あるいは段差の有無が異なる複数種類の島状半導体層を有する半導体装置が得られる。
この実施の形態のように、異なる種類の島状半導体層の側壁に互いに異なるチャネル長のトランジスタを形成することによって、例えば、本実施例における第2島状半導体層12に形成したトランジスタを高耐圧を必要とするトランジスタとして用い、高集積度を要する部分には第1島状半導体層11に形成されたトランジスタを用いることができる。装置内に一種類の島状半導体層しか持たない従来の半導体装置に比べて、回路設計上の自由度の高い半導体装置を製造することができる。
この実施の形態で説明する半導体装置は、素子が形成される島状半導体層の段差の数が、第1及と第2島状半導体層とで異なる。この実施形態の半導体装置を製造する製造工程について説明する。図28〜図32は、この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。
前述の実施の形態2で、図1〜図7あるいは図8に示したものと同様に、第1及び第2島状半導体層11、12の側壁に、シリコン窒化膜31をサイドウォール状に形成する。
更に、段差を形成する島状半導体層11をレジストR3により被覆し、公知のフォトリソグラフィ技術を用い、第2島状半導体層12の側壁上に形成されたシリコン窒化膜32を、等方性エッチングを適用して除去する(図30)。
この製造工程例では、側壁の段差の数が3段の第1島状半導体層11を図示しているが、側壁の段差の数はこれに限定されず、1段や2段、あるいは4段以上であってもよい。
なお、この実施の形態では、第2島状半導体層12の側壁の下段には、キャパシタが形成されている。前記キャパシタは、シリコン酸化膜41を誘電体膜とし、多結晶シリコン膜50と島状半導体12の側壁の下段に形成された不純物拡散層70とを電極としている。この不純物拡散層70は、例えば既知のフォトリソグラフィ、CVD、エッチング工程により不純物拡散層70を形成する領域を露出し、その後イオン注入工程と熱拡散工程により形成することが出来る。
ダイオードを形成する一例としては、島状半導体層12上部に形成する不純物拡散層75を、既知のフォトリソグラフィ工程および注入工程およびアニール工程を用いて島状半導体層12と同じ伝導型の不純物拡散層で形成することで不純物拡散層70と島状半導体層間にダイオードを得ることが出来る。
また、実施の形態2の製造工程とこの実施の形態の製造工程とを組み合わせることにより、回路設計あるいはTEG部の構成に更に高い自由度を持った半導体装置を得ることができる。
この実施の形態で説明する半導体装置は、素子が形成される島状半導体層の側壁の高さが、第1及び第2島状半導体層で互いに異なる。この実施形態の半導体装置を製造する製造工程について説明する。図33〜図36は、この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。
前述の実施の形態2で、図1〜図7あるいは図8に示したものと同様に、第1及び第2島状半導体層11、12の側壁に、シリコン窒化膜31をサイドウォール状に形成する。
続いて、サイドウォール状のシリコン窒化膜31とレジストR5とをマスクにして、基板10表面を50〜5000nmの深さまでエッチングする。これにより、1つの段差をもつ第1島状半導体層11と段差を持たない第2島状半導体層12が形成される(図34)。
その後、実施の形態2の製造工程の図22〜27と同様の工程を経て、側壁に段差を持つ第1島状半導体層11と、側壁に段差を持たず、かつ第1島状半導体層11と側壁の高さが異なる第2島状半導体層12を有する半導体装置を製造することができる(図36)。
また、実施の形態2および3、または2あるいは3の製造工程と、この実施の形態の製造工程とを組み合わせることにより、回路設計あるいはTEG部の構成に更に高い自由度を持った半導体装置を得ることができる。
この発明の実施形態を図37を用いて説明する。上記実施形態記載の半導体記憶装置又は半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
図37は、携帯電話の例を示している。携帯電話には、この発明の半導体装置が組み込まれている。
この発明の半導体装置を携帯電子機器に用いることにより、回路が小型化できる。もしくは、回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
11,12,110 島状半導体層
31,32,33 シリコン窒化膜
41,42,43,440,460,480 シリコン酸化膜
50,51,52,53,54,55,56,500,510,520,530 多結晶シリコン膜
610 層間絶縁膜
70,71,75,710,720,725 n型不純物拡散層
804 配線層
R1,R2,R3,R4,R5 レジスト
900 携帯電話
901 制御回路部
902 演算部
903 制御部
904 データメモリ部
905 ROM
906 RAM
907 配線
908 マン・マシン・インターフェース部
910 RF(無線周波数)回路部
911 アンテナ部
Claims (5)
- 同一基板上に形成され、その側壁に段差を有する第1島状半導体層とその側壁に段差がないかあるいは第1島状半導体層よりも少ない数の段差を有する第2島状半導体層とを少なくとも有する半導体装置の製造方法であって、
第1及び第2島状半導体層の側壁にサイドウォールを形成するサイドウォール形成工程と、
その側壁に段差を形成しない場合に次工程に先立って第2島状半導体層のサイドウォールを除去するサイドウォール除去工程と、
少なくとも第1島状半導体層の側壁に配置された前記サイドウォールをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第1島状半導体層に形成し、前記サイドウォールの有無に対応して既に形成された側壁との段差を有するかあるいは有さない新たな側壁を第2島状半導体層に形成する掘り下げ工程とを少なくとも含むことを特徴とする半導体装置の製造方法。 - 第1及び第2島状半導体層以外の基板表面を所定の深さだけ掘り下げて第1島状半導体層の最上段の側壁と、前記側壁に対応する第2島状半導体層の側壁とを形成する工程と、前記工程の後、第1島状半導体層に所定の数の段差を形成するまで所定回数だけ順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、
各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、
その側壁に所定の数の段差を有する第1島状半導体層と、その側壁に段差を有さないかあるいは第1島状半導体層よりも少ない数の段差を有する第2島状半導体層を形成する請求項1に記載の製造方法。 - 第1及び第2島状半導体層以外の基板表面を所定の深さだけ掘り下げて第1島状半導体層の最上段の側壁と、前記側壁に対応する第2島状半導体層の側壁とを形成する工程と、前記工程の後、第2島状半導体層が所定の高さに達していない場合に、前記高さに達するまで順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、
第1及び第2島状半導体層の側壁にサイドウォールを更に形成する第2サイドウォール形成工程と、
第2島状半導体層とそれを含む基板表面の領域をレジストで覆うレジスト被覆工程と、
第1島状半導体層の側壁に配置された前記サイドウォールと前記レジストとをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第1島状半導体層に形成し、レジストで被覆され第2島状半導体層を含む領域を掘り下げない第2掘り下げ工程と、
第2掘り下げ工程の後、第1島状半導体層の側壁の段差が所定の数に達していない場合に、前記段数に達するまで反復される前記第2サイドウォール形成工程と第2掘り下げ工程と、
各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、
その側壁に所定の数の段差を有する第1島状半導体層と、第1島状半導体層と異なる高さであって、その側壁に段差を有さないかあるいは第1島状半導体層よりも少ない数の段差を有する第2島状半導体層を形成する請求項1に記載の製造方法。 - 全てのサイドウォール除去工程で第2島状半導体層のサイドウォールを除去することにより、段差のない側壁を第2島状半導体層に形成する請求項2または3に記載の製造方法。
- サイドウォール除去工程の少なくとも1回は第2島状半導体層のサイドウォールを除去しないことにより、第1島状半導体層よりも少ない数の段差を有する側壁を第2島状半導体層に形成する請求項2または3に記載の製造方法。
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