KR20060128699A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060128699A
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Abstract

미세화에 적합하고, 트랜지스터 특성의 변동을 개선할 수 있고, 전류 구동 능력을 향상시킬 수 있는 반도체 장치가, 반도체 기판과, 상기 반도체 기판으로부터 돌출하고 상기 반도체 기판 위에서의 폭이 상기 반도체 기판 내에서의 폭보다 좁은 분리부와, 상기 분리부들 간의 상기 반도체 기판 부분 위에 형성된 반도체 층과, 상기 반도체 층 위에 형성된 MOSFET을 포함한다.
반도체 장치, 미세화, MOSFET, 분리부, 돌출

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도1은 본 발명의 실시예에 따른 비휘발성 반도체 저장 장치의 메모리 셀 부분의 평면 레이아웃을 보여주는 도면이다.
도2a 내지 도2d는 본 발명의 실시예에 따른 반도체 장치의 구성의 한 예를 도해한 단면도들인데, 여기서 도2a는 도1의 면 절단선 2A-2A 를 따라 취한, 제어 게이트 전극 상의 워드선 방향으로의 메모리 셀의 단면도이고, 도2b는 도1의 면 절단선 2B-2B를 따라 취한 비트선 방향으로의 메모리 셀의 단면도이고, 도2c는 채널 폭 방향으로의 주변 회로의 MOSFET의 단면도이고, 도2d는 채널 길이 방향으로의 주변 회로의 MOSFET의 단면도이다.
도3a 내지 도3d, 도4a 내지 도4d, 도5a 내지 도5d, 도6a 내지 도6d, 도7a 내지 도7d, 도8a 내지 도8d, 도9a 내지 도9d, 도10a 내지 도10d, 도11a 내지 도11d, 도12a 내지 도12d, 및 도13a 내지 도13d는, 본 발명의 실시예에 따른 반도체 장치의 제조 공정들의 한 예를 도해한 단면도들이다.
도14는 종래 기술에 따른 반도체 장치의 구성을 도해한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판
16: 분리부
18: 반도체 층
20: 셀 트랜지스터
30: 제어 게이트 전극
21: 비트선 선택 트랜지스터
22: 터널 절연체
24: 플로팅 게이트 전극
31, 130, 230: 게이트 전극
42: 제1 확산 층
60: 비트선 콘택트
120, 220: 주변 트랜지스터
122, 222: 게이트 절연체
[관련 출원들에 대한 참조]
본 출원은 2005년 6월 9일 출원된 일본특허출원번호 제2005-169679호에 기초하여 우선권 혜택을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기 본 출원에 통합된다.
[문헌 1] 미국 특허 번호 제6,777,741호
본 발명은 반도체 장치 및 이것의 제조 방법에 관한 것인데, 더 특정하게는 미세화에 알맞은 반도체 장치 및 이것의 제조 방법에 관한 것이다.
반도체 장치의 미세화가 진전됨에 따라, 반도체 장치의 에어리어를 감축하기 위한 여러 기술이 개발되어 왔다.
미국 특허 번호 제6,777,741호에 개시된 비휘발성 반도체 저장 장치를 참조하여 종래 기술의 예가 설명된다. 이 특허 기술에 의하면, 플로팅 게이트 전극(floating gate electrode)의 일부분으로서 기능하는 반도체 막이 터널 절연체를 통해서 편평 실리콘 기판상에 형성된다. 분리용 그루브(groove)가 반도체 막, 터널 절연체 및 실리콘 기판 내에 형성되고, 그 후 그루브 내에 분리부(isolation)가 형성된다. 더 나아가, 제2 반도체 막이 상기 반도체 막 상에 선택적으로 형성됨으로써, 이층 구성을 갖는 플로팅 게이트 전극이 형성된다. 이 기술에서, 분리부의 폭이 사용하는 리소그래피의 해상도보다 더 좁게 되도록 설정하는 것은 어렵다.
또 다른 기술에서, 반도체 기판으로부터 돌출한 분리부가 미리 형성된다. 분리부들 간의 반도체 기판상에, 반도체 장치, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)가 형성된다. 이 기술에 따르면, 반도체 기판 내에 형성된 분리부와 반도체 기판상에 형성된 활성 소자 간의 정렬 정확도가 향상될 수 있어서, 반도체 장치의 패킹 밀도가 증가할 수 있다. 그러나, 이 기술에는 이하의 문제가 있다.
도14는 이 기술을 사용하는 비휘발성 반도체 저장 장치의 메모리 셀의 채널 부분의 단면 구조의 한 예를 도시하였다. 도해된 구조는 이하와 같이 형성된다.
먼저, 마스크 재료(도시 안됨)가 실리콘 기판(10) 상에 퇴적되고, 분리용 그루브(16t)가 리소그래피 및 에칭에 의해 마스크 재료 및 실리콘 기판 내에 형성된다. 분리용 그루브(16t)는 절연체로 채워져서 분리부(16)를 형성하게 된다. 분리부(16)들을 형성한 후에, 마스크 재료는 제거되어 분리부(16)들 간의 실리콘 기판(10)의 표면을 노출시키고, 메모리 셀의 셀 트랜지스터들(20)이 노출된 실리콘 표면 상에 형성된다. 마스크 재료의 제거 동안에, 실리콘 기판에 인접한 분리부(16)의 일부분도 제거되고, 따라서 실리콘 기판(10)의 상부 일부분이 도4에 도시된 대로 약간 돌출하도록 그 모양이 만들어진다. 플로팅 게이트 전극(24)이 터널 절연체(22)를 통해서 이 돌출한 실리콘 기판(10) 상에 형성된다.
비편평 실리콘 기판(10) 상에 형성된 터널 절연체(22)의 막 두께는 기판의 형태에 좌우되어 달라지는데, 이 형태는 실리콘 기판(10)의 상부 표면상에서는 편평하고 그 끝 부분 상에서는 경사져 있다. 환언하면, 실리콘 기판(10)의 경사진 부분 상의 터널 절연체(22)는 편평부 상의 터널 절연체보다 그 두께가 얇다. 그 결과, 기생 트랜지스터(20')가 경사진 영역 상에 형성되고, 편평부 상에 형성된 셀 트랜지스터(20)의 것과는 다른 특성을 갖는다. 기생 트랜지스터(20')가 형성될 때, 터널 절연체의 내압 전압(breakdown voltage) 및 터널링 전류와 같은 반도체 장치의 특성에 있어서의 변동이 발생한다. 메모리 셀들 중에서의 터널링 전류의 변동은 각각의 플로팅 게이트 전극(24)으로 주입되는 전하량의 불균일성을 야기한다. 또한, 플로팅 게이트 전극(24)은 양쪽 측면에서 하방으로 돌출하는 형태를 가 져서, 전계 집중(electric field concentration)이 이곳에서 발생하기 쉽게 되도록 한다. 이런 현상들은 연합하여 셀 트랜지스터(20)의 전기적 특성들이 열화되게 한다. 예를 들어, 게이트 전압 대 소스/드레인 전류 특성들(I-V 특성들)에서 킹크(kink)가 일어나거나 문턱 전압 Vth 의 변동이 생긴다.
더 나아가, 채널 에어리어의 폭이 미세화된 MOSFET에서 더 좁아지기 때문에, 소스/드레인 전류가 증가하기 어렵다는 또 다른 문제도 발생한다.
따라서, 앞서 언급한 트랜지스터의 특성들의 변동을 개선하고 전류 구동 능력을 향상시킬 수 있는, 미세화에 적합한 반도체 장치와 이것의 제조 방법에 관한 필요가 존재한다.
본 발명의 일 측면에 따라서, 반도체 기판과, 상기 반도체 기판으로부터 돌출하고, 상기 반도체 기판 위에서의 폭이 상기 반도체 기판 내에서의 폭보다 좁은 분리부(isolation)와, 상기 분리부들 간의 상기 반도체 기판 부분(portion) 위에 형성된 반도체 층과, 상기 반도체 층 위에 형성된 MOSFET을 포함하는 반도체 장치가 제공된다.
본 발명의 또 다른 측면에 따라서, 반도체 기판 위에 제1 절연체를 형성하는 단계와, 상기 제1 절연체 및 상기 반도체 기판 내에 분리부를 형성하는 단계와, 상기 제1 절연체를 제거하여 상기 분리부의 일부분이 상기 반도체 기판으로부터 돌출하도록 하는 단계와, 상기 반도체 기판으로부터 돌출한 상기 일부분에서의 상기 분 리부의 폭을 감소시키는 단계와, 상기 분리부들 간의 에어리어 내의 상기 반도체 기판상에 반도체 층을 형성하는 단계와, 상기 반도체 층 상에 제2 절연체를 형성하는 단계와, 상기 제2 절연체 상에 도전체 층을 형성하는 단계와, 상기 도전체 층을 처리하여 게이트 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명의 또 다른 측면에 따라서, 반도체 기판 위에 제1 절연체를 형성하는 단계와, 상기 제1 절연체 및 상기 반도체 기판 내에 분리부를 형성하는 단계와, 상기 제1 절연체를 제거하여 상기 분리부의 일부분이 상기 반도체 기판으로부터 돌출하도록 하는 단계와, 상기 반도체 기판으로부터 돌출한 상기 일부분 내에서의 상기 분리부의 폭을 감소시키는 단계와, 상기 분리부들 간의 에어리어 내의 상기 반도체 기판상에 반도체 층을 형성하는 단계와, 상기 반도체 층 상에 제2 절연체를 형성하는 단계와, 상기 제2 절연체 상에 제1 도전체 층을 형성하는 단계와, 상기 제1 도전체 층 상에 제3 절연체를 형성하는 단계와, 상기 제3 절연체 상에 제2 도전체 층을 형성하는 단계와, 상기 제1 및 제2 도전체 층들을 처리하여 게이트 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명의 실시예들이 첨부 도면들을 참조해서 설명될 것이다. 도면들을 통해서, 대응하는 부분들은 대응하는 참조 부호들에 의해 표시된다. 이하의 각각의 실시예가 한 예로서 도해되기는 하였지만, 본 발명은 본 발명의 사상을 벗어나지 않고서 여러 가지로 변경되고 구현될 수 있다.
본 발명에 따른 반도체 장치에서, MOSFET과 같은 활성 소자를 형성하기 전 에, 반도체 기판으로부터 돌출한 형태를 갖는 분리부가 먼저 형성된다. 그러고 난 후에, 반도체 기판으로부터 돌출한 분리부의 폭이 측 방향(lateral direction)을 따라 감소되고 반도체 층이 분리부들 간의 반도체 기판상에 선택적으로 형성됨으로써, 활성 에어리어가 증가되고 이것의 표면이 평탄화된다. 활성 소자는 반도체 층 상에 형성된다.
본 발명에 따른 실시예가 비휘발성 반도체 저장 장치를 예로 취하여 이하에서 자세히 설명될 것이다.
도1은 NAND 형 비휘발성 반도체 저장 장치의 배선들을 제외한 메모리 셀의 평면 레이아웃 도면이다. 분리부(16)가 도면에서 (이후에 비트선 방향으로 지칭될) 수직 방향을 따라 형성되고, 복수의 셀 트랜지스터(20)가 분리부(16)들 간의 에어리어들에 배열된다. 복수의 셀 트랜지스터(20)는 제1 확산 층(42)을 통해서 비트선 방향으로 직렬로 전기적 접속된다. 워드선으로 기능하는 제어 게이트 전극(30)은 도면에서 (이후에 워드선 바향으로 지칭될) 수평 방향을 따라 형성된다. 비트선 선택 트랜지스터(21)의 비트선 선택 게이트 전극(31)이 복수의 제어 게이트 전극(30)의 각각의 한 끝(도면의 상부측)에 배열되고, 비트선 콘택트(60)가 비트선 선택 게이트 전극(31)에 근접하여 배치된다.
도2a 내지 도2d는 본 실시예에 따른 반도체 장치의 단면 구성의 한 예를 도시하였다. 도2a는 도1의 면 절단선 2A-2A 를 따라 취한 제어 게이트 전극(30) 상의 워드선 방향으로의 메모리 셀의 단면도이고, 도2b는 도1의 면 절단선 2B-2B 를 따라 취한 비트선 방향으로의 메모리 셀의 단면도이고, 도2c는 채널 폭 방향으로의 주변 회로의 MOSFET의 단면도이고, 도2d는 채널 길이 방향으로의 주변 회로의 MOSFET의 단면도이다.
본 실시예는, 셀 트랜지스터들(20)과, 주변 회로의 (이후 nMOS로 지칭되는) n채널 MOSFET(120), (이후에 pMOS로 지칭되는) p채널 MOSFET(220)을 포함한다. 이런 트랜지스터들은, 반도체 기판(10) 예를 들어 실리콘 기판상에 형성된 반도체 층(18) 상에, 이 실리콘 기판(10)으로부터 돌출하도록 형성된 분리부들(16) 간에, 형성되는 것을 그 특징으로 하고 있다. 실리콘 기판(10)으로부터 돌출한 분리부(16)의 일부분이 측면 방향을 따라 에칭되어 분리부의 폭을 좁게 하게 된다. 반도체 층(18)은, 활성 에어리어(즉, 채널 에어리어)를 확장하기 위한 선택적 에피택셜 성장법과 같은 것에 의해 분리부(16)들 간에서 실리콘 기판(10) 상에 선택적으로 형성된다. 플로팅 게이트 전극(24)과 게이트 전극들(31, 130, 및 230)은 터널 절연체(22) 또는 게이트 절연체(122, 222)를 통해서 반도체 층(18) 상에 형성된다.
채널 에어리어에서의 실리콘 기판(10)의 표면이 반도체 층(18)에 의해 평탄화되기 때문에 이 표면상에 형성되는 터널 절연체(22) 또는 게이트 절연체(122, 222)는 그 두께가 실질적으로 균일할 수 있다. 그 결과, 셀 트랜지스터(20)와 주변 트랜지스터들(120 및 220)의 특성 변동이, 종래 기술에서 문제가 되는, 터널 절연체(22) 또는 게이트 절연체(122, 222)의 두께의 불균일성에 기인한 기생 트랜지스터가 형성되지 않아서, 향상될 수 있다.
또한, 트랜지스터들(20, 120, 및 220)의 채널 에어리어의 폭, 즉 반도체 층(18)의 폭이 도2a 및 도2c에 도시된 실리콘 기판(10)의 폭보다 더 넓어진다. 그 결과, 채널 폭은 채널이 실리콘 기판상에 형성된 경우의 종래의 트랜지스터(도14 참조)와 비교하여 증가될 수 있어서 트랜지스터들의 전류 구동 능력을 향상시키게 된다.
본 실시예에 따른 반도체 장치의 제조 공정들의 예가 도3a 내지 도13d를 참조하여 설명된다. 각각의 도면에서의 각각의 그림 A는 도1의 면 절단선 2A-2A를 따라 취한 제어 게이트 전극(30) 상의 워드선 방향으로의 메모리 셀의 단면도이고, 각각의 그림 B는 도1의 면 절단선 2B-2B를 따라 취한 비트선 방향으로의 메모리 셀의 단면도이다. 각각의 그림 C는 채널 폭 방향으로의 주변 회로의 MOSFET들의 단면도이고, 각각의 도면 D는 채널 길이 방향으로의 주변 장치의 MOSFET들의 단면도이다.
(1) 먼저, 분리부(16)가 웰들(wells)(11, 111, 및 211)이 형성된 반도체 기판(10) 내에 형성된다.
도3a 내지 도3d를 참조하면, 실리콘 기판(10) 내에, p웰들(11 및 111)이 메모리 셀 에어리어와 주변 회로의 nMOS 에어리어 내에 형성되고, n 웰(211)이 주변 회로의 pMOS 에어리어 내에 형성된다.
그후, 제1 절연체(12) 및 제2 절연체(14)가 실리콘 기판(10)의 전체 표면 위에 순차적으로 퇴적된다. 예를 들어 10㎚ 내지 50㎚ 범위의 막 두께를 갖는 실리콘 산화물 막(SiO2 막)이 제1 절연체(12)로 사용될 수 있다. 예를 들어 20㎚ 내지 300㎚ 범위의 막 두께를 갖는 실리콘 질화물 막(SiN 막)이 제2 절연체(12)로 사용 될 수 있다. 제2 절연체(14)는 다음 차례의 패터닝 공정에서 마스크로서 기능한다.
분리부(16)의 패턴이 리소그래피 및 에칭에 의해 제2 절연체(14) 상에 형성되고, 실리콘 기판(10)이 제2 절연체(14)를 마스크로 사용하여 에칭되어 분리용 트렌치(16t)를 형성하게 된다. 그후, 분리용 절연체(16m)가 전체 표면 위에 퇴적되어 트렌치(16t)를 채우게 된다. 화학증착법(CVD) 또는 고밀도 플라즈마(HDP) 퇴적법, 또는 700℃ 내지 900℃ 의 온도에서 퇴적되는 고온 산화물(HTP)에 의해 형성된 SiO2 막이 분리용 절연체(16m)로 사용될 수 있다.
제2 절연체(14) 상에 퇴적된 분리용 절연체(16m)는 예를 들어 화학기계적 연마법(CMP)에 의해 제거되어 이것의 표면이 평탄화된다. 제2 절연체(14)는 CMP에서 스톱퍼(stopper)로서 사용된다.
이런 방식으로, 실리콘 기판(10)으로부터 돌출하도록 구성된 분리부(16)는 도3a 내지 도3d에 도시된 대로 실리콘 기판(10) 내에 및 그 위에 형성될 수 있다.
(2) 이후, 제1 절연체(12) 및 제2 절연체(14)는 제거되고 분리부(16)의 폭은 좁아진다.
도4a 내지 도4d를 참조하면, 제2 절연체(14)가 먼저 제거된다. 만일 제2 절연체(14)가 SiN 막이라면, 제2 절연체(14)만이 예를 들어 열 인산(hot phosphoric acid)을 사용하여 에칭함으로써 선택적으로 제거될 수 있다.
차순으로, 제1 절연체(12)가 예를 들어 플루오르화 수소산을 함유한 용액을 사용하여 에칭함으로써 제거되어 분리부(16)들 간의 에어리어에 있는 실리콘 기판(10)을 노출시킨다. 에칭할 때 과도 에칭(over-etching)이 수행되어 실리콘 기판(10)으로부터 돌출된 분리부(16)의 일부분이 측면 방향으로 에칭되도록 한다. 즉, 실리콘 기판(10) 위에 있는 분리부(16)의 폭이 좁아진다. 또한, 실리콘 기판(10)과 접하고 있는 분리부(16)의 또 다른 부분도 과도 에칭 동안에 하방으로 리세스되고, 따라서 실리콘 기판(10)의 상부가 리세스된 인접 분리부(16)로부터 약간 돌출하게 된다.
이런 방식으로, 도4a 내지 도4d에 도시된 대로, 실리콘 기판(10)으로부터 돌출되도록 구성된 분리부(16)가 형성되고, 실리콘 기판(10) 위에서 분리부(16)들 간의 거리는 노출된 실리콘 기판(10)의 표면의 폭보다 더 넓어지도록 형성될 수 있다.
(3) 다음으로, 반도체 층(18)이 분리부(16)들 간의 에어리어에서 실리콘 기판(10) 상에 선택적으로 형성된다.
도5a 내지 도5d를 참조하면, 반도체 층(18)이, 자신의 상부가 분리부(16)들 간에서 약간 돌출해 있는 실리콘 기판(10) 상에서만 선택적으로 형성된다. 반도체 층(18)의 선택적 형성은, 예를 들어 선택적 에피택셜 성장법에 의해 수행될 수 있다. 예를 들어 실리콘 또는 실리콘 게르마늄(SiGe)이 반도체 층(18)으로 사용될 수 있다. 실리콘의 선택적 에피택셜 성장을 위한 처리 조건으로서, 예를 들어, 수소(H2) 가스가 몇 ％의 염화수소(HCl)를 첨가한 캐리어 가스로서 사용되고, 디클로 실레인(SiH2Cl2)이 소스 가스로서 사용되고, 성장 온도는 700℃ 내지 850℃이고, 압력은 10 토르(Torr) 내지 60 토르인 조건이 사용될 수 있다.
형성된 반도체 층(18)은 분리부(16)들 간의 실리콘 기판(10)을 탁월하게 도포하며, 따라서 반도체 층(18)의 표면이 평탄화된다.
대안으로는, 반도체 층(18)은 고상(solid-phase) 에피택셜 성장에 의해서도 형성될 수 있다. 본 경우에, 예를 들어, 비정질(amorphous) 또는 다결정질(polycrystal) 반도체, 즉 실리콘 또는 SiGe가 분리부(16)들 간에 실리콘 기판(10) 상에 선택적으로 또는 그 전체에 퇴적된다. 반도체 층(18)이 전체 표면 위에 퇴적되었을 때, 반도체 층(18)은, 예를 들어 분리부(16)들 간의 실리콘 기판(10)의 표면 상에만 에칭 백(etching back)되어 남겨진다. 그런 후에, 열처리가 고상 에피텍셜 성장을 야기하도록 수행되어, 단결정 반도체 층(18)을 형성하게 된다. 그렇지 않은 경우에는, 비정질 또는 다결정질 반도체 층(18)이 열처리를 수행하지 않고서 그대로 사용될 수 있다.
그 캐리어 이동도(carrier mobility)가 실리콘의 것보다 더 큰 반도체, 예를 들어 SiGe가 반도체 층(18)에 대해 사용된 경우, 고속으로 작동할 수 있는 반도체 장치가 생산될 수 있다.
이런 방식으로, 도5a 내지 도5d에 도시된 대로, 반도체 층(18)은 분리부(16)들 간에서 실리콘 기판(10) 위에 선택적으로 형성될 수 있다. 그 결과, 반도체 층(18)의 표면이 평탄화될 수 있고, 반도체 층(18)의 폭은 그 아래 깔린 실리콘 기 판(10)의 폭보다 더 넓어지도록 증가될 수 있다.
(4) 이후, 제1 도전체 막(24m)이 제3 (터널) 절연체(22) 또는 제4 (게이트) 절연체(122, 222)를 통해서 반도체 층(18) 위에 형성된다.
도6a 내지 도6d를 참조하면, 제3 절연체(22)가 메모리 셀 에어리어 내에서 반도체 층(18) 위에 형성된다. 제3 절연체(22)는 NAND 형 비휘발성 반도체 저장 장치의 터널 절연체로서 기능한다. 예를 들어 4㎚ 내지 12㎚ 범위의 막 두께를 갖는, SiO2 막 또는 실리콘 산질화막(SiON 막)이 제3 절연체(22)로서 사용될 수 있다. 제4 절연체(122, 222)가 주변 회로 에어리어의 반도체 층(18) 위에 형성된다. 예를 들어 4㎚ 내지 10㎚ 의 막 두께 범위를 갖는, SiO2 막 또는 실리콘 산질화막(SiON 막)이 제4 절연체(122, 222)로서 사용될 수 있다.
이후, 제1 도전체 막(24m)이 제3 절연체(22) 및 제4 절연체(122, 222) 상을 포함하여 전체 표면 상에 퇴적되어 분리부(16)들 간의 그루브를 채운다. 예를 들어 고농도의 인(phosphorous) 또는 붕소로 도핑된 다결정질 실리콘이 제1 도전체 막(24m)으로 사용될 수 있다. 앞서 설명한 불순물은 다결정질 실리콘 막의 형성시에 동시적으로 도핑될 수 있다. 대안으로는, 도핑되지 않은 다결정질 실리콘 막을 형성한 후에, 바라는 불순물의 희망량이 예를 들어 이온 주입법에 의해 도핑될 수 있다. 이후에 분리부(16)들 위에 퇴적된 제1 도전체 막(24m)이 예를 들어 분리부(16)가 스톱퍼로서 사용되면서 CMP에 의해 제거되어 플로팅 전극(24) 및 제1 도전체 막들(124, 224)을 형성한다.
이런 방식으로, 도6a 내지 도6d에 도시된 대로, 셀 트랜지스터(20)의 플로팅 게이트 전극(24)이 메모리 셀 에어리어에 형성될 수 있고, nMOS 및 pMOS의 게이트 전극용의 제1 도전체 막(124, 224)이 주변 회로 에어리어에 형성될 수 있다.
(5) 다음으로, 메모리 셀 에어리어의 분리용 절연체(16)의 상부가 리세스되고, 이후 제5 절연체(게이트간 절연체)(26)와 제2 반도체 막(32)이 형성된다. 제2 반도체 막(32)이 제어 게이트 전극(30) 및 게이트 전극들(31, 130, 및 230)의 일부분으로서 기능한다.
도7a 내지 도7d를 참조하면, 메모리 셀 에어리어 이외의 에어리어는 레지스트(도시 안됨)로 도포되고, 메모리 셀 에어리어의 분리부(16)의 상부가 에칭에 의해 바라는 만큼 제거되어 플로팅 게이트 전극(24)의 측 표면이 부분적으로 노출되게 한다. 도7a에 도시된 대로, 잔여 분리부(16)의 높이는 플로팅 게이트 전극(24)과 터널 절연체로서의 제3 절연체(22) 간의 경계부의 레벨보다 더 낮아서는 안된다. 이런 방식으로 플로팅 게이트 전극(24)의 상부 표면과 측 표면의 일부를 노출시킴으로써, 플로팅 게이트 전극(24)과 이후의 공정에서 이 플로팅 게이트 전극(24) 위에 형성될 제어 게이트 전극(30) 간에 개재된 에어리어가, 플로팅 게이트 전극(24)의 상부 표면만이 노출되는 경우와 비교하여 증가될 수 있는데, 즉 전극 간 용량이 증가될 수 있다.
이후에, 메모리 셀 에어리어 이외의 에어리어의 레지스트가 제거되고, 제5 절연체(26)가 그 전체 표면 위에 퇴적된다. 제5 절연체(26)는 플로팅 게이트 전극(24)과 제어 게이트 전극(30) 간의 게이트간 절연체로서 기능한다. 8㎚ 내지 20 ㎚ 의 막 두께 범위를 갖는 SiO2 막이나, 또는 SiO2 막, SiN 막 및 SiO2 막으로 구성되고 각각의 막이 3㎚ 내지 10㎚ 의 막 두께 범위를 갖는 3층 구조의 이른바 ONO 막이 제5 절연체(26)로서 사용될 수 있다.
또한, 제2 도전체 막(32)이 제5 절연체(26)의 전체 표면 위에 형성된다. 제2 도전체 막(32)은 제어 게이트 전극(30)과 게이트 전극들(31, 130 및 230)의 일부분으로서 기능한다. 제1 도전체 막(24)과 같이 고농도의 인 또는 붕소로 도핑된 다결정질 실리콘이 제2 도전체 막(32)으로서 사용될 수 있다. 메모리 셀 에어리어의 표면이 제2 도전체 막(32)에 의해 평탄화된다.
이런 방식으로, 도7a 내지 도7d에 도시된 구성이 형성될 수 있다.
(6) 다음 순서로, 제1 도전체 막(24) 및 제3 도전체 막(36)이, 메모리 셀의 비트선 선택 트랜지스터 또는 주변 회로의 nMOS 또는 pMOS 의 에어리어의 게이트 전극 콘택트 홀(34)을 통해서 서로 접속된다.
도8a 내지 도8d를 참조하면, 게이트 전극 콘택트 홀(34)이, 메모리 셀의 비트선 선택 트랜지스터(21) 또는 주변 회로의 nMOS(120) 또는 pMOS(220)의 게이트 전극이 형성된 에어리어 내에 형성된다. 즉, 제2 도전체 막(32) 및 제5 절연체(26)가 리소그래피 및 에칭에 의해 제거되어 게이트 전극 콘택트 홀(34)을 형성하고 제1 도전체 막(24)을 노출시킨다. 주변 회로의 에어리어에서, 제2 도전체 막(32) 및 제5 절연체(26)를 부분적으로 제거하여 게이트 전극 콘택트 홀(34)을 형성하는 것 대신에, 모든 이런 막들이 제거될 수 있다.
이후에, 제3 도전체 막(36)이 게이트 전극 콘택트 홀(34) 위를 포함하여 전체 표면 위에 형성된다. 제1 및 제2 도전체 막들(24, 32)와 같이 고농도의 인 또는 붕소로 도핑된 다결정질 실리콘이 제3 도전체 막(36)으로서 사용될 수 있다.
이런 식으로, 도8a 내지 도8d에 도시된 대로, 제1 도전체 막(24) 과 제3 도전체 막(36)이 비트선 선택 트랜지스터(21)와 주변 트랜지스터들(120, 220)이 형성된 에어리어 내의 게이트 전극 콘택트 홀(34)을 통해서 서로 접속된다.
(7) 다음 차례로, 게이트 전극들(31, 130, 230)이 패터닝되고, 이후 제1 확산층(42)이 형성된다.
도9a 내지 도9d를 참조하면, 제6 절연체(40)가 제3 도전체 막(36)의 전체 표면 위에 형성된다. 제6 절연체(40)는 다음 차례의 게이트 전극 공정에서 마스크로서 기능한다. 예를 들어 CVD, HTO 등과 같은 것에 의해 형성된 SiO2 막 또는 SiN 막이 제6 절연체(40)로서 사용될 수 있다. 제어 게이트 전극(30), 비트선 선택 트랜지스터(21)의 게이트 전극(31) 및 주변 트랜지스터의 게이트 전극들(130 및 230)이 리소그래피 및 에칭에 의해 제6 절연체(40) 상에 형성된다. 제6 절연체(40)를 마스크로 사용하여, 제3 도전체 막(36), 제2 도전체 막(32), 제5 절연체(26), 제1 도전체 막(24), 및 제3 절연체(22) 또는 제4 절연체(122, 222)가, 메모리 셀의 제어 게이트 전극(30), 비트선 선택 게이트 전극(31), 및 주변 트랜지스터의 게이트 전극들(130 및 230)을 형성하기 위해서, 에칭에 의해 순차적으로 제거된다. 플로팅 게이트 전극(24)이 이 에칭에 의해 개별 셀 트랜지스터(20)로 분할되어, 셀 트 랜지스터(20) 어레이를 형성하게 된다. 도시되지는 않았지만, 반도체 층(18)의 표면이 몇몇 경우에 그 상에 형성된 제3 절연체(22) 또는 제4 절연체(122, 222)를 완전히 제거한 것 때문에 에칭할 때 약간 에칭될 수 있다.
개별 게이트 전극(24, 31, 130 및 230)이 마스크들로서 사용되어, 불순물들이 예를 들어 이온 주입법에 의해 실리콘 기판(10) 내로 도핑됨으로써 제1 확산층들(42, 142, 및 242)를 형성하게 된다. 메모리 셀과 nMOS의 제1 확산층들(42 및 142)은, n형 불순물, 예를 들어 비소가 도핑된 n형이고, pMOS의 제1 확산층(242)은, p형 불순물, 예로 붕소가 도핑된 p형이다. 메모리 셀로의 이온 주입 및 주변 트랜지스터로의 이온 주입이 동시적으로 또는 개별적으로 수행될 수 있다는 것을 주의하라. 동일 열에 있는 복수의 셀 트랜지스터(20)는 도9b에 도시된 대로 셀 트랜지스터들 간에 형성된 제1 확산층들(42)에 의해 비트선 방향을 따라 전기적 접속된다.
이런 식으로, 도9a 내지 도9d에 도시된 대로, 제어 게이트 전극(30), 비트선 선택 게이트 전극(31), 메모리 셀의 플로팅 게이트 전극(24), 주변 트랜지스터의 게이트 전극들(130 및 230), 및 제1 확산층들(42, 142 및 242)이 형성될 수 있다.
(8) 다음으로, 측벽 절연체(44)가 각각의 게이트 전극(24, 30, 31, 130 및 230)에 형성되고 제2 확산층들(46, 146 및 246)이 형성된다.
도10a 내지 도10d를 참조하면, 제7 절연체(44)가 전체 표면 위에 형성되어 각각의 게이트 전극(24, 30, 31, 130 및 230)의 측 표면들을 도포한다. 비트선 방향을 따른 셀 트랜지스터들(20) 간의 각각의 그루브는 제7 절연체(44)로 채워진다. 제7 절연체(44)는 제6 절연체(40)의 것과 다른 재료로 형성되고, 예를 들어 SiN 막 또는 SiO2 막이 제7 절연체(44)로서 사용될 수 있다. 다음 순서로, 제6 절연체(40)와 실리콘 기판(10)의 수평 표면 위에 퇴적된 제7 절연체(44)가 비등방성 에칭(anisotropic etching)에 의해 제거되어 제7 절연체(44)가 각각의 게이트 전극(24, 30, 31, 130 및 230)의 측 표면들 상에만 남겨진다. 이런 식으로, 측벽 절연체(44)가 각각의 게이트 전극의 측 표면들 상에 형성될 수 있다.
이후에, 각각의 게이트 전극(24, 30, 31, 130 및 230)과 측벽 절연체(44)가 마스크들로서 사용되어, 예를 들어 이온 주입법에 의해 불순물들이 노출된 실리콘 기판(10) 내로 도핑되어 제2 확산층들(46, 146 및 246)을 형성하게 된다. 제2 확산층들을 위한 이온 주입법이 제1 확산층의 것에 대한 것보다 더 높은 에너지와 높은 농도로 수행된다. 그 결과, 제2 확산층들은 제1 확산층들의 것보다 더 깊은 정션 깊이와 더 높은 농도로 형성될 수 있다. 주입될 불순물로서 예를 들어 비소와 같은 n형 불순물이 비트선 선택 게이트 트랜지스터(21)와 nMOS(120)의 제2 확산층들(46 및 146)에 도핑되고, 예를 들어 붕소와 같은 p형 불순물이 제1 확산층들과 같이 pMOS(220)의 제2 확산층(246)에 도핑된다. 메모리 셀로의 이온 주입과 주변 트랜지스터로의 이온 주입이 동시에 또는 별개로 수행될 수 있음을 주의하라. 제1 및 제2 확산층들이 MOSFET의 소스/드레인으로서 기능한다.
이런 식으로, 도10a 내지 도10d에 도시된 대로, 각각의 게이트 전극(24, 30, 31, 130 및 230)의 측벽 절연체(44)와 제2 확산층들(46, 146, 246)이 형성될 수 있 다.
(9) 다음으로, 제2 확산층(46) 위의 개구가 제9 절연체(50)로 채워지고, 이후 제9 절연체(50)의 표면이 평탄화된다.
도11a 내지 도11d를 참조하면, 제2 확산층(46) 쪽 상의 비트선 선택 게이트 전극(31)의 측벽 절연체(44)가 요구되는 대로 리소그래피 및 에칭에 의해 제거된다. 비트선 콘택트(60)가 이후 제2 확산층(46) 위에 형성되기는 하지만, 측벽 절연체(44)는 만일 치수 마진이 충분히 크다면 제거되지 않을 수 있다.
이후에, 제8 절연체(48)가 전체 표면 위에 형성되어, 그로부터 측벽 절연체(44)가 제거되었던 비트선 선택 게이트 전극(31)의 측 표면들을 도포한다. 더 나아가, 제9 절연체(50)가 전체 표면 위에 형성되어 제2 확산층들(46, 146 및 246) 위의 개구부들을 채운다. 제8 절연체(48) 위에 형성된 제9 절연체(50)가, 제6 절연체(40)가 스톱퍼로서 사용되어 예를 들어 CMP에 의해 제거되어 이 표면을 평탄화하게 된다. CMP에 의한 그 연마율이 제9 절연체(50)의 것보다 낮고 제6 절연체(40)의 것보다 높은 예를 들어 CVD-SiO2 막이 제8 절연체(48)로서 사용될 수 있다. 예를 들어 저유전율 절연체 또는 TEOS-SiO2a 막이 제9 절연체(50)로서 사용될 수 있다. 제8 절연체(48)가 제거될 수 있음을 주의하라.
이런 식으로, 도11a 내지 도11d에 도시된 대로, 제6 절연체(40)의 표면이 평탄화되는 구성이 형성될 수 있다.
(10) 이후, 실리사이드(38)가, 제어 게이트 전극(30), 비트선 선택 게이트 전극(31) 및 주변 트랜지스터의 게이트 전극들(130 및 230)의 상부 표면들 위에 형성된다.
도12a 내지 도12d를 참조하면, 제어 게이트 전극(30), 비트선 선택 게이트 전극(31) 및 주변 트랜지스터의 게이트 전극들(124 및 224)의 각각의 위에 있는 제6 절연체(40)가 제거되어, 각각의 게이트 전극의 상부 표면의 제3 도전체 막(36), 즉 다결정질 실리콘이 노출된다. 실리사이드 금속(도시 안됨)이 전체 표면 위에 퇴적된다. 예를 들어 텅스텐(W), 니켈(Ni), 코발트(Co) 등과 같은 것이 실리사이드 금속으로 사용될 수 있다. 실리사이드 금속이 다결정질 실리콘과 접하고 있는 상태에서 열처리가 수행되어 실리사이드(38)가 게이트 전극의 다결정질 실리콘(36)의 상부에 형성되도록 하는 반응을 야기한다. 이후에, 반응하지 않은 실리사이드 금속이 제거된다.
이런 방식으로, 도12a 내지 도12d에 도시된 대로, 실리사이드(38)가 다결정질 실리콘(36) 위에 형성된 이른바 살리사이드(salicide) 구조를 갖는 게이트 전극들(30, 31, 124 및 224)를 형성할 수 있다.
(11) 다음으로, 배선들(64 및 66)이 형성된다.
도13a 내지 도13d를 참조하면, 제10 절연체(52)가 실리사이드(38)가 형성된 게이트 전극들(30, 31, 124 및 224)의 상부 표면들을 포함하여 전체 표면 위에 형성된다. 제10 절연체(52)로서, 금속이 실리사이드(38)로부터 확산되는 것을 방지하는 기능을 갖는 절연체가 양호하고, 예를 들어 SiN 막이 사용될 수 있다. 제11 절연체(54)가 제10 절연체(52)의 전체 표면 위에 형성된다. 제11 절연체(54)는 배 선들의 레벨간(interlevel) 절연체이고, 예를 들어 저유전율 절연체가 사용될 수 있다.
이후, 메모리 셀의 제2 확산층(46) 또는 주변 트랜지스터의 제2 확산층(146, 246)에 도달하는 제1 콘택트 홀(60h)이, 리소그래피 및 에칭에 의해, 제11 절연체(54), 제10 절연체(52), 제9 절연체(50) 및 제8 절연체(48) 내에 형성된다. 금속 예를 들어 텅스텐(W)이 제1 콘택트 홀(60h) 내에 채워져서 제1 콘택트 플러그들(60, 160 및 260)을 형성한다. 유사하게, 메모리 셀의 제어 게이트 전극(30) 또는 주변 트랜지스터의 게이트 전극(130, 230)에 도달하는 제2 콘택트 홀(62h)이 리소그래피 및 에칭에 의해 형성되고, 예를 들어, 텅스텐(W)이 제2 콘택트 홀들(62h) 내에 채워져서 제2 콘택트 플러그들(62, 162 및 262)을 형성한다.
배선용 금속, 예를 들어 텅스텐(W)이 제1 및 제2 콘택트 플러그들(60, 160, 260, 62, 162 및 262)의 상부 표면들을 포함하여 전체 표면상에 형성되고 리소그래피 및 에칭에 의해 패터닝되어, 제1 콘택트 플러그들(60, 160 및 260)에 접속되는 제1 배선들(64, 164)과 제2 콘택트 플러그들(62, 162 및 262)에 접속되는 제2 배선들(66, 166 및 266)을 형성한다.
이후에, 반도체 장치에 요구되는 공정들, 예를 들어 멀티 레벨 와이어링과 같은 것이 수행되어 반도체 장치가 완성되도록 한다. 이렇게 형성된 반도체 장치는 그 특성 변동이 개선되고 전류 구동 능력이 향상되고 미세화에 적합한 반도체 장치가 된다.
이상 설명한 대로, 본 발명에 따르면, 채널이 형성된 반도체 층의 표면이 분리부들 간의 에어리어에 선택적으로 형성된 반도체 층에 의해 평탄화될 수 있기 때문에, 반도체 기판으로부터 돌출된 분리부들이 미리 형성되고 MOSFET이 분리부들 간에 형성되는 종래 기술에서의 반도체 장치의 여러 문제점들이 해결될 수 있다. 그 결과, MOSFET의 I-V 특성들, 비휘발성 저장 소자의 터널링 전류 특성들과 그밖 특성과 같은, 터널 절연체 또는 게이트 절연체의 막 두께의 변동들에 기인한 특성들의 변동이 개선될 수 있다. 더욱이, 분리부의 실효 폭이 감소될 수 있고 채널 폭이 증가할 수 있어서, MOSFET의 전류 구동 능력을 향상시킨다. 반도체, 예를 들어, 그 캐리어 이동도가 실리콘의 것보다 더 큰 SiGe가 채널 에어리어의 반도체 층에 대해 사용될 수 있고, 따라서 반도체 장치의 속도가 향상될 수 있다.
당업자에 의해서 추가의 이점들 및 변경들이 쉽게 이뤄질 수 있다. 따라서, 광의의 본 발명은 여기 도시되고 설명된 특정 상세 사항들 및 대표적 실시예들에만 국한되지는 않는다. 그에 따라 청구범위와 이것의 균등물에 의해 정의된 일반적 발명 사상의 정신 및 범위를 벗어나지 않고서 여러 변경들이 이뤄질 수 있다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판으로부터 돌출하고, 상기 반도체 기판 위에서의 폭이 상기 반도체 기판 내에서의 폭보다 좁은 분리부(isolation)와,
    상기 분리부들 간의 상기 반도체 기판 부분(portion) 위에 형성된 반도체 층과,
    상기 반도체 층 위에 형성된 MOSFET
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 층의 폭이 상기 반도체 기판 부분보다 더 넓은 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 층은 캐리어 이동도(carrier mobility)가 실리콘의 것보다 더 큰 반도체로 형성되는 반도체 장치.
  4. 제3항에 있어서, 상기 반도체층이 게르마늄을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 층은 평탄화된 표면을 갖는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 층은 상기 분리부들 간에 선택적으로 형성되는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 층은 단결정 층인 반도체 장치.
  8. 제1항에 있어서, 상기 MOSFET은 비휘발성 반도체 저장 소자를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 반도체 층의 폭이 상기 반도체 기판 부분보다 더 넓은 반도체 장치.
  10. 제8항에 있어서, 상기 반도체 층은 캐리어 이동도가 실리콘의 것보다 더 큰 반도체로 형성되는 반도체 장치.
  11. 제10항에 있어서, 상기 반도체 층은 게르마늄을 포함하는 반도체 장치.
  12. 제8항에 있어서, 상기 반도체 층은 평탄화된 표면을 갖는 반도체 장치.
  13. 제8항에 있어서, 상기 반도체 층은 상기 분리부들 간에 선택적으로 형성되는 반도체 장치.
  14. 제8항에 있어서, 상기 반도체 층은 단결정 층인 반도체 장치.
  15. 반도체 기판 위에 제1 절연체를 형성하는 단계와,
    상기 제1 절연체 및 상기 반도체 기판 내에 분리부를 형성하는 단계와,
    상기 분리부의 일부분이 상기 반도체 기판으로부터 돌출하도록 상기 제1 절연체를 제거하는 단계와,
    상기 반도체 기판으로부터 돌출한 상기 일부분에서의 상기 분리부의 폭을 감소시키는 단계와,
    상기 분리부들 간의 영역 내의 상기 반도체 기판상에 반도체 층을 형성하는 단계와,
    상기 반도체 층 상에 제2 절연체를 형성하는 단계와,
    상기 제2 절연체 상에 도전체 층을 형성하는 단계와,
    상기 도전체 층을 가공하여 게이트 전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 반도체 층의 폭이 상기 반도체 기판 부분보다 더 넓은 반도체 장치 제조 방법.
  17. 제15항에 있어서, 상기 반도체 층은 캐리어 이동도가 실리콘의 것보다 더 큰 반도체로 형성되는 반도체 장치 제조 방법.
  18. 반도체 기판 위에 제1 절연체를 형성하는 단계와,
    상기 제1 절연체 및 상기 반도체 기판 내에 분리부를 형성하는 단계와,
    상기 분리부의 일부분이 상기 반도체 기판으로부터 돌출하도록 상기 제1 절연체를 제거하는 단계와,
    상기 반도체 기판으로부터 돌출한 상기 일부분에서의 상기 분리부의 폭을 감소시키는 단계와,
    상기 분리부들 간의 영역 내의 상기 반도체 기판상에 반도체 층을 형성하는 단계와,
    상기 반도체 층 상에 제2 절연체를 형성하는 단계와,
    상기 제2 절연체 상에 제1 도전체 층을 형성하는 단계와,
    상기 제1 도전체 층 상에 제3 절연체를 형성하는 단계와,
    상기 제3 절연체 상에 제2 도전체 층을 형성하는 단계와,
    상기 제1 및 제2 도전체 층들을 가공하여 게이트 전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 반도체 층의 폭이 상기 반도체 기판 부분보다 더 넓은 반도체 장치 제조 방법.
  20. 제18항에 있어서, 상기 반도체 층은 캐리어 이동도가 실리콘의 것보다 더 큰 반도체로 형성되는 반도체 장치 제조 방법.
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