CN112289846A - 具有高电压晶体管的半导体器件 - Google Patents

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trench
pattern
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白圣权
金兑泳
金鹤善
尹康五
田昌勋
林濬熙
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Abstract

一种半导体器件包括设置在衬底上的栅极结构。栅极结构具有第一侧壁和与第一侧壁相反的第二侧壁。第一杂质区域设置在衬底的上部部分内。第一杂质区域与第一侧壁间隔开。第三杂质区域在衬底的上部部分内。第三杂质区域与第二侧壁间隔开。第一沟槽设置在衬底内在第一侧壁和第一杂质区域之间。第一沟槽与第一侧壁间隔开。第一阻挡绝缘图案设置在第一沟槽内。

Description

具有高电压晶体管的半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及包括高电压晶体管的半导体器件。
背景技术
半导体器件可以包括其中形成有存储单元的存储单元区域和其中形成有用于驱动存储单元的外围电路的外围区域。形成在外围区域中的外围电路可以包括高电压晶体管，该高电压晶体管配置为通过几伏到几十伏范围内的电压操作。高电压晶体管可以具有优异的操作特性，并且可以形成在衬底的小的有限区域中。
发明内容
半导体器件包括设置在衬底上的栅极结构。在衬底的上部部分存在第一杂质区域。第三杂质区域也在衬底的上部部分。第一沟槽设置在衬底内，并且第一阻挡绝缘图案设置在第一沟槽内。
栅极结构可以具有第一侧壁和与第一侧壁相反的第二侧壁。第一杂质区域可以与第一侧壁间隔开。第三杂质区域可以与第二侧壁间隔开。第一沟槽可以在第一侧壁和第一杂质区域之间设置的衬底内。第一沟槽可以与第一侧壁间隔开。
半导体器件包括形成在衬底上的栅极结构。第一杂质区域形成在衬底内。第二杂质区域形成在衬底内。第三杂质区域形成在衬底内。第四杂质区域形成在衬底内。
第一杂质区域可以与栅极结构的第一侧壁间隔开。第二杂质区域可以形成在衬底内在第一侧壁和第一杂质区域之间。第二杂质区域可以连接到第一杂质区域。第三杂质区域可以形成在衬底内。第三杂质区域可以与栅极结构的与第一侧壁相反的第二侧壁间隔开。第四杂质区域可以形成在衬底内在第二侧壁和第三杂质区域之间。第四杂质区域可以连接到第三杂质区域。第一阻挡绝缘图案可以填充形成在衬底内在第一侧壁和第一杂质区域之间的第一沟槽。第一阻挡绝缘图案可以与栅极结构的第一侧壁间隔开。第二杂质区域可以沿着衬底的在第一阻挡绝缘图案下方的表面形成。
半导体器件包括形成在衬底上的栅极结构。第一杂质区域形成在衬底的上部部分内。第二杂质区域形成在衬底内。第三杂质区域形成在衬底的上部部分处。第四杂质区域形成在衬底内。半导体器件还包括绝缘中间层以及第一和第二接触插塞。
第一杂质区域可以与栅极结构的第一侧壁间隔开。第二杂质区域可以形成在衬底内在第一侧壁和第一杂质区域之间。第二杂质区域可以连接到第一杂质区域。第三杂质区域可以形成在衬底的上部部分处。第三杂质区域可以与栅极结构的和第一侧壁相反的第二侧壁间隔开。第四杂质区域可以形成在衬底内在第二侧壁和第三杂质区域之间。第四杂质区域可以连接到第三杂质区域。第一阻挡绝缘图案可以填充形成在衬底内在第一侧壁和第一杂质区域之间的第一沟槽。绝缘中间层可以至少部分地覆盖衬底上的栅极结构。第一和第二接触插塞可以每个穿过绝缘中间层。第一接触插塞和第二接触插塞可以分别接触第一杂质区域和第三杂质区域。第一阻挡绝缘图案可以与第一侧壁间隔开。第一至第四杂质区域可以掺有相同导电类型的杂质。
附图说明
通过结合附图进行的以下详细描述，将更清楚地理解对本公开及其许多附带的方面的更完整的认识，其中：
图1是示出根据本公开的示例性实施方式的半导体器件的平面图；
图2是示出在图1所示的存储单元区域中形成的存储单元的示例的剖视图；
图3是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图4是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图5是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图6是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图7是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图8是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图9至图17是示出根据本公开的示例性实施方式的制造高电压晶体管的方法的多个阶段的剖视图；
图18是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图19是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图20是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图21是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图22是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图23至图27是示出根据本公开的示例性实施方式的制造高电压晶体管的方法的多个阶段的剖视图；
图28是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图29是示出根据本公开的示例性实施方式的高电压晶体管的平面图；
图30是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图31至图34是示出根据本公开的示例性实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；
图35是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图36是示出根据本公开的示例性实施方式的高电压晶体管的剖视图；
图37至图39是分别示出根据本公开的示例性实施方式的高电压晶体管的剖视图；以及
图40是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。
具体实施方式
在描述本公开的在附图中示出的示例性实施方式时，为了清楚起见采用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且应理解，每个特定元件包括以类似方式操作的所有技术等效物。图1是示出根据本公开的示例性实施方式的半导体器件的平面图。
参考图1，半导体器件可以包括存储单元区域MA和设置在存储单元区域MA的至少一侧的外围区域PA。形成在存储单元区域MA中的存储单元可以具有三维结构或二维结构。诸如晶体管、电阻器结构、电容器和电感器的外围电路可以形成在外围区域PA中。例如，晶体管之一可以包括高电压晶体管，该高电压晶体管被配置为通过几伏到几十伏的电压操作。
图2是示出在图1所示的存储单元区域中形成的存储单元的示例的剖视图。
在本公开的示例性实施方式中，半导体器件可以是NAND快闪存储器件，并且存储单元可以包括垂直存储单元。
参考图2，垂直存储单元可以包括形成在衬底100上的堆叠结构30和穿过堆叠结构30的沟道结构28。沟道结构28可以包括沟道22。而且，上绝缘层40可以形成在堆叠结构30上。另外，位线结构46可以形成在堆叠结构30上，以电连接到沟道结构28中的沟道22。位线结构46可以包括位线接触42和位线44。
堆叠结构30可以包括交替且重复地堆叠的绝缘层10和栅电极12。在本公开的示例性实施方式中，沟槽32可以设置在多个堆叠结构30之间，并且绝缘图案34可以填充沟槽32。
栅电极12可以用作单元晶体管的栅极。
沟道结构28可以穿过堆叠结构30。沟道结构28可以形成在穿过堆叠结构30并延伸到衬底100的上表面的沟道孔14中。
在本公开的示例性实施方式中，半导体图案16可以进一步形成在沟道孔14的底部上，并且半导体图案16可以接触衬底100的上表面。在本公开的一些示例性实施方式中，半导体图案16可以不形成在沟道孔14的底部上。
沟道结构28可以包括数据存储结构20、沟道22、填充绝缘图案24和上导电图案26。上导电图案26可以形成在沟道孔14的上部部分，并且上导电图案26可以电连接到沟道22。
数据存储结构20可以包括可从沟道孔14的侧壁顺序堆叠的阻挡层、电荷存储层和隧道绝缘层。阻挡层可以接触栅电极12。
沟道22可以电连接到衬底100。
在上文中，示出了垂直NAND快闪存储器件的存储单元的示例。然而，存储单元的结构可以是任何已知的类型。
此外，半导体器件不必是垂直NAND快闪存储器件。例如，半导体器件可以是诸如平面型快闪存储器件、DRAM器件或SRAM器件的存储器件。根据半导体器件，可以改变形成在单元区域中的存储单元的结构。
图3和图4分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。图3是沿图4的线A-A'截取的剖视图。高电压晶体管可以设置在图1所示的外围区域中。
参考图3和图4，高电压晶体管可以形成在外围区域PA中的衬底上，并且高电压晶体管可以包括栅极结构130、第一阻挡绝缘图案116a、第二阻挡绝缘图案116b以及杂质区域132a、132b、136a和136b。覆盖高电压晶体管的绝缘中间层140可以形成在衬底100上。第一接触插塞142a和第二接触插塞142b可以穿过绝缘中间层140，并且第一接触插塞142a和第二接触插塞142b中的每个可以接触杂质区域132a、132b、136a和136b的至少一部分。
以下，将高电压晶体管的沟道长度方向称为第一方向，并且将高电压晶体管的沟道宽度方向称为第二方向。
隔离沟槽108可以形成在外围区域PA中的衬底100内，并且隔离图案114a可以形成在隔离沟槽108中。隔离图案114a可以包括绝缘材料，例如硅氧化物、硅氮化物等。隔离图案114a可以用作场区，并且其上未形成隔离图案114a的衬底100的上表面可以用作有源区域。高电压晶体管可以形成在有源区域上。
栅极结构130可以形成在有源区域上，并且可以设置为与有源区域交叉。栅极结构130可以在第二方向上延伸。
栅极结构130可以包括栅极绝缘图案102b和堆叠在栅极绝缘图案102b上的栅极图案。栅极图案可以包括一层或多层。
在本公开的示例性实施方式中，栅极绝缘图案102b可以包括硅氧化物。
在本公开的示例性实施方式中，栅极图案可以包括包含下部多晶硅的第一栅极图案104b以及包含上部多晶硅和金属的第二栅极图案122a。第一栅极图案104b可以直接接触栅极绝缘图案102b。第一栅极图案104b可以包括掺有杂质的多晶硅。
在本公开的示例性实施方式中，栅极图案可以具有包括堆叠的第一多晶硅图案104b、第二多晶硅图案118a和金属硅化物图案120a的结构。在这种情况下，第一多晶硅图案可以用作第一栅极图案104b，第二多晶硅图案118a和金属硅化物图案120a可以用作第二栅极图案122a。
在本公开的一些示例性实施方式中，栅极图案可以具有包括堆叠的第一多晶硅图案、第二多晶硅图案、阻挡金属图案和金属图案的结构。在本公开的一些示例性实施方式中，栅极图案可以具有包括堆叠的第一多晶硅图案、阻挡金属图案和金属图案的结构。
在本公开的一些示例性实施方式中，栅极绝缘图案102b可以包括具有高介电常数的金属氧化物。当栅极绝缘图案102b包括具有高介电常数的金属氧化物时，直接接触栅极绝缘图案102b的栅极图案可以包括金属。
在本公开的示例性实施方式中，栅极结构130的在第一方向上的侧壁可以不具有弯曲部分或突起。例如，栅极结构130的在第一方向上的侧壁可以延伸以具有预定的斜率。
在本公开的示例性实施方式中，硬掩模图案124可以进一步形成在栅极图案上。硬掩模图案124可以包括例如硅氧化物或硅氮化物。
第一沟槽110a和第二沟槽110b可以形成在衬底100内。第一沟槽110a和第二沟槽110b可以在第一方向上分别与栅极结构130的侧壁间隔开。因此，在第一沟槽110a和栅极结构130之间的衬底100的上表面以及在第二沟槽110b和栅极结构130之间的衬底100的上表面可以是基本平坦的。第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以分别形成在第一沟槽110a和第二沟槽110b中。第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以分别填充第一沟槽110a和第二沟槽110b。第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以包括例如硅氧化物。因此，栅极结构130和第一阻挡绝缘图案116a可以彼此间隔开，并且栅极结构130和第二阻挡绝缘图案116b可以彼此间隔开。
例如，第一阻挡绝缘图案116a可以在第一方向上与栅极结构130的第一侧壁间隔开。第二阻挡绝缘图案116b可以与栅极结构130的和第一侧壁相反的第二侧壁间隔开。
此外，衬底100的设置在栅极结构130的第一侧壁与第一阻挡绝缘图案116a之间的有源区域以及衬底100的设置在栅极结构130的第二侧壁与第二阻挡绝缘图案116b之间的有源区域可以具有基本平坦的上表面。栅极结构130的在第一方向上的边缘(例如第一侧壁或第二侧壁)和第一阻挡绝缘图案116a可以不彼此重叠，并且栅极结构130的在第一方向上的另一边缘(例如第二侧壁或第一侧壁)和第二阻挡绝缘图案116b可以不彼此重叠。
在本公开的示例性实施方式中，第一沟槽110a的底部和第二沟槽110b的底部可以彼此共面。因此，第一阻挡绝缘图案116a的底部和第二阻挡绝缘图案116b的底部可以彼此共面。
栅极结构130的边缘和第一阻挡绝缘图案116a可以彼此间隔开，并且栅极结构130的另一边缘和第二阻挡绝缘图案116b可以彼此间隔开。因此，与其中第一阻挡绝缘图案和第二阻挡绝缘图案中的每个可以与栅极结构重叠的情况或者其中第一阻挡绝缘图案和第二阻挡绝缘图案中的每个和栅极结构可以不彼此间隔开的情况相比，第一阻挡绝缘图案116a和第二阻挡绝缘图案116b之间在第一方向上的距离可以增大。例如，第一阻挡绝缘图案116a的底部与第二阻挡绝缘图案116b的底部之间在第一方向上的距离P可以增大。
在高电压晶体管的情况下，当第一阻挡绝缘图案116a的底部与第二阻挡绝缘图案116b的底部之间的距离P减小时，可能会在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a与在第二阻挡绝缘图案116b的底部下方的第四杂质区域132b之间的部分处产生不希望的沟道路径。因此，穿通可能发生。穿通是当漏极区和源极区周围的耗尽层合并为一个耗尽区时在晶体管内的现象。栅极下方的场以及漏极电流变得强烈依赖于漏极-源极电压。穿通导致伴随漏极-源极电压增大而迅速增大的电流。穿通可能是不期望的，因为它增加了输出电导并限制了晶体管的最大工作电压。
如上所述，第一阻挡绝缘图案116a的底部与第二阻挡绝缘图案116b的底部之间的距离P可以增大。因此，设置在衬底100中的下部部分处的第二杂质区域132a和第四杂质区域132b之间的距离可以增大，从而可以减小穿通的可能性。
在本公开的示例性实施方式中，栅极结构130的第一侧壁和第一阻挡绝缘图案116a之间的第一距离a1可以与栅极结构130的第二侧壁和第二阻挡绝缘图案116b之间的第二距离a2基本相同。
在本公开的示例性实施方式中，第一沟槽110a和第二沟槽110b的内部宽度可以基本相同。因此，第一阻挡绝缘图案116a和第二阻挡绝缘图案116b的宽度可以基本相同。
第一阻挡绝缘图案116a可以形成在栅极结构130和第一接触插塞142a之间，第二阻挡绝缘图案116b可以形成在栅极结构130和第二接触插塞142b之间。
杂质区域132a、132b、136a和136b可以包括第一杂质区域136a、第二杂质区域132a、第三杂质区域136b和第四杂质区域132b。
第一杂质区域136a可以形成在第一阻挡绝缘图案116a和隔离图案114a之间的衬底100的表面下方。例如，第一杂质区域136a可以与栅极结构130的第一侧壁间隔开。
第二杂质区域132a可以沿着第一沟槽110a的表面在衬底的上部部分处形成。例如，第二杂质区域132a可以沿着衬底100的在第一阻挡绝缘图案116a下方表面形成。此外，第二杂质区域132a可以形成在栅极结构130的第一侧壁和第一阻挡绝缘图案116a之间的衬底100的上部部分处以及第一阻挡绝缘图案116a和第一杂质区域136a之间的衬底100的上部部分处。因此，第一杂质区域136a和第二杂质区域132a可以彼此连接。
第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间的衬底100的表面下方。例如，第三杂质区域136b可以与栅极结构130的第二侧壁间隔开。此外，第二沟槽110b可以设置在栅极结构130的第二侧壁和第三杂质区域136b之间。
第四杂质区域132b可以沿着第二沟槽110b的表面形成在衬底100的上部部分处。例如，第四杂质区域132b可以在第二阻挡绝缘图案116b下方沿着衬底100形成。此外，第四杂质区域132b可以形成于在栅极结构130的第二侧壁与第二阻挡绝缘图案116b之间的衬底100的上部部分处以及在第二阻挡绝缘图案116b与第三杂质区域136b之间的衬底100的上部部分处。因此，第三杂质区域136b和第四杂质区域132b可以彼此连接。
在本公开的示例性实施方式中，第一杂质区域136a可以用作源极区，第二杂质区域132a可以用作源极延伸区。第三杂质区域136b可以用作漏极区，第四杂质区域132b可以用作漏极延伸区。
掺在第一至第四杂质区域136a、132a、136b和132b中的杂质可以具有相同的导电类型。
在本公开的示例性实施方式中，第一杂质区域136a和第二杂质区域132a的杂质浓度可以彼此不同。例如，第一杂质区域136a的杂质浓度可以高于第二杂质区域132a的杂质浓度。第三杂质区域136b和第四杂质区域132b的杂质浓度可以彼此不同。例如，第三杂质区域136b的杂质浓度可以高于第四杂质区域132b的杂质浓度。此外，第一和第三杂质区域136a和136b的杂质浓度可以高于第二和第四杂质区域132a和132b的杂质浓度。
在本公开的示例性实施方式中，第一杂质区域136a可以与第一阻挡绝缘图案116a间隔开。在本公开的示例性实施方式中，第一杂质区域136a可以接触隔离图案114a的一部分。
在本公开的示例性实施方式中，第三杂质区域136b可以与第二阻挡绝缘图案116b间隔开。此外，第三杂质区域136b可以接触隔离图案114a的一部分。
第一接触插塞142a和第二接触插塞142b可以分别接触第一杂质区域136a和第三杂质区域136b。
在本公开的一些示例性实施方式中，栅极接触插塞可以接触栅极结构130的第二栅极图案122a的上表面。
在本公开的示例性实施方式中，第一接触插塞142a与第一阻挡绝缘图案116a之间的距离可以大于第一接触插塞142a与隔离图案114a之间的距离。此外，第二接触插塞142b与第二阻挡绝缘图案116b之间的距离b可以大于第二接触插塞142b与隔离图案114a之间的距离c。
在本公开的示例性实施方式中，在高电压晶体管中，阻挡绝缘图案116a和116b以及杂质区域136a、132a、136b和132b可以相对于栅极结构130对称。
在图3中，附图标记l表示当高电压晶体管操作时电流沿着杂质区域和沟道的流动。
高电压晶体管可以包括第一阻挡绝缘图案116a和第二阻挡绝缘图案116b，从而可以增加源极延伸区的有效距离和漏极延伸区的有效距离。此外，可以增加从栅极结构130的第一侧壁到第一接触插塞142a的有效距离以及从栅极结构130的第二侧壁到第二接触插塞142b的有效距离。
高电压晶体管可以在栅极结构130下方的衬底100的表面处具有沟道区。沟道区与第一接触插塞142a之间的有效距离以及沟道区与第二接触插塞142b之间的有效距离可以增大，从而可以增大沟道区和第一接触插塞142a之间的电阻以及沟道区和第二接触插塞142b之间的电阻。因此，可以提高形成在衬底的有限区域中的高电压晶体管的击穿电压。
此外，第一接触插塞142a与第一阻挡绝缘图案116a之间的距离可以大于第一接触插塞142a与隔离图案114a之间的距离。此外，第二接触插塞142b与第二阻挡绝缘图案116b之间的距离可以大于第二接触插塞142b与隔离图案114a之间的距离。因此，可以提高高电压晶体管的击穿电压。
另外，可以增大第一阻挡绝缘图案116a的底部与第二阻挡绝缘图案116b的底部之间的距离P，从而可以减小高电压晶体管的穿通的可能性。
根据本公开的示例性实施方式的高电压晶体管可以用于操作参考图2所示的存储单元。例如，高电压晶体管可以用作用于向单元晶体管的栅电极供应电压的开关器件。
图5和图6分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。图5是沿图6的线A-A'截取的剖视图。
图5和图6所示的高电压晶体管与图3所示的高电压晶体管基本相同，除了栅极结构的布置以外。
参考图5和图6，栅极结构130的边缘与第一阻挡绝缘图案116a之间的第一距离a1和栅极结构130的另一边缘与第二阻挡绝缘图案116b之间的第二距离a2可以彼此不同。
例如，在高电压晶体管的操作中，相邻于用于供应高电压的杂质区域的阻挡绝缘图案与栅极结构的边缘之间的距离可以大于其它阻挡绝缘图案与栅极结构的另一边缘之间的距离。例如，当高电压被供应到源极区时，第一距离a1可以大于第二距离a2。例如，当高电压被供应到漏极区时，第二距离a2可以大于第一距离a1。因此，可以提高用于供应高电压的杂质区域处的击穿电压。
图7和图8分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。图7是沿图8的线A-A'截取的剖视图。
图7和图8所示的高电压晶体管可以与图3所示的高电压晶体管基本相同，除了杂质区域的布置以外。
参考图7和图8，第一杂质区域136a可以形成在第一阻挡绝缘图案116a和隔离图案114a之间的衬底100的整个上部部分处，第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间的衬底100的整个上部部分处。例如，第一杂质区域136a和第三杂质区域136b可以分别接触第一阻挡绝缘图案116a和第二阻挡绝缘图案116b。
第一接触插塞142a和第二接触插塞142b可以分别形成在第一杂质区域136a和第三杂质区域136b的中央部分。在本公开的示例性实施方式中，第一接触插塞142a和第一阻挡绝缘图案116a之间的距离可以与第一接触插塞142a和隔离图案114a之间的距离基本相同。此外，第二接触插塞142b和第二阻挡绝缘图案116b之间的距离b可以与第二接触插塞142b和隔离图案114a之间的距离c基本相同。
图9至图17是示出根据本公开的示例性实施方式的制造高电压晶体管的方法的多个阶段的剖视图。
参考图9，可以在包括存储单元区域和外围区域的衬底100上形成栅极绝缘层102。可以在栅极绝缘层102上形成第一栅极层104。
在本公开的示例性实施方式中，栅极绝缘层102可以包括硅氧化物。在本公开的示例性实施方式中，第一栅极层104可以包括多晶硅。
在本公开的一些示例性实施方式中，栅极绝缘层102可以包括具有高介电常数的金属氧化物。在这种情况下，第一栅极层104可以包括金属。
可以在第一栅极层104上形成第一掩模层106。第一掩模层106可以包括硅氧化物或硅氮化物。
参考图10，可以图案化第一掩模层106以形成第一掩模图案106a。第一掩模图案106a可以包括在随后可形成隔离沟槽108以及第一沟槽110a和第二沟槽110b的区域处的开口。
可以使用第一掩模图案106a作为蚀刻掩模来蚀刻第一栅极层104、栅极绝缘层102和衬底100，以形成隔离沟槽108以及第一沟槽110a和第二沟槽110b。此外，可以通过蚀刻工艺来图案化第一栅极层104和栅极绝缘层102。因此，可以形成初始第一栅极图案104a和初始栅极绝缘图案102a。
多个隔离沟槽108可以形成在隔离区域的衬底内。因此，可以通过隔离沟槽108来限定有源区域。第一沟槽110a和第二沟槽110b可以形成在隔离沟槽108之间的有源区域处。随后形成的栅极结构和接触插塞之间的有效距离可以通过形成第一沟槽110a和第二沟槽110b而增大。
参考图11，第二掩模图案150可以覆盖隔离沟槽108和存储单元区域并暴露第一沟槽110a和第二沟槽110b。第二掩模图案150可以是光致抗蚀剂图案。
可以沿着由第二掩模图案150暴露的第一沟槽110a和第二沟槽110b的表面注入(或掺入)杂质，以形成初始第一杂质区域112。可以通过倾斜离子注入工艺来执行杂质注入工艺，使得杂质可以沿着第一沟槽110a和第二沟槽110b的表面被均匀地掺入。
此后，可以去除第二掩模图案150。
参考图12，可以在第一掩模图案106a上形成绝缘层以填充隔离沟槽108以及第一沟槽110a和第二沟槽110b。绝缘层的表面可以被平坦化直到初始第一栅极图案104a的上表面可以暴露，从而形成第一绝缘图案114和第二绝缘图案116。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
第一绝缘图案114可以填充隔离沟槽108以及在包括初始栅极绝缘图案102a和其上方的初始第一栅极图案104a的堆叠结构之间的在隔离沟槽108之上的空间。此外，第二绝缘图案116可以填充第一沟槽110a和第二沟槽110b以及在所述堆叠结构之间的在第一沟槽110a和第二沟槽110b之上的空间，所述堆叠结构包括初始栅极绝缘图案102a和其上方的初始第一栅极图案104a。
参考图13，可以在第一绝缘图案114和第二绝缘图案116以及初始第一栅极图案104a上形成第二栅极层122。
在本公开的示例性实施方式中，第二栅极层122可以包括堆叠的第二多晶硅层118和金属硅化物层120。之后，可以在第二栅极层122上形成硬掩模图案124。
硬掩模图案124可以用作用于形成栅极结构的蚀刻掩模。因此，硬掩模图案124可以形成在第一沟槽110a和第二沟槽110b之间的有源区域上。此外，硬掩模图案124在第一方向上的一个端部可以与第一沟槽110a间隔开，并且硬掩模图案124在第一方向上的另一端部可以与第二沟槽110b间隔开。
参考图14，可以使用硬掩模图案124作为蚀刻掩模来蚀刻第二栅极层122、初始第一栅极图案104a、初始栅极绝缘图案102a以及第一绝缘图案114和第二绝缘图案116，以形成栅极结构130。
栅极结构130可以形成在衬底100的有源区域上，并且栅极结构130可以包括被堆叠的栅极绝缘图案102b、第一栅极图案104b、第二栅极图案122a和硬掩模图案124。
另外，可以在隔离沟槽108中形成隔离图案114a，并且可以在第一沟槽110a中形成第一阻挡绝缘图案116a。可以在第二沟槽110b中形成第二阻挡绝缘图案116b。第一阻挡绝缘图案116a可以与栅极结构130的第一侧壁间隔开，第二阻挡绝缘图案116b可以与栅极结构130的第二侧壁间隔开。
在本公开的示例性实施方式中，在栅极结构130的图案化工艺中，栅极结构130与第一阻挡绝缘图案116a之间的距离和栅极结构130与第二阻挡绝缘图案116b之间的距离可以基本相同。在这种情况下，可以通过执行后续工艺来制造图3和图4所示的高电压晶体管。
在本公开的一些示例性实施方式中，在栅极结构130的图案化工艺中，栅极结构130与第一阻挡绝缘图案116a之间的距离和栅极结构130与第二阻挡绝缘图案116b之间的距离可以彼此不同。在这种情况下，可以通过执行后续工艺来制造图5和图6所示的高电压晶体管。
参考图15，可以在衬底100和栅极结构130上执行离子注入工艺以形成初始第二杂质区域132。可以通过离子注入工艺在未形成栅极结构130的区域中的衬底100的上部部分掺入杂质，掺有杂质的该上部部分与初始第一杂质区域112合并从而形成初始第二杂质区域132。因此，可以在栅极结构130和隔离图案114a之间沿着第一沟槽110a和第二沟槽110b的表面以及衬底100的表面形成初始第二杂质区域132。
在本公开的示例性实施方式中，在杂质的掺入之前，可以在衬底100和栅极结构130的表面上进一步形成保护层。保护层可以在离子注入工艺期间保护栅极结构130和衬底100。保护层可以包括例如硅氧化物。
初始第二杂质区域132可以部分地用作第二杂质区域以及部分地用作第四杂质区域。初始第二杂质区域132可以具有第一杂质浓度。
参考图16，可以在衬底100和栅极结构130上形成第三掩模图案138。在形成第一杂质区域136a和第三杂质区域136b的掺杂工艺中，第三掩模图案138可以用作离子注入掩模。
在本公开的示例性实施方式中，第三掩模图案138可以选择性地暴露衬底100的用于形成第一接触插塞的部分。
可以使用第三掩模图案138作为掩模将杂质注入到衬底100中，以形成第一杂质区域136a和第三杂质区域136b。连接到第一杂质区域136a的初始第二杂质区域132可以用作第二杂质区域132a。此外，连接到第三杂质区域136b的初始第二杂质区域132可以用作第四杂质区域132b。
在第一至第四杂质区域136a、132a、136b和132b中掺入的杂质可以具有相同的导电类型。在本公开的示例性实施方式中，第一杂质区域136a和第三杂质区域136b的第二杂质浓度与第二杂质区域132a和第四杂质区域132b的第一杂质浓度可以彼此不同。例如，第二杂质浓度可以高于第一杂质浓度。
在本公开的示例性实施方式中，第一杂质区域136a可以与第一阻挡绝缘图案116a间隔开。在本公开的示例性实施方式中，第三杂质区域136b可以与第二阻挡绝缘图案116b间隔开。
在本公开的一些示例性实施方式中，第一杂质区域136a可以形成在第一阻挡绝缘图案116a和隔离图案114a之间的衬底的整个上部部分中。第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间的衬底的整个上部部分中。在这种情况下，可以通过执行后续工艺来制造图7和图8所示的高电压晶体管。
然后，可以去除第三掩模图案138。
参考图17，绝缘中间层140可以覆盖衬底100和栅极结构130。第一接触插塞142a和第二接触插塞142b可以穿过绝缘中间层140形成。
第一接触插塞142a和第二接触插塞142b可以分别接触第一杂质区域136a的上表面和第三杂质区域136b的上表面。
在本公开的示例性实施方式中，栅极接触插塞可以穿过绝缘中间层140和硬掩模图案124进一步形成。栅极接触插塞可以接触第二栅极图案122a的上表面。
在本公开的示例性实施方式中，第一接触插塞142a和第一阻挡绝缘图案116a之间的距离可以大于第一接触插塞142a和隔离图案114a之间的距离。此外，第二接触插塞142b和第二阻挡绝缘图案116b之间的距离可以大于第二接触插塞142b和隔离图案114a之间的距离。
在本公开的一些示例性实施方式中，如图7和图8所示，第一接触插塞142a和第一阻挡绝缘图案116a之间的距离可以与第一接触插塞142a和隔离图案114a之间的距离基本相同。此外，第二接触插塞142b和第二阻挡绝缘图案116b之间的距离可以与第二接触插塞142b和隔离图案114a之间的距离基本相同。
图18和图19分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。图18是沿图19的线A-A'截取的剖视图。
图18和图19可以具有彼此电连接并形成在有源区域中的多个高电压晶体管。每个高电压晶体管的结构可以与参考图3描述的结构基本相同。
参考图18和图19，可以在衬底100上形成多个沿第二方向延伸的栅极结构130。所述多个栅极结构130可以在第一方向上彼此间隔开。
第一沟槽110a和第二沟槽110b可以分别形成在所述多个栅极结构130之间以及在栅极结构130之一与隔离图案114a之间。在本公开的示例性实施方式中，第一沟槽110a可以与栅极结构130之一的第一侧壁间隔开，第二沟槽110b可以与所述栅极结构130之一的第二侧壁间隔开。第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以分别形成在第一沟槽110a和第二沟槽110b中。
在本公开的示例性实施方式中，第一杂质区域136a可以用作在第一方向上彼此连接的两个高电压晶体管的公共杂质区域。在本公开的示例性实施方式中，所述两个高电压晶体管可以相对于在第二方向上的穿过第一杂质区域136a的中心的直线对称。在这种情况下，第一杂质区域136a可以设置在所述两个高电压晶体管中的第一阻挡绝缘图案116a之间。
在本公开的示例性实施方式中，第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间。
第一接触插塞142a可以形成在第一杂质区域136a的上表面上。第二接触插塞142b可以形成在第三杂质区域136b的上表面上。
图20和图21分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。图22是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。图20是沿图21的线A-A'截取的剖视图。
每个高电压晶体管与图3所示的高电压晶体管基本相同，除了阻挡绝缘图案之外。
参考图20和图21，高电压晶体管可以包括栅极结构130、第一阻挡绝缘图案116a以及杂质区域136a、132a、136b和132b。绝缘中间层140可以覆盖高电压晶体管。第一接触插塞142a和第二接触插塞142b可以穿过绝缘中间层140形成。第一接触插塞142a和第二接触插塞142b可以接触杂质区域的至少一部分。
衬底100可以包括在第一方向上与栅极结构130的第一侧壁间隔开的第一沟槽110a。第一阻挡绝缘图案116a可以形成在第一沟槽110a中。
例如，第一阻挡绝缘图案116a可以在第一方向上与栅极结构130的一个侧壁间隔开。第二阻挡绝缘图案可以不形成在衬底100上。特别地，可以不形成与栅极结构130的和第一侧壁相反的第二侧壁间隔开的第二阻挡绝缘图案。因此，第一阻挡绝缘图案116a可以相对于栅极结构130不对称。
杂质区域可以包括第一杂质区域136a、第二杂质区域132a、第三杂质区域136b和第四杂质区域132b。
第一杂质区域136a可以形成在第一阻挡绝缘图案116a和隔离图案114a之间的有源区域中的衬底100的表面下方。第二杂质区域132a可以沿着第一沟槽110a的表面形成在衬底100内，第一阻挡绝缘图案116a形成在第一沟槽110a中。第一杂质区域136a和第二杂质区域132a可以彼此连接。
第三杂质区域136b可以与栅极结构130的第二侧壁间隔开。第三杂质区域136b可以形成在栅极结构130的第二侧壁与隔离图案114a之间的有源区域中的衬底100的表面下方。第四杂质区域132b可以形成在栅极结构130的第二侧壁与第三杂质区域136b之间的有源区域的衬底100的表面下方。第三杂质区域136b和第四杂质区域132b可以形成在衬底100的平坦的顶表面下方。
由于第一阻挡绝缘图案116a可以与栅极结构130的第一侧壁间隔开，所以第四杂质区域132b和在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a可以不位于相同平面上。第一阻挡绝缘图案116a的底部和衬底100的与栅极结构130的第二侧壁相邻的部分可以在倾斜方向上排列。因此，可以增大第一阻挡绝缘图案116a的底部与衬底100的和栅极结构130的第二侧壁相邻的部分之间的距离P。另外，第二杂质区域132a的最下部和第四杂质区域132b可以在倾斜方向上排列，使得第二杂质区域132a的最下部和第四杂质区域132b之间的距离可以增大。例如，可以减小在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a和与栅极结构的第二侧壁相邻的第四杂质区域132b之间产生不想要的沟道路径的可能性。因此，可以减小穿通的可能性。
由于第一阻挡绝缘图案116a相对于栅极结构130不对称地设置，所以可以大大减少穿通。因此，在本公开的一些示例性实施方式中，如图22所示，栅极结构130的第一侧壁和第一阻挡绝缘图案116a可以不彼此间隔开。
在本公开的示例性实施方式中，第一阻挡绝缘图案116a可以邻近于用于在高电压晶体管的操作期间供应高电压的杂质区域设置。
第一接触插塞142a可以接触第一杂质区域136a。第二接触插塞142b可以接触第三杂质区域136b。
在本公开的示例性实施方式中，第一接触插塞142a与第一阻挡绝缘图案116a之间的距离可以大于第一接触插塞142a与隔离图案114a之间的距离。
在本公开的示例性实施方式中，第二接触插塞142b与栅极结构130之间的距离可以大于第二接触插塞142b与隔离图案114a之间的距离。
随着第一阻挡绝缘图案116a的底部和第四杂质区域132b之间的距离P增大，可以减小高电压晶体管的穿通的可能性。
图23至图27是示出根据本公开的示例性实施方式的制造高电压晶体管的方法的多个阶段的剖视图。
参考图23，可以在包括存储单元区域和外围区域的衬底100上形成栅极绝缘层、第一栅极层和第一掩模层。
可以图案化第一掩模层以形成第一掩模图案106a。可以使用第一掩模图案106a作为蚀刻掩模来蚀刻第一栅极层、栅极绝缘层和衬底100，以形成隔离沟槽108和第一沟槽110a。此外，可以通过蚀刻工艺来图案化第一栅极层和栅极绝缘层，从而可以形成初始第一栅极图案104a和初始栅极绝缘图案102a。
隔离沟槽108可以形成在衬底100的隔离区域中。第一沟槽110a可以与随后形成的栅极结构的第一侧壁间隔开。
参考图24，第二掩模图案150可以覆盖隔离沟槽108和存储单元区域并且暴露第一沟槽110a。可以沿着由第二掩模图案150暴露的第一沟槽110a的表面注入(或掺入)杂质，以形成初始第一杂质区域112。然后，可以去除第二掩模图案150。
参考图25，可以执行与参考图12至图13描述的工艺相同的工艺。
因此，第一绝缘图案114可以填充隔离沟槽108以及在包括初始栅极绝缘图案102a和其上方的初始第一栅极图案104a的堆叠结构之间的在隔离沟槽108之上的空间。此外，第二绝缘图案116可以填充第一沟槽110a以及在包括初始栅极绝缘图案102a和其上方的初始第一栅极图案104a的堆叠结构之间的在第一沟槽110a之上的空间。
第二栅极层122和硬掩模图案124可以形成在第一绝缘图案114和第二绝缘图案116以及初始第一栅极图案104a上。硬掩模图案124的第一侧壁和第一沟槽110a可以在第一方向上彼此间隔开。
参考图26，可以使用硬掩模图案124作为蚀刻掩模来蚀刻第二栅极层122、初始第一栅极图案104a、初始栅极绝缘图案102a以及第一绝缘图案114和第二绝缘图案116，以形成栅极结构130。
因此，栅极结构130可以形成在有源区域中的衬底100上。此外，隔离图案114a可以形成在每个隔离沟槽108中，第一阻挡绝缘图案116a可以形成在第一沟槽110a中。
可以在衬底100和栅极结构130上执行离子注入工艺以形成初始第二杂质区域132。初始第二杂质区域132可以在栅极结构130和隔离图案114a之间沿着第一沟槽110a的表面和衬底100的表面形成。
参考图27，可以在衬底100和栅极结构130上形成第三掩模图案138。第三掩模图案138可以在用于形成第一杂质区域136a和第三杂质区域136b的掺杂工艺中用作离子注入掩模。
可以使用第三掩模图案138将杂质注入到衬底100中，以形成第一杂质区域136a和第三杂质区域136b。连接到第一杂质区域136a的初始第二杂质区域132可以用作第二杂质区域132a。此外，连接到第三杂质区域136b的初始第二杂质区域132可以用作第四杂质区域132b。
再次参考图22，绝缘中间层140可以覆盖衬底100和栅极结构130。然后，第一接触插塞142a和第二接触插塞142b可以穿过绝缘中间层140形成。
图28和图29分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图和平面图。
在图28和图29中，形成在有源区域上的多个高电压晶体管可以彼此电连接。每个高电压晶体管的结构可以与参考图20所示的高电压晶体管的结构基本相同。
参考图28和图29，可以在衬底100上形成多个沿第二方向延伸的栅极结构130。所述多个栅极结构130可以在第一方向上彼此间隔开。
在本公开的示例性实施方式中，第一杂质区域136a可以是在第一方向上连接的两个高电压晶体管的公共杂质区域。在本公开的示例性实施方式中，所述两个高电压晶体管可以相对于在第二方向上的穿过第一杂质区域136a的中心的直线对称。在这种情况下，第一杂质区域136a可以设置在所述两个高电压晶体管中的第一阻挡绝缘图案116a之间。
在本公开的示例性实施方式中，第三杂质区域136b可以形成在栅极结构130的第二侧壁与隔离图案114a之间。
第一接触插塞142a可以形成在第一杂质区域136a的上表面上。第二接触插塞142b可以形成在第三杂质区域136b的上表面上。
图30是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。
图30所示的晶体管可以与图3所示的高电压晶体管基本相同，除了阻挡绝缘图案之外。
参考图30，高电压晶体管可以包括栅极结构130、第一阻挡绝缘图案116a、第二阻挡绝缘图案116b以及杂质区域136a、132a、136b和132b。绝缘中间层140可以覆盖高电压晶体管。第一接触插塞142a和第二接触插塞142b可以穿过绝缘中间层140形成。第一接触插塞142a和第二接触插塞142b可以接触杂质区域136a、132a、136b和132b的至少一部分。
衬底100可以包括在第一方向上与栅极结构130的第一侧壁间隔开的第一沟槽110a。第一阻挡绝缘图案116a可以形成在第一沟槽110a中。
衬底100可以包括在第一方向上与栅极结构130的第二侧壁间隔开的第二沟槽110b。第二阻挡绝缘图案116b可以形成在第二沟槽110b中。
在本公开的示例性实施方式中，第二沟槽110b的深度可以与第一沟槽110a的深度不同。例如，第二沟槽110b的深度可以小于第一沟槽110a的深度。例如，第一沟槽110a的底部和第二沟槽110b的底部可以不彼此共面。因此，第一阻挡绝缘图案116a的底部和第二阻挡绝缘图案116b的底部可以位于不同的平面上。
因此，第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以相对于栅极结构130不对称。
杂质区域可以包括第一杂质区域136a、第二杂质区域132a、第三杂质区域136b和第四杂质区域132b。
第一杂质区域136a可以形成在第一阻挡绝缘图案116a和隔离图案114a之间的有源区域中的衬底100的表面下方。第二杂质区域132a可以沿着第一沟槽110a的表面形成在衬底100内，第一阻挡绝缘图案116a形成在第一沟槽110a中。第一杂质区域136a和第二杂质区域132a可以彼此连接。
第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间的有源区域中的衬底100的表面下方。第四杂质区域132b可以沿着第二沟槽110b的表面形成在衬底100内，第二阻挡绝缘图案116b形成在第二沟槽110b中。第三杂质区域136b和第四杂质区域132b可以彼此连接。
由于第一阻挡绝缘图案116a的底部的高度和第二阻挡绝缘图案116b的底部的高度彼此不同，所以在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a和在第二阻挡绝缘图案116b的底部下方的第四杂质区域132b可以不位于相同平面上。在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a和在第二阻挡绝缘图案116b的底部下方的第四杂质区域132b可以沿倾斜方向排列。因此，可以增大在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a与在第二阻挡绝缘图案116b的底部下方的第四杂质区域132b之间的距离P。可以减小在第一阻挡绝缘图案116a的底部下方的第二杂质区域132a与第二阻挡绝缘图案116b的底部下方的第四杂质区域132b之间的部分处产生不想要的沟道路径的可能性。因此，穿通的可能性可以减小。
第一接触插塞142a可以接触第一杂质区域136a。第二接触插塞142b可以接触第三杂质区域136b。
图31至图34是示出根据本公开的示例性实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。
参考图31，可以在包括存储单元区域和外围区域的衬底100上形成栅极绝缘层、第一栅极层和第一掩模层。
可以图案化第一掩模层以形成第一掩模图案106a。
可以使用第一掩模图案106a作为蚀刻掩模来蚀刻第一栅极层、栅极绝缘层和衬底100，以形成初始沟槽109。此外，可以通过蚀刻工艺对第一栅极层和栅极绝缘层进行图案化，从而可以形成初始第一栅极图案104a和初始栅极绝缘图案102a。
初始沟槽109可以形成在用于在衬底100中形成隔离区域以及第一沟槽和第二沟槽的区域处。
参考图32，可以在第一掩模图案106a上形成暴露初始沟槽109中的一部分的掩模图案113。
掩模图案113可以暴露初始沟槽109的在其中随后形成隔离沟槽和第一沟槽的部分。此外，掩模图案113可以覆盖初始沟槽109的在该处随后形成第二沟槽的部分。例如，掩模图案113可以选择性地暴露在该处随后形成隔离图案和第一阻挡绝缘图案的部分。
此后，可以使用掩模图案113作为蚀刻掩模来蚀刻衬底100。因此，可以进一步蚀刻衬底100的初始沟槽109中的被暴露的初始沟槽，以形成隔离沟槽108和第一沟槽110a。此外，未蚀刻的初始沟槽可以用作第二沟槽110b。此后，可以去除掩模图案113。
参考图33，第二掩模图案150可以覆盖隔离沟槽108和存储单元区域并且暴露第一沟槽110a和第二沟槽110b。
可以沿着由第二掩模图案150暴露的第一沟槽110a和第二沟槽110b的表面注入(或掺入)杂质，以形成初始第一杂质区域112。此后，可以去除第二掩模图案150。
参考图34，可以执行与参考图12至图16所示的基本相同的工艺。因此，可以在第一沟槽110a和第二沟槽110b中分别形成第一阻挡绝缘图案116a和第二阻挡绝缘图案116b。此外，第一至第四杂质区域136a、132a、136b和132b可以形成在与栅极结构130的侧部相邻的衬底100内。
再次参考图30，第一接触插塞142a和第二接触插塞142b可以分别接触第一杂质区域136a和第三杂质区域136b。
图35是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。图36是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。
在图35和图36的每个中，形成在有源区域中的多个高电压晶体管可以彼此电连接。每个高电压晶体管的结构可以与参考图30所示的高电压晶体管的结构基本相同。
参考图35，可以在衬底100上形成在第二方向上延伸的多个栅极结构130。所述多个栅极结构130可以在第一方向上彼此间隔开。
第一沟槽110a可以形成于在第一方向上邻近的栅极结构130之间。因此，可以在第一方向上邻近的栅极结构130之间形成第一阻挡绝缘图案116a。
在本公开的示例性实施方式中，第一杂质区域136a可以是在第一方向上彼此连接的两个高电压晶体管的公共杂质区域。在本公开的示例性实施方式中，所述两个高电压晶体管可以相对于在第二方向上的穿过第一杂质区域136a的中心的直线对称。在这种情况下，第一杂质区域136a可以设置在所述两个高电压晶体管中的第一阻挡绝缘图案116a之间。
在本公开的示例性实施方式中，第二沟槽110b可以与栅极结构130的第二侧壁间隔开。第二阻挡绝缘图案116b可以形成在第二沟槽110b中。
在本公开的示例性实施方式中，第三杂质区域136b可以形成在第二阻挡绝缘图案116b和隔离图案114a之间。
在本公开的示例性实施方式中，第二阻挡绝缘图案116b的底部可以高于第一阻挡绝缘图案116a的底部。
在本公开的一些示例性实施方式中，如图36所示，第二阻挡绝缘图案116b的底部可以低于第一阻挡绝缘图案116a的底部。
第一接触插塞142a可以形成在第一杂质区域136a的上表面上。第二接触插塞142b可以形成在第三杂质区域136b的上表面上。
图37至图39分别是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。
图37至图39所示的每个高电压晶体管可以与图3所示的高电压晶体管基本相同，除了在栅极结构的侧壁上进一步形成绝缘间隔物之外。
在图37至图39所示的每个晶体管中，绝缘间隔物可以包括例如硅氮化物或硅氧化物。绝缘间隔物可以包括一层或多层。
参考图37，形成在栅极结构130的侧壁上的绝缘间隔物148的底部可以分别不与第一沟槽110a和第二沟槽110b的上部重叠。如图37所示，第一沟槽110a和第二沟槽110b中的每个可以与绝缘间隔物148的侧壁间隔开。因此，栅极结构130的第一侧壁上的绝缘间隔物148的侧壁和第一沟槽110a可以彼此间隔开，栅极结构130的第二侧壁上的绝缘间隔物148的侧壁和第二沟槽110b可以彼此间隔开。
参考图38，形成在栅极结构130的侧壁上的绝缘间隔物148的底部可以分别不与第一沟槽110a的上部部分和第二沟槽110b的上部部分重叠。如图38所示，绝缘间隔物148的侧壁和第一沟槽110a的侧壁可以彼此对准，并且绝缘间隔物148的侧壁和第二沟槽110b的侧壁可以彼此对准。因此，形成在栅极结构130的第一侧壁上的绝缘间隔物148的侧壁和第一沟槽110a可以不彼此间隔开。形成在栅极结构130的第二侧壁上的绝缘间隔物148的侧壁和第二沟槽110b可以不彼此间隔开。
参考图39，形成在栅极结构130的侧壁上的绝缘间隔物148的底部可以分别与第一沟槽110a的上部部分和第二沟槽110b的上部部分重叠。如图39所示，形成在栅极结构130的第一侧壁上的绝缘间隔物148的底部可以部分地覆盖第一沟槽110a的上部部分。而且，形成在栅极结构130的第二侧壁上的绝缘间隔物148的底部可以部分地覆盖第二沟槽110b的上部部分。
制造参考图39描述的高电压晶体管的工艺可以与图9至图17所示的基本相同。然而，在执行参考图15所示的工艺之后，绝缘间隔物层可以进一步形成在衬底100和栅极结构的表面上，并且绝缘间隔物层可以被各向异性地蚀刻。因此，可以在栅极结构的侧壁上形成绝缘间隔物。
在根据上述的本公开的示例性实施方式的每个高电压晶体管中，可以在栅极结构的侧壁上进一步形成绝缘间隔物。
图40是示出根据本公开的示例性实施方式的高电压晶体管的剖视图。
图40所示的晶体管可以与图3所示的晶体管基本相同，除了第一沟槽和第二沟槽的内部宽度之外。
参考图40，第一沟槽110a的内部宽度可以与第二沟槽110b的内部宽度不同。因此，第一阻挡绝缘图案116a的宽度可以与第二阻挡绝缘图案116b的宽度不同。
例如，第二沟槽110b可以具有比第一沟槽110a的内部宽度大的内部宽度。在这种情况下，第二阻挡绝缘图案116b可以具有比第一阻挡绝缘图案116a的宽度大的宽度。在根据上述的本公开的示例性实施方式的每个高电压晶体管中，第一阻挡绝缘图案116a和第二阻挡绝缘图案116b可以具有不同的宽度。
前述是本公开的示例性实施方式的说明，并且不应解释为对其的限制。尽管已经描述了本公开的一些示例性实施方式，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和方面的情况下，在本公开的示例性实施方式中的许多修改是可能的。因此，所有这样的修改旨在被包括在本发明构思的范围内。
本申请要求于2019年7月23日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2019-0089099号的优先权，其内容通过引用整体结合在此。

Claims (25)

1.一种半导体器件，包括：
设置在衬底上的栅极结构，所述栅极结构具有第一侧壁和与所述第一侧壁相反的第二侧壁；
设置在所述衬底的上部部分内的第一杂质区域，所述第一杂质区域与所述第一侧壁间隔开；
设置在所述衬底的所述上部部分内的第三杂质区域，所述第三杂质区域与所述第二侧壁间隔开；
第一沟槽，设置在所述衬底内在所述第一侧壁和所述第一杂质区域之间，所述第一沟槽与所述第一侧壁间隔开；以及
第一阻挡绝缘图案，设置在所述第一沟槽中。
2.根据权利要求1所述的半导体器件，还包括形成在所述衬底内在所述第一侧壁和所述第一杂质区域之间的第二杂质区域，所述第二杂质区域连接到所述第一杂质区域。
3.根据权利要求2所述的半导体器件，其中，所述第二杂质区域沿着所述衬底的在所述第一阻挡绝缘图案下方的表面形成。
4.根据权利要求2所述的半导体器件，还包括形成在所述衬底内在所述第二侧壁和所述第三杂质区域之间的第四杂质区域，所述第四杂质区域连接到所述第三杂质区域。
5.根据权利要求4所述的半导体器件，其中，所述第一杂质区域和所述第三杂质区域的杂质浓度高于所述第二杂质区域和所述第四杂质区域的杂质浓度。
6.根据权利要求4所述的半导体器件，其中，所述第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域均被掺有具有相同导电类型的杂质。
7.根据权利要求1所述的半导体器件，还包括：
第二沟槽，设置在所述衬底内在所述第二侧壁和所述第三杂质区域之间，所述第二沟槽与所述第二侧壁间隔开；以及
第二阻挡绝缘图案，设置在所述第二沟槽中。
8.根据权利要求7所述的半导体器件，还包括设置在所述衬底内在所述第二侧壁和所述第三杂质区域之间的第四杂质区域，其中所述第四杂质区域在所述第二阻挡绝缘图案的表面下方沿着所述衬底形成，并且所述第四杂质区域连接到所述第三杂质区域。
9.根据权利要求7所述的半导体器件，其中，所述第一侧壁和所述第一沟槽之间的距离与所述第二侧壁和所述第二沟槽之间的距离相同。
10.根据权利要求7所述的半导体器件，其中，所述第一侧壁和所述第一沟槽之间的距离不同于所述第二侧壁和所述第二沟槽之间的距离。
11.根据权利要求7所述的半导体器件，其中，所述第一沟槽的底部和所述第二沟槽的底部位于相同平面上。
12.根据权利要求7所述的半导体器件，其中，所述第一沟槽的底部和所述第二沟槽的底部位于彼此不同的平面上。
13.根据权利要求7所述的半导体器件，其中，所述第一沟槽的内部宽度与所述第二沟槽的内部宽度相同。
14.根据权利要求7所述的半导体器件，其中，所述第一沟槽的内部宽度不同于所述第二沟槽的内部宽度。
15.根据权利要求1所述的半导体器件，其中，所述衬底的在所述第二侧壁与所述第三杂质区域之间的上表面是平坦的。
16.根据权利要求1所述的半导体器件，其中，所述栅极结构包括栅极绝缘图案和堆叠在所述栅极绝缘图案上的栅极图案。
17.根据权利要求1所述的半导体器件，其中，所述衬底还包括隔离图案，并且所述第一杂质区域和/或所述第三杂质区域接触所述隔离图案。
18.根据权利要求1所述的半导体器件，还包括形成在所述栅极结构的所述第一侧壁上的间隔物。
19.根据权利要求18所述的半导体器件，其中，所述间隔物的底部与所述第一沟槽的上部部分重叠，或者不与所述第一沟槽的所述上部部分重叠。
20.一种半导体器件，包括：
形成在衬底上的栅极结构；
形成在所述衬底内的第一杂质区域，所述第一杂质区域与所述栅极结构的第一侧壁间隔开；
形成在所述衬底内在所述第一侧壁和所述第一杂质区域之间的第二杂质区域，所述第二杂质区域连接到所述第一杂质区域；
形成在所述衬底内的第三杂质区域，所述第三杂质区域与所述栅极结构的与所述第一侧壁相反的第二侧壁间隔开；
第四杂质区域，形成在所述衬底内在所述第二侧壁和所述第三杂质区域之间，所述第四杂质区域连接到所述第三杂质区域；以及
第一阻挡绝缘图案，填充在所述衬底内在所述第一侧壁和所述第一杂质区域之间形成的第一沟槽，
其中，所述第一阻挡绝缘图案与所述栅极结构的所述第一侧壁间隔开，并且所述第二杂质区域沿着所述衬底的在所述第一阻挡绝缘图案下方的表面形成。
21.根据权利要求20所述的半导体器件，其中，所述第四杂质区域形成在所述衬底的上部平坦部分处在所述栅极结构的所述第二侧壁与所述第三杂质区域之间。
22.根据权利要求20所述的半导体器件，还包括形成在所述衬底内在所述第二侧壁和所述第三杂质区域之间的第二沟槽，其中所述第二沟槽与所述第二侧壁间隔开。
23.根据权利要求22所述的半导体器件，还包括设置在所述第二沟槽中的第二阻挡绝缘图案，其中，所述第四杂质区域沿着所述衬底的在所述第二阻挡绝缘图案下方的表面形成。
24.根据权利要求23所述的半导体器件，其中，所述第一阻挡绝缘图案的底部和所述第二阻挡绝缘图案的底部位于不同的平面上。
25.一种半导体器件，包括：
形成在所述衬底上的栅极结构；
形成在所述衬底的上部部分处的第一杂质区域，所述第一杂质区域与所述栅极结构的第一侧壁间隔开；
第二杂质区域，形成在所述衬底内在所述第一侧壁和所述第一杂质区域之间，所述第二杂质区域连接到所述第一杂质区域；
形成在所述衬底的上部部分处的第三杂质区域，所述第三杂质区域与所述栅极结构的与所述第一侧壁相反的第二侧壁间隔开；
形成在所述衬底内在所述第二侧壁和所述第三杂质区域之间的第四杂质区域，所述第四杂质区域连接到所述第三杂质区域；
第一阻挡绝缘图案，填充在所述衬底内在所述第一侧壁和所述第一杂质区域之间形成的第一沟槽；
绝缘中间层，在所述衬底上至少部分地覆盖所述栅极结构；以及
穿过所述绝缘中间层的第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞分别接触所述第一杂质区域和所述第三杂质区域，
其中，所述第一阻挡绝缘图案与所述第一侧壁间隔开，并且所述第一至第四杂质区域均掺有相同导电类型的杂质。
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