CN112951823A - 半导体器件 - Google Patents

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尹承灿
韩东焕
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Abstract

一种半导体器件包括：第一结构，第一结构包括：第一半导体图案，从衬底突出，第一半导体图案是沟道；第一导电图案，围绕第一半导体图案，第一导电图案是栅电极；第一杂质区，位于第一半导体图案下方，第一杂质区接触第一半导体图案，第一杂质区为源极区或漏极区；以及第二杂质区，接触第一半导体图案，第二杂质区是源极区或漏极区中的另一个；以及第二结构，第二结构包括：彼此间隔开的第二半导体图案，第二半导体图案中的每一个从衬底突出；第二导电图案，分别围绕第二半导体图案；以及第一接触插塞，连接到第二导电图案，其中，第一结构是vfet，并且第二结构包括电阻器或电容器。

Description

半导体器件
相关申请的交叉引用
本申请要求2019年11月26日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2019-0152986的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及一种半导体器件。更具体地，本发明构思的示例性实施例涉及包括诸如晶体管等的有源元件和诸如电阻器、电容器等的无源元件在内的半导体器件。
背景技术
通常，电阻器和/或电容器具有大的面积，因此包括电阻器和/或电容器的半导体器件可能不具有高集成度。另外，晶体管、电阻器和/或电容器是独立形成的，因此使用附加的蚀刻掩模来形成晶体管、电阻器和/或电容器，这会增加工艺时间和成本。
发明内容
根据本发明构思的示例性实施例，一种半导体器件包括：第一结构，第一结构包括：第一半导体图案，在垂直于衬底的上表面的竖直方向上从衬底突出，第一半导体图案是沟道；第一导电图案，围绕第一半导体图案的上侧壁并且不覆盖第一半导体图案的上表面，第一导电图案是栅电极；第一下杂质区，在所述第一半导体图案下方位于衬底的上部，第一下杂质区接触第一半导体图案的下表面，第一下杂质区为源极区或漏极区；以及第一上杂质区，接触第一半导体图案的上表面，第一上杂质区是源极区或漏极区中的另一个；以及第二结构，第二结构包括：第二半导体图案，在与衬底的上表面平行的水平方向上彼此间隔开，第二半导体图案中的每一个在竖直方向上从衬底突出；第二导电图案，分别围绕第二半导体图案的上侧壁，并且不覆盖第二半导体图案的上表面；以及第一接触插塞，电连接到第二导电图案，其中，第一结构是竖直场效应晶体管(vfet)，并且第二结构包括电阻器或电容器。
根据本发明构思的示例性实施例，一种半导体器件包括：半导体图案，在垂直于衬底的上表面的竖直方向上从衬底突出；导电图案，至少部分地围绕半导体图案的上侧壁并且不覆盖半导体图案的上表面；下杂质区，在半导体图案下方位于衬底的上部，下杂质区接触半导体图案的下表面；上杂质区，接触半导体图案的上表面；焊盘，连接到导电图案，焊盘包括与导电图案基本相同的导电材料；以及接触插塞，分别在焊盘上，其中，没有电信号被施加到下杂质区和上杂质区，并且通过接触插塞将电信号施加到导电图案，使得导电图案是电阻器。
根据本发明构思的示例性实施例，一种半导体器件包括：半导体图案，每个半导体图案在垂直于衬底的上表面的竖直方向上从衬底突出；导电图案，分别围绕半导体图案的上侧壁，导电图案不覆盖半导体图案的上表面；层间绝缘层，在导电图案之间；下杂质区，在半导体图案中的相应半导体图案下方位于衬底的上部，下杂质区接触半导体图案中的相应半导体图案的下表面；上杂质区，接触半导体图案中的相应半导体图案的上表面；焊盘，分别连接到导电图案，焊盘包括与导电图案基本相同的导电材料；以及接触插塞，分别在焊盘上，其中，没有电信号被施加到下杂质区和上杂质区，并且通过接触插塞将电信号施加到导电图案，使得导电图案和层间绝缘层是电容器。
根据本发明构思的示例性实施例，一种半导体器件包括：多个半导体图案，在衬底上沿第一方向纵向延伸，半导体图案从衬底的上表面突出；杂质区，设置在半导体图案中的每一个的上表面上；第一导电图案，围绕半导体图案的每一个的侧壁；第二导电图案，在衬底上沿第二方向纵向延伸，第二方向与第一方向交叉，其中，第二导电图案包括用于将相邻的第一导电图案彼此连接的连接部和用于通过接触插塞接收信号的焊盘。
附图说明
图1和图2是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。
图3、图4、图5、图6、图7、图8、图9、图10、图11A和图11B是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和横截面图。
图12是示出了根据本发明构思的示例性实施例的半导体器件的截面图。
图13和图14是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。
图15和图16是分别示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。
图17、图18和图19是示出了根据本发明构思的示例性实施例的半导体器件的布局的平面图。
图20和图21是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。
图22和图23是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。
图24、图25和图26是示出了根据本发明构思的示例性实施例的半导体器件的布局的平面图。
图27、图28和图29是示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。
图30、图31、图32、图33、图34和图35是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。
具体实施方式
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的示例性实施例。
在下文中，将与衬底的上表面实质上平行且彼此交叉的两个方向分别称为第一方向和第二方向，并且将与衬底的上表面实质上垂直的方向称为第三方向。在本发明构思的示例性实施例中，第一方向和第二方向可以实质上彼此垂直。
图1和图2是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。图2包括分别沿图1的线A-A’和B-B’截取的截面。
参照图1和图2，半导体器件可以包括：衬底100上的半导体图案105、下杂质区120和上杂质区160、间隔物130、第一导电图案144和第二导电图案146、接触插塞180以及第一层间绝缘层150和第二层间绝缘层170。
衬底100可以包括半导体材料(例如硅、锗、硅锗等)、或者III-V族半导体化合物(例如GaP、GaAs、GaSb等)。在本发明构思的示例性实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。
下杂质区120可以形成在衬底100的上部，并且可以包括n型或p型杂质。下杂质区120可以形成在衬底100的整个上部，或者可以部分地形成在衬底100的上部。在图1和图2中，下杂质区120至少在第二方向上延伸，然而本发明构思可以不限于此。例如，多个下杂质区120可以分别形成在半导体图案105的下方，以在第二方向上彼此间隔开。换句话说，下杂质区120可以在第一方向上延伸。
半导体图案105可以在第三方向上从下杂质区120的上表面向上突出。例如，半导体图案105可以形成在衬底100的上部。半导体图案105可以是在部分地蚀刻衬底100的上部之后的衬底100的上部的剩余部分，因此半导体图案105可以包括与衬底100基本相同的材料。
在本发明构思的示例性实施例中，半导体图案105可以在第一方向上延伸，并且多个半导体图案105可以在第二方向上彼此间隔开。在图1和图2中，示出了在第二方向上彼此间隔开的三个半导体图案105，然而本发明构思可以不限于此，并且可以形成任意数量的半导体图案105。
间隔物130可以形成在下杂质区120上，下杂质区120可以形成在衬底100的上部，并且可以覆盖半导体图案105中的每一个的下侧壁。因此，间隔物130可以将下杂质区120与第一导电图案144和第二导电图案146分离，使得下杂质区120不接触第一导电图案144和第二导电图案146。间隔物130可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。
第一导电图案144可以形成在间隔物130上，并且可以围绕并覆盖半导体图案105中的每一个的上侧壁。
第二导电图案146可以形成在间隔物130上以连接到第一导电图案144。第二导电图案146可以包括连接图案146a和焊盘146b。连接图案146a可以形成在分别覆盖半导体图案105的上侧壁的第一导电图案144之间，其中半导体图案105在第二方向上彼此间隔开。例如，连接图案146a可以在一对第一导电图案144之间沿第二方向延伸。焊盘146b可以在第二方向上形成在第一导电图案144的外侧。例如，焊盘146b可以形成在沿第二方向布置的第一导电图案144组的相对侧。
第一导电图案144和第二导电图案146可以包括基本上相同的材料，例如，诸如钛、钽、钨、铜、铝等的金属、诸如氮化钛、氮化钽、氮化钨等的金属氮化物、其合金、金属硅化物等。
第一层间绝缘层150可以形成在间隔物130和第二导电图案146上，并且可以覆盖第一导电图案144的侧壁。第一层间绝缘层150可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。
上杂质区160可以形成在半导体图案105中的每一个上，并且可以包括n型或p型杂质。在本发明构思的示例性实施例中，上杂质区160可以包括具有与下杂质区120的杂质相同的导电类型的杂质。参照图11B，上杂质区160可以具有五边形形状的截面。
第二层间绝缘层170可以形成在第一层间绝缘层150和第一导电图案144上，并且可以覆盖上杂质区160。第二层间绝缘层170可以包括氧化物(例如，氧化硅)、或者氮化物(例如，氮化硅)，并且在一些情况下，可以与第一层间绝缘层150合并。
接触插塞180可以延伸通过第一层间绝缘层150和第二层间绝缘层170，以接触第二导电图案146的上表面。例如，接触插塞180可以接触焊盘146b之一。在本发明构思的示例性实施例中，可以形成一对接触插塞180，并且接触插塞180中的每一个可以形成在焊盘146b中的相应一个上。接触插塞180可以包括金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
包括例如氧化硅的第一绝缘层和/或包括例如金属氧化物的第二绝缘层还可以形成在第一导电图案144与第二导电图案146之间、以及间隔物130与半导体图案105之间。
半导体器件可以包括覆盖每个半导体图案105的上侧壁的第一导电图案144，并且第一导电图案144可以用作电阻器。因此，与在衬底100上具有大面积的传统电阻器不同，用作电阻器的第一导电图案144可以具有相对较小的水平面积，这是因为第一导电图案144覆盖在竖直方向上突出的半导体图案105的上侧壁。
包括电阻器的半导体器件可以包括与随后示出的晶体管(除其一些元件之外)基本相同的结构，因此可以通过相同的方法形成。因此，不需要用于形成电阻器的附加工艺，这可以减少制造半导体器件的时间和成本。
第一导电图案144可以通过第二导电图案146的连接图案146a串联连接，因此可以容易地获得电阻器的期望的特定电阻率。
图3至图11B是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。特别地，图3、图6、图8和图10是平面图，并且图4至图5、图7、图9、图11A和图11B是截面图。每个截面图包括沿相应平面图的线A-A’和B-B’截取的截面。
参照图3和图4，可以在衬底100上形成硬掩模110，并且可以使用硬掩模110作为蚀刻掩模来蚀刻衬底100的上部，以形成彼此间隔开的多个半导体图案105，每个半导体图案105可以在第三方向上从衬底100向上突出。
在本发明构思的示例性实施例中，每个硬掩模110可以在第一方向上延伸，并且多个硬掩模110可以在第二方向上彼此间隔开。因此，每个半导体图案105可以在第一方向上延伸，并且多个半导体图案105可以在第二方向上彼此间隔开。在图3至图11B中，在第二方向上形成三个硬掩模110和三个半导体图案105，然而本发明构思可以不限于此，并且可以形成多个硬掩模110和多个半导体图案105。每个硬掩模110可以包括氮化物，例如，氮化硅。
在本发明构思的示例性实施例中，离子注入工艺可以执行到衬底100的上部中以形成下杂质区120。下杂质区120可以形成在衬底100的整个上部，或者可以通过倾斜离子注入工艺部分地形成在衬底100的上部，从而多个下杂质区120可以形成为彼此间隔开。
可以在其上具有半导体图案105和硬掩模110的衬底100上形成间隔物层，并且可以蚀刻间隔物层的上部以形成覆盖每个半导体图案105的下侧壁的间隔物130。
参照图5，可以在间隔物130、半导体图案105和硬掩模110上共形地形成导电层140。
在形成导电层140之前，可以在间隔物130、半导体图案105和硬掩模110上进一步形成包括例如氧化硅的第一绝缘层和/或包括例如金属氧化物的第二绝缘层。
参照图6和图7，可以使用蚀刻掩模来蚀刻导电层140。
在本发明构思的示例性实施例中，蚀刻掩模可以在第二方向上延伸以覆盖导电层140的形成在硬掩模110上的部分以及间隔物130的在硬掩模110之间的部分，并且蚀刻工艺可以是各向异性蚀刻工艺。
因此，在由蚀刻掩模覆盖的区域中，导电层140不仅可以保留在半导体图案105和硬掩模110的侧壁上，而且可以保留在每个硬掩模110的上表面上、间隔物130的在半导体图案105之间的部分上、以及间隔物130的在第二方向上位于半导体图案105的外侧处的部分上，以形成在第二方向上延伸的初步第二导电图案142。在未被蚀刻掩模覆盖的区域中，导电层140可以仅保留在半导体图案105和硬掩模110的侧壁上以形成第一导电图案144。
因此，可以形成第一导电图案144和初步第二导电图案142，其中第一导电图案144围绕半导体图案105和硬掩模110的侧壁，并且初步第二导电图案142在第二方向上延伸以覆盖半导体图案105、硬掩模110和间隔物130的与半导体图案105相邻的部分。
参照图8和图9，第一层间绝缘层150可以形成在初步第二导电图案142、第一导电图案144、硬掩模110和间隔物130上，并且可以被平坦化，直到硬掩模110的上表面可以被暴露为止。
在平坦化工艺期间，初步第二导电图案142的在硬掩模110上的部分也可以被去除，因此初步第二导电图案142可以保留在半导体图案105和硬掩模110的侧壁以及间隔物130的一部分上。在下文中，初步第二导电图案142的在半导体图案105和硬掩模110的侧壁上的部分可以被认为是先前形成的第一导电图案144的一部分、以及初步第二导电图案142的剩余部分，换句话说，初步第二导电图案142的在间隔物130的所述部分(其不与半导体图案105和硬掩模110的侧壁接触但与其相邻)上的部分可以被称为第二导电图案146。
因此，第一导电图案144可以完全围绕半导体图案105和硬掩模110的上侧壁。另外，第二导电图案146可以包括连接图案146a和焊盘146b，并且可以连接到第一导电图案144。连接图案146a可以形成在第一导电图案144之间，该第一导电图案144覆盖在第二方向上彼此间隔开的半导体图案105的上侧壁。焊盘146b可以形成在间隔物130的一部分上，该部分位于在第二方向上布置的第一导电图案144组的相对侧。
第一导电图案144可以用作电阻器。第二导电图案146的连接图案146a可以将第一导电图案144彼此连接。例如，连接图案146a可以设置在相邻的第一导电图案144之间并与该相邻的第一导电图案144接触。第二导电图案146的焊盘146b还可以与接触插塞180接触(参照图1和图2)，该接触插塞180随后被形成为与焊盘146b电连接。
参照图10和图11A，可以去除第一层间绝缘层150的上部以形成暴露第一导电图案144的上部的凹部，可以去除第一导电图案144的暴露的上部以暴露硬掩模110，并且可以去除暴露的硬掩模110。
在本发明构思的示例性实施例中，凹部的底部可以低于半导体图案105的上表面，并且当去除第一层间绝缘层150和第一导电图案144的上部时，可以暴露半导体图案105的上部。
例如，可以对半导体图案105的暴露的上部执行离子注入工艺以分别形成上杂质区160。在本发明构思的示例性实施例中，上杂质区160可以包括具有与下杂质区120相同的导电类型的杂质。
备选地，参照图11B，在去除半导体图案105的暴露的上部之后，可以使用半导体图案105的上表面作为种子来执行选择性外延生长(SEG)工艺，以形成上杂质区160。在这种情况下，上杂质区160可以具有五边形形状的截面。
再次参照图1和图2，可以在第一层间绝缘层150、第一导电图案144和上杂质区160上形成第二层间绝缘层170，并且可以通过第一层间绝缘层150和第二层间绝缘层170来形成接触插塞180以与第二导电图案146的相应上表面接触。
在本发明构思的示例性实施例中，每个接触插塞180可以不形成在第二导电图案146的连接图案146a上，而是可以形成在第二导电图案146的焊盘146b上。
可以通过以上工艺来制造半导体器件。如上所述，可以形成围绕半导体图案105的上侧壁的第一导电图案144，从而可以形成具有较小的水平面积的电阻器。更具体地，可以形成具有较小的水平面积的第一导电图案144形式的电阻器。
另外，除了一些元件之外，半导体器件可以具有与随后示出的竖直晶体管基本相同的结构，因此可以通过相同的方法而形成。因此，不需要用于形成电阻器的附加工艺，从而减少了工艺时间和成本。
第一导电图案144可以通过第二导电图案146的连接图案146a彼此串联连接，因此可以容易地获得电阻器的期望的特定电阻率。
图12是示出了根据本发明构思的示例性实施例的半导体器件的截面图。图12包括分别沿图1的线A-A’和B-B’截取的横截面。
除了下杂质区120之外，半导体器件可以与图1和图2的半导体器件基本相同。因此，相似的附图标记表示相似的元件，并且省略其重复描述。
参照图12，下杂质区120可以包括基础部分120a和突出部分120b。
下杂质区120的基础部分120a可以形成在衬底100的上部，并且可以形成在衬底100的整个上部，或者可以在至少一个方向(例如，第二方向)上延伸。
下杂质区120的突出部分120b可以在第三方向上从基础部分120a向上突出，并且可以接触半导体图案105的底表面。因此，下杂质区120的突出部分120b可以在第一方向上延伸，并且多个突出部分120b可以在第二方向上彼此间隔开。
下杂质区120的基础部分120a和突出部分120b可以包括基本相同的杂质。
可以通过以下工艺形成下杂质区120。
可以使用衬底100的上表面作为种子来执行SEG工艺以形成杂质层，可以通过SEG工艺在杂质层上形成半导体层，可以在半导体层上形成硬掩模110，并且可以使用硬掩模110作为蚀刻掩模来蚀刻半导体层和杂质层的上部，以形成半导体图案105，并形成下杂质区120的与每个半导体图案105的底表面接触的突出部分120b。每个半导体图案105可以在第三方向上从衬底100向上突出并且彼此间隔开。在蚀刻工艺期间未被蚀刻的杂质层的下部可以保留为下杂质区120的基础部分120a。
图13和图14是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。图14包括分别沿图13的线C-C’和线D-D’截取的截面图。
除了第一导电图案144之外，该半导体器件可以与图1和图2的半导体器件基本相同。因此，相似的附图标记表示相似的元件，并且省略其重复描述。
参照图13和图14，第一导电图案144可以不覆盖每个半导体图案105的整个上侧壁，并且每个半导体图案105的未被第一导电图案144覆盖的部分和上杂质区160的在半导体图案105上的部分可以由第三层间绝缘层200覆盖。
在本发明构思的示例性实施例中，每个半导体图案105的沿第一方向的相对端中的第一端的侧壁可以由第一导电图案144覆盖，然而相对端中的第二端的侧壁可以不由第一导电图案144覆盖。在本发明构思的示例性实施例中，第一导电图案144的一部分的侧壁可以沿第二方向与第二导电图案146的侧壁对准。
因此，在图1和图2中，第一导电图案144的在第二导电图案146的焊盘146b沿第一方向的相对侧处的部分可以用作电阻器，而在图13和图14中，仅第一导电图案144的在第二导电图案146的焊盘146b沿第一方向的一侧处的部分可以用作电阻器。
第三层间绝缘层200可以包括与第二层间绝缘层170基本相同的材料。
图15和图16是分别示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。图16包括沿图15的线C-C’和线D-D’截取的截面图。
该方法可以包括与参照图3至图11B以及图1和图2所示的工艺基本相同或相似的工艺，因此省略了其重复描述。
参照图15和图16，可以执行与参照图3至图11B所示的工艺基本相同或相似的工艺，并且可以形成第二层间绝缘层170。
可以蚀刻第二层间绝缘层170的一部分以形成开口190，该开口190暴露第一导电图案144的对每个半导体图案105沿第一方向的端部的侧壁进行覆盖的部分，可以通过蚀刻工艺来去除该第一导电图案144的暴露的部分。
在本发明构思的示例性实施例中，开口190可以在第二方向上延伸，因此第一导电图案144的对在第二方向上彼此间隔开的半导体图案105的侧壁进行覆盖的部分可以被暴露以进行去除。在本发明构思的示例性实施例中，开口190的侧壁可以沿第二方向与第二导电图案146的侧壁对准，因此通过蚀刻工艺，第一导电图案144的侧壁和第二导电图案146的侧壁可以沿第一方向彼此对准。
备选地，与第二导电图案146在第一方向上的侧壁相比，开口190的侧壁可以更靠近每个半导体图案105在第一方向上的中心部分，因此通过蚀刻工艺不仅可以去除第一导电图案144而且可以去除第二导电图案146的一部分。然而，结果，第一导电图案144在第一方向上的侧壁也可以与第二导电图案146在第一方向上的侧壁对准。
再次参照图13和图14，可以形成第三层间绝缘层200以填充开口190，并且可以执行与参照图1和图2所示的工艺基本相同或相似的工艺，以完成半导体器件的制造。
图17至图19是示出了根据本发明构思的示例性实施例的半导体器件的布局的平面图。除了第一导电图案144和/或第二导电图案146之外，这些半导体器件可以与图1和图2的半导体器件基本相同。因此，相似的附图标记表示相似的元件，并且省略其重复描述。
为了避免复杂的附图，在图17至图19中未示出第一层间绝缘层150和第二层间绝缘层170。
参照图17，半导体器件可以包括可以由围绕一个半导体图案105的一个第一导电图案144形成的电阻器，因此可以不需要第二导电图案146的可以将分别覆盖半导体图案105的侧壁的第一导电图案144相连的连接图案146a。
在本发明构思的示例性实施例中，第二导电图案146的用于与接触插塞180接触的焊盘146b可以分别形成在半导体图案105沿第二方向的相同侧沿第一方向的相对端部处。备选地，第二导电图案146的用于与接触插塞180接触的焊盘146b可以分别形成在半导体图案105沿第二方向的相对侧沿第一方向的相对端部处。
参照图18，第二导电图案146的连接图案146a和焊盘146b可以在半导体图案105沿第一方向的中心部分处在第二方向上彼此对准。
因此，在图1和图2的半导体器件中，第一导电图案144的在第二导电图案146的焊盘146b沿第一方向的相对侧处沿第一方向具有不同长度的部分可以形成电阻器，而在图18的半导体器件中，第一导电图案144的在第二导电图案146的焊盘146b沿第一方向的相对侧处沿第一方向具有相同长度的部分可以形成电阻器。
参照图19，第二导电图案146的连接图案146a和焊盘146b可以在第二方向上以锯齿图案布置。
如上所述，通过改变第二导电图案146的用于将用作电阻器并围绕半导体图案105的上侧壁的第一导电图案144相连的连接图案146a的位置，可以容易地形成具有期望的特定电阻率的电阻器。
图20和图21是分别示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。图21包括沿图20的线A-A’和B-B’截取的截面。
除了第二导电图案146之外，该半导体器件可以与图1和图2的半导体器件基本相同或相似。因此，相似的附图标记表示相似的元件，并且省略其重复描述。
参照图20和图21，半导体器件可以不包括第二导电图案146的连接图案146a，并且可以仅包括第二导电图案146的焊盘146b。换句话说，可以不在一对第一导电图案144之间设置连接图案146a。
因此，第一层间绝缘层150可以形成在分别覆盖第二方向上彼此间隔开的一对半导体图案105的上侧壁的一对第一导电图案144之间，并且这对第一导电图案144和第一层间绝缘层150可以用作电容器。电容器可以具有电容，该电容可以根据用作电容器的电极的在第二方向上彼此相对的第一导电图案144的面积以及用作电容器的介电层的第一层间绝缘层150的材料的介电常数而改变。
与衬底100上具有较大的水平面积的常规电容器不同，根据本发明构思的示例性实施例的电容器可以包括覆盖沿竖直方向突出的半导体图案105的上侧壁的第一导电图案144和其之间的第一层间绝缘层150，从而具有减小的水平面积。
除了某些元件之外，包括电容器的半导体器件可以具有与随后示出的竖直晶体管相同的结构，因此可以通过相同的方法来制造。因此，不需要用于形成晶体管的附加工艺，从而可以减少工艺时间和成本。
图22和图23是分别示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。图23包括沿图22的线A-A’和B-B’截取的截面。
该方法可以包括与参照图3至图11B以及图1和图2所示的工艺基本相同或相似的工艺，因此省略重复的说明。
参照图22和图23，可以执行与参照图3至图7所示的工艺基本相同或类似的工艺。
然而，仅一对半导体图案105可以形成为在第二方向上彼此间隔开，并且一对硬掩模110可以形成为在第二方向上彼此间隔开。一对蚀刻掩模可以彼此间隔开，使得每个蚀刻掩模可以覆盖导电层140的在半导体图案105中的一个半导体图案105沿第二方向的侧壁上的部分和硬掩模110中的相应的一个硬掩模110及其侧壁沿第二方向的外部区域。
因此，可以使用这对蚀刻掩模来蚀刻导电层140，使得导电层140可以不仅在每个半导体图案105和每个硬掩模110的侧壁上而且在每个硬掩模110的上表面的一部分和间隔物130的在每个半导体图案105沿第二方向的外部区域中的部分上保留在由这对蚀刻掩模覆盖的区域中，以形成在第二方向上彼此间隔开的一对初步第二导电图案142。在未被这对蚀刻掩模覆盖的区域中，导电层140可以仅保留在每个半导体图案105和每个硬掩模110的侧壁上以形成第一导电图案144。
然后，可以执行与参照图8至图11B以及图1和图2所示的工艺基本相同或相似的工艺，以完成半导体器件的制造。
如上所述，可以通过形成分别围绕半导体图案105的上侧壁并在第二方向上面向彼此的这对第一导电图案144并且在其之间形成第一层间绝缘层150，来形成电容器。这样，电容器可以具有较小的水平面积。具体地，用于将电压传输到电容器的接触插塞180可以不形成在第一导电图案144上，而是形成在第二导电图案146的焊盘146b上，因此在用于形成接触插塞180的蚀刻过程中，用作电容器的电极的第一导电图案144不会被损坏。因此，电容器可以具有改善的电特性。
除了一些元件之外，半导体器件可以具有与随后示出的竖直晶体管相同的结构，因此可以通过相同的方法而形成。因此，不需要用于形成电容器的附加工艺，从而减少了工艺时间和成本。
图24至图26是示出了根据本发明构思的示例性实施例的半导体器件的布局的平面图。除了第一导电图案144和/或第二导电图案146之外，这些半导体器件可以与图20和图21的半导体器件基本相同。因此，相似的附图标记表示相似的元件，并且省略其重复描述。
为了避免复杂的附图，在图24至图26中未示出第一层间绝缘层150和第二层间绝缘层170。
参照图24，每个第二导电图案146的用于与接触插塞180接触的焊盘146b可以接触第一导电图案144沿第一方向的端部，其中第一导电图案围绕沿第一方向延伸的半导体图案105的侧壁。
在图24中，第二导电图案146的焊盘146b在第二方向上对准，然而本发明构思可以不限于此。因此，第二导电图案146的焊盘146b可以形成在第一导电图案144的相应端部处，使得焊盘146b可以在第二方向上彼此交叉或重叠。
参照图25，半导体器件可以包括第一对半导体图案，该第一对半导体图案包括分别沿第一方向延伸并且在第一方向上彼此间隔开的半导体图案105。半导体器件还可以包括在第二方向上与第一对半导体图案间隔开的第二对半导体图案，第二对半导体图案可以包括分别沿第一方向延伸并且在第一个方向上彼此间隔开的半导体图案105。
在本发明构思的示例性实施例中，第二导电图案146的焊盘146b中的一个可以针对第一对半导体图案形成在第一导电图案144沿第一方向的端部之间。第二导电图案146的焊盘146b中的另一个可以针对第二对半导体图案形成在第一导电图案144沿第一方向的端部之间。换句话说，由第一导电图案144围绕的半导体图案105可以形成在第二导电图案146的每个焊盘146b沿第一方向的相对侧中的每一侧处。
参照图26，半导体器件可以包括在第二方向上彼此间隔开的多个半导体图案105，并且在图26中，示出了四个半导体图案105。
在本发明构思的示例性实施例中，第二导电图案146的焊盘146b中的第一焊盘可以将围绕多个半导体图案105中的奇数编号的半导体图案的侧壁的第一导电图案144的端部相连。第二导电图案146的焊盘146b中的第二焊盘可以将围绕多个半导体图案105中的偶数编号的半导体图案的侧壁的第一导电图案144的端部相连。接触插塞180可以分别形成在第一焊盘和第二焊盘上。因此，第二导电图案146的焊盘146b和与其连接的第一导电图案144可以在平面图中具有梳状形状。
如上所述，通过改变第二导电图案146的用于将电压传输给第一导电图案144(可以分别用作电容器的电极并围绕半导体图案105的侧壁)的焊盘146b的位置，电容器可以具有期望的电容。
图27至图29是示出了根据本发明构思的示例性实施例的半导体器件的平面图和截面图。具体地，图27是平面图，图28是沿图27的线E-E’截取的截面图，图29是沿图27的线F-F’截取的截面图。
该半导体器件可以包括诸如晶体管的有源元件以及诸如电阻器和电容器的无源元件。该晶体管可以是具有竖直沟道的竖直场效应晶体管(vfet)，并且电阻器和电容器中的每一个可以具有与vfet的结构相似的结构。换句话说，除了一些元件之外，vfet可以具有与先前示出的电阻器和/或电容器的结构类似的结构。因此，省略了对相同元件的重复说明。
在图27至图29中，半导体器件包括图17的电阻器和图20和图21的电容器，然而本发明构思可以不限于此。换句话说，半导体器件可以包括图1和图2、图12、图13和图14、图18以及图19中所示的电阻器中的一个或多个电阻器、以及图24至图26中所示的电容器中的一个电容器。
参照图27至图29，半导体器件可以包括分别在衬底300的第一区I、第二区II和第三区III上的第一结构、第二结构和第三结构。
在本发明构思的示例性实施例中，第一结构可以是vfet，第二结构可以包括电阻器，并且第三结构可以包括电容器。
第一结构可以包括衬底300的第一区I上的第一半导体图案302、第一下杂质区322、第一上杂质区362、间隔物330、第三导电图案342和第四导电图案343、以及第一接触插塞381、第二接触插塞382和第三接触插塞383。第二结构可以包括衬底300的第二区II上的第二半导体图案304、第二下杂质区324、第二上杂质区364、间隔物330、第五导电图案345和第六导电图案346以及第四接触插塞384。第三结构可以包括衬底300的第三区III上的第三半导体图案306、第三下杂质区326、第三上杂质区366、间隔物330、第七导电图案348和第八导电图案349以及第五接触插塞386。
第一下杂质区322、第二下杂质区324和第三下杂质区326以及第一上杂质区362、第二上杂质区364以及第三上杂质区366可以包括具有相同导电类型(例如，n型或p型)的杂质。例如，当第一下杂质区322和第一上杂质区362包括n型杂质时，第一结构可以是n型vfet，并且当第一下杂质区322和第一上杂质区362包括p型杂质时，第一结构可以是p型vfet。然而，在一些情况下，n型vfet和p型vfet都可以形成在衬底300的第一区I上，并且在这种情况下，分别包括在衬底300的第二区II和第三区III上的第二结构和第三结构中的第二下杂质区324和第二上杂质区364以及第三下杂质区324和第三上杂质区366也可以包括n型杂质和p型杂质两者。
在本发明构思的示例性实施例中，第一半导体图案302、第二半导体图案304和第三半导体图案306中的每一个可以在第一方向上延伸，并且第一半导体图案302、第二半导体图案304和第三半导体图案306的上表面可以彼此基本共面。第一半导体图案302、第二半导体图案304和第三半导体图案306可以包括基本相同的半导体材料。在图27至图29中，一个第一半导体图案302形成在衬底300的第一区I上，然而本发明构思可以不限于此。换句话说，可以在衬底300的第一区I上形成一个或多于一个第一半导体图案302。
在本发明构思的示例性实施例中，第三导电图案342、第五导电图案345和第七导电图案348可以分别围绕第一半导体图案302、第二半导体图案304和第三半导体图案306的整个上侧壁。第三导电图案342、第五导电图案345和第七导电图案348可以具有基本相同的厚度，并且第三导电图案342、第五导电图案345和第七导电图案348的上表面可以彼此基本共面。第一上杂质区362、第二上杂质区364和第三上杂质区366可以分别形成在第一半导体图案302、第二半导体图案304和第三半导体图案306上，因此第一上杂质区362、第二上杂质区364和第三上杂质区366的上表面可以不分别由第三导电图案342、第五导电图案345和第七导电图案348覆盖。
第四导电图案343可以分别形成在间隔物330的在第一半导体图案302沿第二方向的相对侧处的部分上。第六导电图案346可以形成间隔物330的在第二半导体图案304沿第二方向的一侧处沿第一方向彼此间隔开的相应部分上。第八导电图案349可以分别形成在间隔物330的在第三半导体图案306沿第二方向的相对侧处的部分上。
在衬底300的第一区I上，可以形成延伸通过第一层间绝缘层350和第二层间绝缘层370以接触第四导电图案343的上表面的第一接触插塞381、延伸通过第二层间绝缘层370以接触第一上杂质区362的上表面的第二接触插塞382、以及延伸通过第一层间绝缘层350和第二层间绝缘层370以及间隔物330以接触第一下杂质区322的上表面的第三接触插塞383。在衬底300的第二区II上，可以形成延伸通过第一层间绝缘层350和第二层间绝缘层370以接触第六导电图案346的上表面的第四接触插塞384。在衬底300的第三区III上，可以形成延伸通过第一层间绝缘层350和第二层间绝缘层370以接触第八导电图案349的上表面的第五接触插塞386。
包括例如氧化硅的第一绝缘层和/或包括例如金属氧化物的第二绝缘层还可以形成在第三导电图案至第八导电图案342、343、345、346、348和349之间、以及间隔物330与第一半导体图案至第三半导体图案302、304和306之间。
第一结构可以包括用作栅电极的第三导电图案342、用作源极区/漏极区的第一下杂质区322和第一上杂质区362、以及用作沟道的第一半导体图案302。在这种情况下，第一结构可以是vfet，其中电流可以通过经由分别与第一上杂质区362和第一下杂质区322连接的第二接触插塞382和第三接触插塞383施加的电压在沿第三方向彼此间隔开的源极区/漏极区之间沿第三方向在沟道中流动。
第二结构中的第五导电图案345可以围绕第二半导体图案304的上侧壁，并且可以通过第六导电图案346和第四接触插塞384将电信号施加到第五导电图案345，使得第五导电图案345可以用作电阻器。不会有接触插塞连接到第二结构中的第二下杂质区324和第二上杂质区364，使得不会向其施加电信号。即使将电信号施加到第二下杂质区324和第二上杂质区364，第二半导体图案304也可以在电路中处于浮置状态。换句话说，与第一结构不同，第二结构可以是无源元件，并且第二结构中的第五导电图案345和第二半导体图案304可以不用作晶体管的栅极结构和沟道。
可以通过第八导电图案349和第五接触插塞386将电信号施加到第三结构中的第七导电图案348，并且第七导电图案348及其之间的第一层间绝缘层350可以用作电容器。不会有接触插塞连接到第三结构中的第三下杂质区326和第三上杂质区366，使得不会向其施加电信号。即使将电信号施加到第三下杂质区326和第三上杂质区366，第三半导体图案306也可以在电路中处于浮置状态。换句话说，与第一结构不同，第三结构可以是无源元件，并且第三结构中的第七导电图案348和第三半导体图案306可以不用作晶体管的栅极结构和沟道。
除了一些元件之外，第一结构至第三结构可以具有彼此相似的结构，并且可以通过随后示出的相同方法而形成。
当vfet是n型或p型晶体管时，第三导电图案342可以包括具有适当功函数的金属、金属氮化物、金属合金等，因此用作电阻器的第五导电图案345和/或用作电容器的电极的第七导电图案348也可以包括相同的材料。因此，通过改变第三导电图案342的材料，电阻器可以具有期望的特定电阻率。
图30至图35是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的平面图和截面图。具体地，图30、图32和图34是平面图，并且图31、图33和图35是沿对应平面图的线E-E’截取的截面图。该方法可以包括与参照图1至图11B或图20至图23所示的工艺基本相同或相似的工艺，因此省略其重复说明。
参照图30和图31，可以执行与参照图3至图4所示的工艺基本相同或类似的工艺。
换句话说，可以分别在衬底300的第一区I、第二区II和第三区III上形成第一硬掩模312、第二硬掩模314和第三硬掩模316，可以使用第一硬掩模312、第二硬掩埋314和第三硬掩模316作为蚀刻掩模来蚀刻衬底300的上部，以分别在衬底300的第一区I、第二区II和第三区III上形成沿第三方向从衬底300向上突出的第一半导体图案302、第二半导体图案304和第三半导体图案306。
在本发明构思的示例性实施例中，可以对衬底300的上部执行离子注入工艺，以分别在衬底300的第一区I、第二区II和第三区III上形成第一下杂质区322、第二下杂质区324和第三下杂质区326。第一下杂质区322、第二下杂质区324和第三下杂质区326中的每一个可以形成在衬底300的相应区的整个上部，或者多个第一下杂质区322、多个第二下杂质区324和多个第三下杂质区326可以形成在衬底300的相应区中。
间隔物330可以形成为覆盖第一半导体图案至第三半导体图案302、304和306的下侧壁。
参照图32和图33，可以执行与参照图5至图7或图22至图23所示的工艺基本相同或相似的工艺，使得可以在衬底300的第一区I上形成初步第四导电图案341和第三导电图案342，可以在衬底300的第二区II上形成初步第六导电图案344和第五导电图案345，并且可以在衬底300的第三区III上形成初步第八导电图案347和第七导电图案348。
在本发明构思的示例性实施例中，第三导电图案342、第五导电图案345和第七导电图案348可以分别覆盖第一半导体图案302、第二半导体图案304和第三半导体图案306、以及第一硬掩模312、第二硬掩模314和第三硬掩模316。初步第四导电图案341可以在第二方向上延伸以覆盖第一半导体图案302、第一硬掩模312以及间隔物330的在第二方向上与第一半导体图案302相邻的部分。一对初步第六导电图案344可以形成为在第一方向上彼此间隔开，并且每个初步第六导电图案344可以覆盖第二半导体图案304和第二硬掩模314的侧壁、第二硬掩模314的上表面的一部分和间隔物330的与第二半导体图案304相邻的部分。一对初步第八导电图案347形成为在第二方向上彼此间隔开，并且可以覆盖一对第三半导体图案306和一对第三硬掩模316的侧壁、第三硬掩模316的上表面的一部分以及间隔物330的与这对第三半导体图案306相邻的部分。
在图32和图33中，初步第四导电图案341覆盖第一半导体图案302、第一硬掩模312、以及间隔物330的在第一半导体图案302和第一硬掩模312沿第二方向的相对侧处的部分，然而本发明构思可以不限于此。例如，初步第四导电图案341可以覆盖间隔物330的在第一半导体图案302和第一硬掩模312沿第二方向的一侧处的部分。
参照图34和图35，可以执行与参照图8至图11B所示的工艺基本相同或类似的工艺。
因此，第三导电图案342、第五导电图案345和第七导电图案348可以形成为分别围绕第一半导体图案302、第二半导体图案304和第三半导体图案306的上侧壁。第四导电图案343可以形成在间隔物330的在第一半导体图案302沿第二方向的相对侧处的相应部分上，第六导电图案346可以形成在间隔物330的在第二半导体图案304沿第二方向的一个侧壁处的相应部分上，并且第八导电图案349可以形成在间隔物330的在一对第三半导体图案306沿第二方向的相对侧处的相应部分上。
第一上杂质区362、第二上杂质区364和第三上杂质区366可以形成在第一半导体图案至第三半导体图案302、304和306的相应上部处，并且第一层间绝缘层350可以形成在间隔物330上以覆盖第四导电图案343、第六导电图案346和第八导电图案349以及第三导电图案342、第五导电图案345和第七导电图案348的侧壁。
参照图27至图29，可以执行与参照图1和图2所示的工艺基本相同或相似的工艺，以完成半导体器件的制造。
第一接触插塞至第三接触插塞381、382和383可以形成在衬底300的第一区I上，第四接触插塞384可以形成在衬底300的第二区II上，并且第五接触插塞386可以形成在衬底300的第三区III上。
如上所述，vfet、电阻器和电容器可以分别形成在衬底300的第一区I、第二区II和第三区III上，除了一些元件之外，vfet、电阻器和电容器可以具有基本相同的结构。因此，不需要用于形成电阻器和电容器的附加工艺，从而减少了工艺时间和成本。
根据本发明构思的示例性实施例的半导体器件可以包括无源元件，例如具有与vfet的结构相似的结构的电阻器和电容器，因此不需要用于形成无源元件的附加工艺。电阻器和电容器可以形成在沿竖直方向突出的半导体图案的侧壁上，因此可以具有减小的水平面积。电阻器和电容器可以通过用于将导电图案彼此连接的连接图案而具有期望的特定电阻率和电容。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离权利要求所阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体器件，包括：
第一结构，包括：
第一半导体图案，在垂直于衬底的上表面的竖直方向上从所述衬底突出，所述第一半导体图案是沟道；
第一导电图案，围绕所述第一半导体图案的上侧壁并且不覆盖所述第一半导体图案的上表面，所述第一导电图案是栅电极；
第一下杂质区，在所述第一半导体图案下方位于所述衬底的上部，所述第一下杂质区接触所述第一半导体图案的下表面，所述第一下杂质区为源极区或漏极区；以及
第一上杂质区，接触所述第一半导体图案的上表面，所述第一上杂质区是所述源极区或所述漏极区中的另一个；以及
第二结构，包括：
第二半导体图案，在与所述衬底的上表面平行的水平方向上彼此间隔开，所述第二半导体图案中的每一个在所述竖直方向上从所述衬底突出；
第二导电图案，分别围绕所述第二半导体图案的上侧壁，并且不覆盖所述第二半导体图案的上表面；以及
第一接触插塞，电连接到所述第二导电图案，
其中，所述第一结构是竖直场效应晶体管vfet，所述第二结构包括电阻器或电容器。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体图案和所述第二半导体图案包括基本相同的半导体材料，所述第一导电图案和所述第二导电图案包括基本相同的金属，并且所述第一下杂质区和所述第一上杂质区包括具有相同导电类型的杂质。
3.根据权利要求1所述的半导体器件，其中，所述第一半导体图案和所述第二半导体图案的上表面基本上彼此共面，并且所述第一导电图案和所述第二导电图案具有基本相同的厚度。
4.根据权利要求1所述的半导体器件，其中，所述第一半导体图案和所述第二半导体图案的上表面分别与所述第一导电图案和所述第二导电图案的上表面基本共面。
5.根据权利要求1所述的半导体器件，还包括所述衬底上的间隔物，所述间隔物覆盖所述第一半导体图案和所述第二半导体图案的下侧壁，
其中，所述第一导电图案和所述第二导电图案形成在所述间隔物上。
6.根据权利要求1所述的半导体器件，还包括：
第二接触插塞，电连接到所述第一导电图案；
第三接触插塞，接触所述第一上杂质区；以及
第四接触插塞，接触所述第一下杂质区。
7.根据权利要求6所述的半导体器件，还包括所述衬底上的第三导电图案，所述第三导电图案连接到所述第一导电图案，
其中，所述第二接触插塞接触所述第三导电图案的上表面。
8.根据权利要求1所述的半导体器件，其中，所述第二结构的第二导电图案是所述电阻器。
9.根据权利要求8所述的半导体器件，还包括所述衬底上的连接图案，所述连接图案将所述第二导电图案彼此连接并且包括与所述第二导电图案基本相同的材料。
10.根据权利要求9所述的半导体器件，还包括所述衬底上的焊盘，所述焊盘包括与所述第二导电图案基本相同的材料，并且所述焊盘中的每一个焊盘在所述第二导电图案中的一个第二导电图案的一侧，
其中，所述第一接触插塞分别接触所述焊盘的上表面。
11.根据权利要求8所述的半导体器件，还包括：
第二下杂质区，在所述第二半导体图案下方位于所述衬底的上部，所述第二下杂质区接触所述第二半导体图案的下表面；以及
第二上杂质区，接触所述第二半导体图案的上表面，
其中，没有电信号被施加到所述第二下杂质区或所述第二上杂质区。
12.根据权利要求1所述的半导体器件，还包括所述第二导电图案之间的层间绝缘层，
其中，所述第二结构的第二导电图案和所述层间绝缘层是所述电容器。
13.根据权利要求12所述的半导体器件，还包括：焊盘，所述焊盘包括与所述第二导电图案基本相同的材料，所述焊盘中的每一个焊盘在所述衬底上的所述第二导电图案中的一个第二导电图案的一侧，
其中，所述第一接触插塞分别接触所述焊盘的上表面。
14.根据权利要求12所述的半导体器件，还包括：
第二下杂质区，在所述第二半导体图案下方位于所述衬底的上部，所述第二下杂质区接触所述第二半导体图案的下表面；以及
第二上杂质区，接触所述第二半导体图案的上表面，
其中，没有电信号被施加到所述第二下杂质区或所述第二上杂质区。
15.一种半导体器件，包括：
半导体图案，在垂直于衬底的上表面的竖直方向上从所述衬底突出；
导电图案，至少部分地围绕所述半导体图案的上侧壁并且不覆盖所述半导体图案的上表面；
下杂质区，在所述半导体图案下方位于所述衬底的上部，所述下杂质区接触所述半导体图案的下表面；
上杂质区，接触所述半导体图案的上表面；
焊盘，连接到所述导电图案，所述焊盘包括与所述导电图案基本相同的导电材料；以及
接触插塞，分别在所述焊盘上，
其中，没有电信号被施加到所述下杂质区和所述上杂质区，并且电信号通过所述接触插塞被施加到所述导电图案，使得所述导电图案是电阻器。
16.根据权利要求15所述的半导体器件，还包括所述衬底上的间隔物，所述间隔物覆盖所述半导体图案的下侧壁，
其中，所述导电图案形成在所述间隔物上。
17.根据权利要求15所述的半导体器件，其中，所述半导体图案在与所述衬底的上表面基本平行的第一方向上延伸，并且是在与所述衬底的上表面基本平行且与所述第一方向交叉的第二方向上彼此间隔开的多个半导体图案之一，
其中，多个导电图案分别形成在所述多个半导体图案的上侧壁上，并且
其中，所述半导体器件还包括用于将所述多个导电图案彼此连接的连接图案，所述连接图案包括与所述多个导电图案基本相同的材料。
18.根据权利要求17所述的半导体器件，其中，所述多个导电图案中的每一个围绕所述多个半导体图案中的相应半导体图案的除所述半导体图案的端部之外的上表面，并且
其中，所述导电图案中的每一个导电图案在所述第一方向上的侧壁在所述第二方向上与所述焊盘和所述连接图案在所述第一方向上的侧壁对准。
19.一种半导体器件，包括：
半导体图案，每个半导体图案在垂直于衬底的上表面的竖直方向上从所述衬底突出；
导电图案，分别围绕所述半导体图案的上侧壁，所述导电图案不覆盖所述半导体图案的上表面；
层间绝缘层，在所述导电图案之间；
下杂质区，在所述半导体图案中的相应半导体图案下方位于所述衬底的上部，所述下杂质区接触所述半导体图案中的相应半导体图案的下表面；
上杂质区，接触所述半导体图案中的相应半导体图案的上表面；
焊盘，分别连接到所述导电图案，所述焊盘包括与所述导电图案基本相同的导电材料；以及
接触插塞，分别在所述焊盘上，
其中，没有电信号被施加到所述下杂质区和所述上杂质区，并且电信号通过所述接触插塞被施加到所述导电图案，使得所述导电图案和所述层间绝缘层是电容器。
20.根据权利要求19所述的半导体器件，其中，所述半导体图案中的每一个在与所述衬底的上表面基本平行的第一方向上延伸，并且所述半导体图案包括在与所述衬底的上表面基本平行且与所述第一方向交叉的第二方向上彼此间隔开且面向彼此的一对半导体图案，并且
其中，所述焊盘形成在所述一对半导体图案的侧壁上，所述一对半导体图案的侧壁在所述第二方向上不直接面向彼此。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102670495B1 (ko) * 2019-12-18 2024-05-29 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024788A (zh) * 2015-03-27 2016-10-12 台湾积体电路制造股份有限公司 具有垂直器件的双端口sram单元结构
CN106098775A (zh) * 2015-04-30 2016-11-09 三星电子株式会社 半导体器件
CN108074921A (zh) * 2016-11-09 2018-05-25 三星电子株式会社 半导体器件
CN109524467A (zh) * 2017-09-20 2019-03-26 格芯公司 形成垂直场效应晶体管的方法以及所得结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483168B1 (en) 2001-09-13 2002-11-19 National Semiconductor Corporation Integrated circuit having resistor formed over emitter of vertical bipolar transistor
US6720231B2 (en) 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
US7498657B2 (en) 2002-10-10 2009-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical resistors and band-gap voltage reference circuits
US8154086B2 (en) 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
US8816436B2 (en) 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US8796772B2 (en) 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
US9202866B2 (en) 2014-01-08 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
WO2015195109A1 (en) 2014-06-18 2015-12-23 Intel Corporation Pillar resistor structures for integrated circuitry
US9960271B1 (en) 2017-04-18 2018-05-01 Globalfoundries Inc. Method of forming vertical field effect transistors with different threshold voltages and the resulting integrated circuit structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024788A (zh) * 2015-03-27 2016-10-12 台湾积体电路制造股份有限公司 具有垂直器件的双端口sram单元结构
CN106098775A (zh) * 2015-04-30 2016-11-09 三星电子株式会社 半导体器件
CN108074921A (zh) * 2016-11-09 2018-05-25 三星电子株式会社 半导体器件
CN109524467A (zh) * 2017-09-20 2019-03-26 格芯公司 形成垂直场效应晶体管的方法以及所得结构

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