KR20210064593A - 반도체 장치 - Google Patents

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KR20210064593A
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conductive
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윤승찬
한동환
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Abstract

반도체 장치는, 기판 상면에 수직한 수직 방향으로 상기 기판 상에 돌출되어 채널 역할을 수행하는 제1 반도체 패턴, 상기 제1 반도체 패턴의 상부 측벽을 둘러싸되 그 상면은 커버하지 않으며 게이트 전극 역할을 수행하는 제1 도전 패턴, 상기 제1 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 제1 반도체 패턴의 저면에 접촉하며, 소스/드레인 영역 역할을 수행하는 제1 하부 불순물 영역, 및 상기 제1 반도체 패턴의 상면에 접촉하며, 상기 소스/드레인 역할을 수행하는 제1 상부 불순물 영역을 포함하는 제1 구조물과, 상기 기판 상에 상기 수직 방향으로 각각 돌출되며, 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 제2 반도체 패턴들, 상기 제2 반도체 패턴들의 상부 측벽을 각각 둘러싸는 제2 도전 패턴들, 및 상기 제2 도전 패턴들에 전기적으로 연결된 제1 콘택 플러그들을 포함하는 제2 구조물을 구비할 수 있으며, 상기 제1 구조물은 수직 채널 트랜지스터이고, 상기 제2 구조물은 저항기(resistor) 혹은 커패시터(capacitor)를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 트랜지스터와 같은 능동 소자, 및 저항기 및 커패시터와 같은 수동 소자를 포함하는 반도체 장치에 관한 것이다.
종래 저항기(resistor) 및/또는 커패시터(capacitor)는 트랜지스터와는 별개로 넓은 수평 면적을 갖도록 형성되며, 이에 따라 이들을 포함하는 반도체 장치의 집적화가 어렵고, 또한 상기 저항기 및 커패시터 형성을 위한 별도의 마스크를 사용해야 하므로 공정 시간 및 비용이 증가한다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향으로 상기 기판 상에 돌출되어 채널 역할을 수행하는 제1 반도체 패턴, 상기 제1 반도체 패턴의 상부 측벽을 둘러싸되 그 상면은 커버하지 않으며 게이트 전극 역할을 수행하는 제1 도전 패턴, 상기 제1 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 제1 반도체 패턴의 저면에 접촉하며, 소스/드레인 영역 역할을 수행하는 제1 하부 불순물 영역, 및 상기 제1 반도체 패턴의 상면에 접촉하며, 상기 소스/드레인 역할을 수행하는 제1 상부 불순물 영역을 포함하는 제1 구조물과, 상기 기판 상에 상기 수직 방향으로 각각 돌출되며, 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 제2 반도체 패턴들, 상기 제2 반도체 패턴들의 상부 측벽을 각각 둘러싸는 제2 도전 패턴들, 및 상기 제2 도전 패턴들에 전기적으로 연결된 제1 콘택 플러그들을 포함하는 제2 구조물을 구비할 수 있으며, 상기 제1 구조물은 수직 채널 트랜지스터이고, 상기 제2 구조물은 저항기(resistor) 혹은 커패시터(capacitor)를 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상면에 수직한 수직 방향으로 상기 기판 상에 돌출된 반도체 패턴, 상기 반도체 패턴의 상부 측벽을 적어도 부분적으로 둘러싸되 그 상면은 커버하지 않는 도전 패턴, 상기 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 반도체 패턴의 저면에 접촉하는 하부 불순물 영역, 상기 반도체 패턴의 상면에 접촉하는 상부 불순물 영역, 상기 도전 패턴에 연결되어 이와 동일한 도전성 물질을 포함하는 패드들, 및 상기 패드들 상에 각각 형성된 콘택 플러그들을 포함할 수 있으며, 상기 하부 및 상부 불순물 영역들에는 전기적 신호가 인가되지 않고, 상기 도전 패턴에는 상기 콘택 플러그들을 통해 전기적 신호가 인가되어, 상기 도전 패턴이 저항기(resistor) 역할을 수행할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상면에 수직한 수직 방향으로 상기 기판 상에 각각 돌출된 반도체 패턴들, 상기 반도체 패턴들의 상부 측벽을 각각 둘러싸되 그 상면은 커버하지 않는 도전 패턴들, 상기 도전 패턴들 사이에 형성된 층간 절연막, 상기 각 반도체 패턴들 아래의 상기 기판 상부에 형성되어 상기 각 반도체 패턴들의 저면에 접촉하는 하부 불순물 영역, 상기 각 반도체 패턴들의 상면에 접촉하는 상부 불순물 영역, 상기 도전 패턴들에 각각 연결되어 이와 동일한 도전성 물질을 포함하는 패드들, 및 상기 패드들 상에 각각 형성된 콘택 플러그들을 포함할 수 있으며, 상기 하부 및 상부 불순물 영역들에는 전기적 신호가 인가되지 않고, 상기 도전 패턴들에는 각각 상기 콘택 플러그들을 통해 전기적 신호가 인가되며, 상기 도전 패턴들 및 상기 층간 절연막은 함께 커패시터 역할을 수행할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 수직 채널 트랜지스터와 유사한 구조를 갖는 저항기 및 커패시터와 같은 수동 소자를 포함할 수 있으며, 이에 따라 상기 수동 소자를 형성하기 위한 별도의 공정을 수행하지 않고도 이들을 간편하게 형성할 수 있다. 또한 상기 저항기 및 커패시터는 수직 방향으로 돌출된 반도체 패턴의 측벽에 형성되므로 작은 수평 면적을 가질 수 있다. 나아가, 상기 저항기 및 커패시터는 도전 패턴을 서로 연결하는 연결 패턴을 통해 원하는 비저항 및 정전 용량을 용이하게 확보할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 11b는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
도 13 및 도 14는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 15 및 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 17 내지 19는 예시적인 실시예들에 따른 반도체 장치들의 레이아웃들을 설명하기 위한 평면도들이다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 22 및 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 24 내지 26은 예시적인 실시예들에 따른 반도체 장치들의 레이아웃들을 설명하기 위한 평면도들이다.
도 27 내지 도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 30 내지 도 35는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하의 발명의 상세한 설명(청구항은 제외)에서는, 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
[실시예]
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 2는 도 1의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
도 1 및 도 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 반도체 패턴(105), 하부 및 상부 불순물 영역들(120, 160), 스페이서(130), 제1 및 제2 도전 패턴들(144, 146), 콘택 플러그(180), 및 제1 및 제2 층간 절연막들(150, 170)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
하부 불순물 영역(120)은 기판(100) 상부에 형성되어 n형 혹은 p형 불순물을 포함할 수 있다. 하부 불순물 영역(120)은 기판(100) 상부에 평판 형상으로 전면적으로 형성될 수도 있고, 혹은 일부 영역에만 부분적으로 형성될 수도 있다. 도면 상에서는 특히, 하부 불순물 영역(120)이 적어도 상기 제2 방향으로 연장되는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어 각 반도체 패턴들(105) 하부에만 형성되어 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수도 있다.
반도체 패턴(105)은 기판(100) 상부에 형성된 하부 불순물 영역(120) 상면으로부터 상기 제3 방향을 따라 상부로 돌출될 수 있다. 반도체 패턴(105)은 기판(100) 상부를 부분적으로 제거한 후 잔류한 부분으로서, 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이격된 3개의 반도체 패턴들(105)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 임의의 복수 개의 반도체 패턴들(105)이 형성될 수 있다.
스페이서(130)는 기판(100) 상부에 형성된 하부 불순물 영역(120) 상에 형성되어 각 반도체 패턴들(105)의 하부 측벽을 커버할 수 있으며, 이에 따라 하부 불순물 영역(120)과 제1 및 제2 도전 패턴들(144, 146)이 서로 접촉하지 않도록 이격시킬 수 있다. 스페이서(130)는 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 도전 패턴(144)은 스페이서(130) 상에 형성되어 각 반도체 패턴들(105)의 상부 측벽을 둘러싸면서 이를 커버할 수 있다.
제2 도전 패턴(146)은 스페이서(130) 상에 형성되어 제1 도전 패턴(144)에 연결될 수 있다. 제2 도전 패턴(146)은 상기 제2 방향으로 서로 이격된 반도체 패턴들(105)의 상부 측벽을 커버하는 제1 도전 패턴들(144) 사이에 형성된 연결 패턴(146a), 및 반도체 패턴들(105) 중에서 상기 제2 방향으로 양측에 형성된 것들의 측벽을 커버하는 각 제1 도전 패턴들(144)의 상기 제2 방향으로의 바깥 영역에 형성된 패드(146b)를 포함할 수 있다.
제1 및 제2 도전 패턴들(144, 146)은 서로 동일한 물질, 예를 들어, 티타늄, 탄탈륨, 텅스텐, 구리, 알루미늄 등의 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물, 이들의 합금, 혹은 금속 실리사이드 등을 포함할 수 있다.
제1 층간 절연막(150)은 스페이서(130) 및 제2 도전 패턴(146) 상에 형성될 수 있으며, 제1 도전 패턴(144)의 측벽을 커버할 수 있다. 제1 층간 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상부 불순물 영역(160)은 각 반도체 패턴들(105) 상에 형성될 수 있으며, n형 혹은 p형 불순물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 불순물 영역(160)은 하부 불순물 영역(120)과 동일한 도전형을 갖는 불순물을 포함할 수 있다. 한편, 도 11b를 참조하면, 상부 불순물 영역(160)은 일 방향으로의 단면이 오각형에 유사한 형상을 가질 수도 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 및 제1 도전 패턴(144) 상에 형성되어 상부 불순물 영역(160)을 커버할 수 있다. 제2 층간 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 층간 절연막(150)에 병합될 수도 있다.
콘택 플러그(180)는 제1 및 제2 층간 절연막들(150, 170)을 관통하여 제2 도전 패턴(146)의 패드(146b) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그(180)는 한 쌍으로 형성될 수 있으며, 이에 따라 각 패드들(146b) 상면에 하나씩 형성될 수 있다. 콘택 플러그(180)는 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
한편, 도시하지는 않았으나, 제1 및 제2 도전 패턴들(144, 146)과, 스페이서(130) 및 반도체 패턴들(105) 사이에는 예를 들어, 실리콘 산화물을 포함하는 제1 절연막 및/또는 예를 들어, 금속 산화물을 포함하는 제2 절연막이 더 형성될 수도 있다.
상기 반도체 장치는 각 반도체 패턴들(105)의 상부 측벽을 둘러싸는 제1 도전 패턴(144)을 포함할 수 있으며, 이는 저항기(resistor) 역할을 수행할 수 있다. 즉, 종래 기판(100) 상에 넓은 면적을 갖도록 형성되는 저항기와는 달리, 상기 반도체 장치에 포함된 저항기는 수직 방향으로 돌출된 반도체 패턴(105)의 상부 측벽을 커버하도록 형성됨으로써, 상대적으로 작은 수평 면적을 가질 수 있다.
상기 저항기를 포함하는 상기 반도체 장치는 이후 설명될 수직형 트랜지스터와 일부 구성 요소를 제외하고는, 실질적으로 동일한 구조를 가질 수 있으며, 이에 따라 이와 동일한 제조 방법을 통해 형성될 수 있다. 따라서 상기 저항기 형성을 위해 별도의 공정을 수행할 필요가 없으므로, 상대적으로 적은 비용 및 시간으로 상기 저항기를 형성할 수 있다.
또한, 제2 도전 패턴(146)의 연결 패턴(146a)을 통해 제1 도전 패턴들(144)을 서로 직렬로 연결할 수 있으며, 이에 따라 상기 저항기를 통해 원하는 비저항을 용이하게 구현할 수 있다.
도 3 내지 도 11b는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 6, 8 및 10은 평면도들이고, 도 4-5, 7, 9, 11a 및 11b는 단면도들이다. 이때, 각 단면도들은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
도 3 및 4를 참조하면, 기판(100) 상에 하드 마스크들(110)을 형성하고, 이를 사용하여 기판(100) 상부를 식각함으로써, 기판(100) 상부로 상기 제3 방향을 따라 각각 돌출되며 서로 이격된 복수의 반도체 패턴들(105)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 하드 마스크들(110)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 각 반도체 패턴들(105) 역시 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수의 반도체 패턴들(105)이 형성될 수 있다. 도면 상에서는 각 하드 마스크들(110) 및 각 반도체 패턴들(105)이 상기 제2 방향을 따라 3개씩 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 임의의 복수 개로 형성될 수 있다. 각 하드 마스크들(110)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
일 실시예에 있어서, 이온 주입 공정을 통해 기판(100) 상부에 불순물을 주입함으로써 하부 불순물 영역(120)을 형성할 수 있다. 하부 불순물 영역(120)은 기판(100) 상부에 평판 형상으로 전면적으로 형성될 수도 있고, 혹은 경사 이온 주입 공정을 수행함으로써, 각 반도체 패턴들(105) 하부에 형성되어 서로 이격되도록 복수 개로 형성될 수도 있다.
이후, 반도체 패턴들(105) 및 하드 마스크들(110)이 형성된 기판(100) 상에 스페이서 막을 형성하고 그 상부를 식각함으로써, 각 반도체 패턴들(105)의 하부 측벽을 커버하는 스페이서(130)를 형성할 수 있다.
도 5를 참조하면, 스페이서(130), 반도체 패턴들(105) 및 하드 마스크들(110) 상에 도전층(140)을 컨포멀하게 형성할 수 있다.
다만 도시하지는 않았으나, 도전층(140)을 형성하기 이전에, 스페이서(130), 반도체 패턴들(105) 및 하드 마스크들(110) 상에 예를 들어, 실리콘 산화물을 포함하는 제1 절연막 및/또는 예를 들어, 금속 산화물을 포함하는 제2 절연막을 더 형성할 수도 있다.
도 6 및 7을 참조하면, 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 통해 도전층(140)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 마스크는 상기 제2 방향으로 연장되어 하드 마스크들(110), 및 하드 마스크들(110) 사이에 형성된 스페이서(130) 부분들 상에 형성된 도전층(140) 부분을 커버할 수 있으며, 상기 식각 공정은 이방성 식각 공정일 수 있다.
이에 따라, 상기 식각 마스크가 커버하는 영역에서는 반도체 패턴들(105) 및 하드 마스크들(110)의 측벽뿐만 아니라 각 하드 마스크들(110)의 상면, 반도체 패턴들(105) 사이의 스페이서(130) 부분들, 및 반도체 패턴들(105)의 상기 제2 방향으로의 바깥 영역에 형성된 스페이서(130) 부분들 상에도 도전층(140)이 잔류하여 상기 제2 방향으로 연장되는 예비 제2 도전 패턴(142)을 형성할 수 있으며, 상기 식각 마스크가 커버하지 않는 영역에서는 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽에만 도전층(140)이 잔류하여 제1 도전 패턴(144)을 형성할 수 있다.
이에 따라, 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽을 둘러싸는 제1 도전 패턴(144), 및 상기 제2 방향으로 연장되어 반도체 패턴들(105), 하드 마스크들(110), 및 이들에 인접한 스페이서(130) 부분들을 커버하는 예비 제2 도전 패턴(142)이 형성될 수 있다.
도 8 및 9를 참조하면, 예비 제2 도전 패턴(142) 및 제1 도전 패턴(144), 하드 마스크들(110) 및 스페이서(130) 상에 제1 층간 절연막(150)을 형성하고, 하드 마스크들(110)의 상면이 노출될 때까지 제1 층간 절연막(150)을 평탄화할 수 있다.
상기 평탄화 공정 시, 각 하드 마스크들(110) 상면에 형성된 예비 제2 도전 패턴(142) 부분도 함께 제거될 수 있으며, 이에 따라 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽 및 스페이서(130)의 일부 상에만 예비 제2 도전 패턴(142)이 잔류할 수 있다. 이하에서는, 예비 제2 도전 패턴(142) 부분들 중에서 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽에 형성된 부분은 이전에 형성된 제1 도전 패턴(144)에 포함되는 것으로 기술하며, 그 나머지 부분, 즉 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽에 접촉하지 않으면서 이들에 인접한 스페이서(130) 부분 상에 형성된 부분은 제2 도전 패턴(146)으로 지칭하기로 한다.
이에 따라 제1 도전 패턴(144)은 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 상부 측벽을 전체적으로 둘러쌀 수 있다. 또한, 제2 도전 패턴(146)은 상기 제2 방향으로 서로 이격된 반도체 패턴들(105)의 상부 측벽을 커버하는 제1 도전 패턴(144)들 사이의 스페이서(130) 부분 상에 형성된 연결 패턴(146a), 및 반도체 패턴들(105) 중에서 상기 제2 방향으로의 양측에 형성된 것들의 상부 측벽을 커버하는 제1 도전 패턴들(144)의 상기 제2 방향으로의 각 바깥 영역에 형성된 스페이서(130) 부분 상에 형성된 패드(146b)를 포함할 수 있으며, 제1 도전 패턴(144)과 연결될 수 있다.
제1 도전 패턴(144)은 저항기(resistor) 역할을 수행할 수 있으며, 제2 도전 패턴(146)의 연결 패턴(146a)은 이들을 서로 연결하는 역할을 수행할 수 있고, 제2 도전 패턴(146)의 패드(146b)는 이후 형성되는 콘택 플러그(180, 도 1 및 2 참조)와 접촉하여 이에 전기적으로 연결될 수 있다.
도 10 및 11a를 참조하면, 제1 층간 절연막(150) 상부를 제거하여 제1 도전 패턴(144)의 상부를 노출시키는 리세스를 형성하고, 상기 리세스에 의해 노출된 제1 도전 패턴(144)의 상부를 제거하여 하드 마스크들(110)을 노출시킨 후, 상기 노출된 하드 마스크들(110)을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스의 저면은 반도체 패턴들(105)의 상면보다 낮도록 형성될 수 있으며, 제1 층간 절연막(150)의 상부 및 제1 도전 패턴(144)의 상부가 제거됨에 따라서 각 반도체 패턴들(105)의 상부가 노출될 수 있다.
이후, 상기 노출된 각 반도체 패턴들(105)의 상부에 예를 들어, 이온 주입 공정을 통해 불순물을 주입함으로써 상부 불순물 영역(160)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 불순물 영역(160)은 하부 불순물 영역(120)과 동일한 도전형의 불순물을 포함할 수 있다.
이와는 달리, 도 11b를 참조하면, 상기 노출된 각 반도체 패턴들(105)의 상부를 제거한 후, 각 반도체 패턴들(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 상부 불순물 영역(160)을 형성할 수도 있다. 이 경우, 상부 불순물 영역(160)은 일 방향으로의 단면이 오각형과 유사한 형상을 가질 수 있다.
다시 도 1 및 2를 참조하면, 제1 층간 절연막(150), 제1 도전 패턴(144) 및 상부 불순물 영역(160) 상에 제2 층간 절연막(170)을 형성하고, 제1 및 제2 층간 절연막들(150, 170)을 관통하여 제2 도전 패턴(146) 상면에 각각 접촉하는 콘택 플러그들(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 콘택 플러그들(180)은 제2 도전 패턴(146)의 연결 패턴(146a) 상에는 형성되지 않을 수 있으며, 제2 도전 패턴(146)의 패드(146b) 상에 형성될 수 있다.
전술한 공정들을 통해 상기 반도체 장치 제조를 완성할 수 있다. 전술한 바와 같이, 상기 반도체 장치는 각 반도체 패턴들(105)의 상부 측벽을 둘러싸도록 형성되는 제1 도전 패턴(144)을 형성함으로써, 작은 수평 면적을 갖는 저항기를 형성할 수 있다.
또한, 상기 반도체 장치는 이후 설명될 수직형 트랜지스터와 일부 구성 요소를 제외하고는 실질적으로 동일한 구조를 가지며, 이에 따라 이와 동일한 제조 방법을 통해 형성될 수 있다. 따라서 상기 저항기 형성을 위해 별도의 공정을 수행할 필요가 없으므로, 비용이나 공정 시간 증가를 방지할 수 있다.
한편, 제2 도전 패턴(146)의 연결 패턴(146a)을 통해 제1 도전 패턴들(144)을 서로 직렬로 연결함으로써, 상기 저항기를 통해 원하는 비저항을 용이하게 구현할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치는 하부 불순물 영역(120)을 제외한 나머지 부분은 도 1 및 2를 참조로 설명한 것과 실질적으로 동일하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 12를 참조하면, 하부 불순물 영역(120)은 베이스 부(120a) 및 돌출부(120b)를 포함할 수 있다.
하부 불순물 영역(120)의 베이스 부(120a)는 기판(100) 상부에 형성될 수 있으며, 평판 형상, 혹은 적어도 일 방향, 예를 들어 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
하부 불순물 영역(120)의 돌출부(120b)는 베이스 부(120a)로부터 상기 제3 방향으로 돌출될 수 있으며, 반도체 패턴(105)의 저면과 접촉할 수 있다. 이에 따라, 하부 불순물 영역(120)의 돌출부(120b)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
하부 불순물 영역(120)의 베이스 부(120a) 및 돌출부(120b)는 서로 동일한 불순물을 포함할 수 있다.
하부 불순물 영역(120)의 형성 방법은 개략적으로 다음과 같다.
즉, 기판(100) 상면을 시드로 사용하는 에피택시얼 성장 공정을 수행하여 불순물을 포함하는 불순물 층을 형성하고, 상기 불순물 층 상에 에피택시얼 성장 공정을 수행하여 반도체 층을 형성한 후, 상기 반도체 층 상에 하드 마스크들(110)을 형성하고, 이를 사용하여 상기 반도체 층 및 상기 불순물 층의 상부를 식각함으로써, 기판(100) 상부로 상기 제3 방향을 따라 각각 돌출되며 서로 이격된 복수의 반도체 패턴들(105)을 형성할 수 있으며, 그 하부에는 각 반도체 패턴들(105)의 저면에 접촉하는 하부 불순물 영역(120)의 돌출부(120b)를 형성할 수 있다. 한편, 상기 식각 공정에서 식각되지 않은 상기 불순물 층의 하부는 하부 불순물 영역(120)의 베이스 부(120a)로 잔류할 수 있다.
도 13 및 도 14는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 14는 도 13의 C-C'선 및 D-D'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치는 제1 도전 패턴(144)을 제외한 나머지 부분은 도 1 및 2를 참조로 설명한 것과 실질적으로 동일하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 13 및 14를 참조하면, 제1 도전 패턴(144)은 각 반도체 패턴들(105)의 전체 상부 측벽을 둘러싸지 않을 수 있으며, 제1 도전 패턴(144)에 의해 커버되지 않는 각 반도체 패턴들(105) 부분 및 그 상부의 상부 불순물 영역(160) 부분은 제3 층간 절연막(200)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 각 반도체 패턴들(105)의 상기 제1 방향으로의 양단들 중에서 제1 단부의 측벽은 제1 도전 패턴(144)에 의해 커버될 수 있으나, 제2 단부의 측벽은 제1 도전 패턴(144)에 의해 커버되지 않을 수 있다. 예시적인 실시예들에 있어서, 각 반도체 패턴들(105)의 상기 제2 단부에 인접한 제1 도전 패턴(144)의 상기 제1 방향으로의 측벽은 제2 도전 패턴(146)의 상기 제1 방향으로의 측벽과 상기 제2 방향으로 얼라인될 수 있다.
이에 따라, 도 1 및 2를 참조로 설명한 반도체 장치에 포함된 저항기의 경우, 제2 도전 패턴(146)의 패드(146b)의 상기 제1 방향으로의 양 측으로 형성된 제1 도전 패턴(144) 부분들이 각각 저항을 형성하는데 비해서, 도 13 및 14에 도시된 반도체 장치에 포함된 저항기의 경우에는, 제2 도전 패턴(146)의 패드(146b)의 상기 제1 방향으로의 일 측에 형성된 제1 도전 패턴(144) 부분만이 저항을 형성할 수 있다.
한편, 제3 층간 절연막(200)은 제2 층간 절연막(170)과 실질적으로 동일한 물질을 포함할 수 있다.
도 15 및 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 단면도이다. 이때, 도 16은 도 15의 C-C'선 및 D-D'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 3 내지 도 11b 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 15 및 16을 참조하면, 도 3 내지 도 11b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제2 층간 절연막(170)을 형성한다.
이후, 제2 층간 절연막(170)의 일부를 식각하여 각 반도체 패턴들(105)의 상기 제1 방향으로의 일 단부의 측벽을 커버하는 제1 도전 패턴(144) 부분을 노출시키는 개구(190)를 형성하고, 식각 공정을 통해 상기 노출된 제1 도전 패턴(144) 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 개구(190)는 상기 제2 방향으로 연장될 수 있으며, 이에 따라 상기 제2 방향을 따라 서로 이격된 복수의 반도체 패턴들(105)의 측벽을 각각 커버하는 제1 도전 패턴들(144) 부분이 노출되어 제거될 수 있다. 예시적인 실시예들에 있어서, 개구(190)의 일 측벽은 제2 도전 패턴(146)의 상기 제1 방향으로의 측벽과 얼라인될 수 있으며, 이에 따라 상기 식각 공정을 통해서, 제1 도전 패턴(144)의 상기 제1 방향으로의 측벽과 제2 도전 패턴(146)의 상기 제1 방향으로의 측벽이 서로 얼라인될 수 있다.
이와는 달리, 개구(190)의 일 측벽은 제2 도전 패턴(146)의 상기 제1 방향으로의 측벽보다 각 반도체 패턴들(105)의 상기 제2 방향으로의 가운데 부분에 인접할 수 있으며, 이에 따라 상기 식각 공정을 통해 제1 도전 패턴(144)뿐만 아니라 제2 도전 패턴(146)도 부분적으로 함께 제거될 수 있다. 하지만, 그 결과 제1 도전 패턴(144)의 상기 제1 방향으로의 측벽은 역시 제2 도전 패턴(146)의 상기 제1 방향으로의 측벽과 서로 얼라인될 수 있다.
도 13 및 14를 다시 참조하면, 개구(190)를 채우는 제3 층간 절연막(200)을 형성한 후, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 17 내지 19는 예시적인 실시예들에 따른 반도체 장치들의 레이아웃들을 설명하기 위한 평면도들이다. 상기 반도체 장치들은 도 1 및 2를 참조로 설명한 반도체 장치와 제1 도전 패턴(144) 및/또는 제2 도전 패턴(146)을 제외하고는 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이들에 대한 중복 설명은 생략한다.
한편, 도면의 복잡성을 피하기 위해서, 제1 및 제2 층간 절연막들(150, 170)은 도면에 도시하지 않는다.
도 17을 참조하면, 상기 반도체 장치는 하나의 반도체 패턴(105)을 둘러싸는 하나의 제1 도전 패턴(144)만을 통해 저항기를 구현할 수 있으며, 이에 따라 복수의 반도체 패턴들(105)의 측벽을 각각 커버하는 제1 도전 패턴들(144)을 서로 연결하는 제2 도전 패턴(146)의 연결 패턴(146a)이 존재하지 않을 수 있다.
일 실시예에 있어서, 콘택 플러그(180)에 접촉하는 제2 도전 패턴(146)의 패드들(146b)은 반도체 패턴(105)의 상기 제2 방향으로의 일 측의 양단에 각각 형성될 수 있다. 다른 실시예에 있어서, 제2 도전 패턴(146)의 패드들(146b)은 반도체 패턴(105)의 상기 제2 방향으로의 양측에 각각 형성될 수도 있다.
도 18을 참조하면, 제2 도전 패턴(146)의 연결 패턴들(146a) 및 패드들(146b)이 각 반도체 패턴들(105)의 상기 제1 방향으로의 가운데 부분에서 상기 제2 방향으로 서로 얼라인되도록 형성될 수 있다.
이에 따라, 도 1 및 2를 참조로 설명한 반도체 장치에 포함된 저항기의 경우, 제2 도전 패턴(146)의 패드(146b)의 상기 제1 방향으로의 양 측으로 형성되되 서로 다른 길이를 갖는 제1 도전 패턴(144) 부분들이 각각 저항을 형성하는데 비해서, 도 18에 도시된 반도체 장치에 포함된 저항기의 경우에는, 제2 도전 패턴(146)의 패드(146b)의 상기 제1 방향으로의 양 측으로 형성되되 서로 동일한 길이를 갖는 제1 도전 패턴(144) 부분들이 각각 저항을 형성할 수 있다.
도 19를 참조하면, 제2 도전 패턴(146)의 연결 패턴들(146a) 및 패드들(146b)이 상기 제2 방향을 따라 지그재그 형태로 배치될 수 있다.
전술한 바와 같이, 각 반도체 패턴들(105)의 상부 측벽을 둘러싸며 각각이 저항기 역할을 수행하는 제1 도전 패턴들(144)을 서로 연결하는 제2 도전 패턴(146)의 연결 패턴(146a)의 위치를 조절함으로써, 전체적으로 원하는 비저항을 갖는 저항기를 용이하게 구현할 수 있다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 21은 도 20의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치는 도 1 및 2를 참조로 설명한 반도체 장치와 제2 도전 패턴(146)을 제외하고는 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이들에 대한 중복 설명은 생략한다.
도 20 및 21을 참조하면, 상기 반도체 장치는 제2 도전 패턴(146)이 연결 패턴(146a)은 포함하지 않으며, 패드(146b)만을 포함할 수 있다.
이에 따라, 상기 제2 방향으로 서로 이격된 한 쌍의 반도체 패턴들(105)의 상부 측벽을 각각 커버하는 한 쌍의 제1 도전 패턴들(144) 사이에 제1 층간 절연막(150)이 형성되므로, 이들은 함께 커패시터 역할을 수행할 수 있다. 이때, 상기 커패시터의 전극 역할을 수행하며 상기 제2 방향으로 서로 마주보는 제1 도전 패턴들(144)의 면적, 및 상기 커패시터의 유전막 역할을 수행하는 제1 층간 절연막(150)이 포함하는 물질의 유전 상수에 따라 상기 커패시터의 정전 용량이 조절될 수 있다.
종래 기판(100) 상에 넓은 면적을 갖도록 형성되는 커패시터와는 달리, 상기 반도체 장치에 포함된 커패시터는 수직 방향으로 돌출된 반도체 패턴(105)의 상부 측벽을 커버하도록 형성된 제1 도전 패턴들(144) 및 이들 사이에 형성된 제1 층간 절연막(150)으로 구성됨으로써, 상대적으로 작은 수평 면적을 가질 수 있다.
상기 커패시터를 포함하는 상기 반도체 장치는 이후 설명될 수직형 트랜지스터와 일부 구성 요소를 제외하고는, 실질적으로 동일한 구조를 가질 수 있으며, 이에 따라 이와 동일한 제조 방법을 통해 형성될 수 있다. 따라서 상기 커패시터 형성을 위해 별도의 공정을 수행할 필요가 없으므로, 상대적으로 적은 비용 및 시간으로 상기 커패시터를 형성할 수 있다.
도 22 및 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 단면도이다. 이때, 도 23은 도 22의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 3 내지 도 11b 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 22 및 23을 참조하면, 도 3 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 반도체 패턴들(105) 및 하드 마스크들(110)은 상기 제2 방향으로 서로 이격되도록 각각 한 쌍씩만 형성될 수 있으며, 이들을 커버하는 도전층(140)을 식각하는 데 사용되는 식각 마스크는 이들을 모두 커버하도록 상기 제2 방향으로 길게 연장되는 대신에, 상기 한 쌍의 반도체 패턴들(105) 및 하드 마스크들(110)의 상기 제2 방향으로의 일 측벽 및 이에 인접한 바깥 영역을 커버하도록 한 쌍으로 형성되어 상기 제2 방향으로 서로 이격될 수 있다.
이에 따라, 상기 식각 마스크를 사용하는 식각 공정을 통해 도전층(140)을 식각함으로써, 상기 식각 마스크가 커버하는 영역에서는 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽뿐만 아니라 각 하드 마스크들(110)의 일부 상면, 및 각 반도체 패턴들(105)의 상기 제2 방향으로의 바깥 영역에 형성된 스페이서(130) 부분들 상에도 도전층(140)이 잔류하여 상기 제2 방향으로 서로 이격된 한 쌍의 예비 제2 도전 패턴들(142)을 형성할 수 있으며, 상기 식각 마스크가 커버하지 않는 영역에서는 각 반도체 패턴들(105) 및 각 하드 마스크들(110)의 측벽에만 도전층(140)이 잔류하여 제1 도전 패턴(144)을 형성할 수 있다.
이후, 도 8 내지 도 11b 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 상기 반도체 장치는 각 반도체 패턴들(105)의 상부 측벽을 둘러싸며 상기 제2 방향으로 서로 마주 보는 제1 도전 패턴들(144) 및 이들 사이의 제1 층간 절연막(150)을 형성함으로써, 작은 수평 면적을 갖는 커패시터를 형성할 수 있다. 특히, 상기 커패시터에 전압을 인가하는 콘택 플러그들(180)은 제1 도전 패턴(144)이 아니라 제2 도전 패턴(146)의 패드(146b) 상에 형성되므로, 콘택 플러그들(180) 형성을 위한 식각 공정 시, 상기 커패시터의 전극 역할을 수행하는 제1 도전 패턴(144)은 아무런 손상을 입지 않으므로, 상기 커패시터는 불량없이 우수한 전기적 특성을 가질 수 있다.
또한, 상기 반도체 장치는 이후 설명될 수직형 트랜지스터와 일부 구성 요소를 제외하고는 실질적으로 동일한 구조를 가지며, 이에 따라 이와 동일한 제조 방법을 통해 형성될 수 있다. 따라서 상기 커패시터 형성을 위해 별도의 공정을 수행할 필요가 없으므로, 비용이나 공정 시간 증가를 방지할 수 있다.
도 24 내지 26은 예시적인 실시예들에 따른 반도체 장치들의 레이아웃들을 설명하기 위한 평면도들이다. 상기 반도체 장치들은 도 20 및 21을 참조로 설명한 반도체 장치와 제1 도전 패턴(144) 및/또는 제2 도전 패턴(146)을 제외하고는 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이들에 대한 중복 설명은 생략한다.
한편, 도면의 복잡성을 피하기 위해서, 제1 및 제2 층간 절연막들(150, 170)은 도면에 도시하지 않는다.
도 24를 참조하면, 상기 반도체 장치에서 각 콘택 플러그들(180)에 접촉하는 제2 도전 패턴(146)의 각 패드들(146b)은 상기 제1 방향으로 연장되는 각 반도체 패턴들(105)의 측벽을 둘러싸는 제1 도전 패턴(144)의 상기 제1 방향으로의 일 단에 형성될 수 있다.
다만, 도면 상에서는 제2 도전 패턴(146)의 패드들(146b)이 상기 제2 방향을 따라 서로 얼라인된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 이에 따라, 제2 도전 패턴(146)의 패드들(146b)은 상기 제2 방향으로 서로 엇갈리도록, 대응하는 제1 도전 패턴들(144)의 말단들에 각각 형성될 수도 있다.
도 25를 참조하면, 상기 반도체 장치는 상기 제1 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 반도체 패턴들(105)을 포함하는 제1 반도체 패턴 쌍을 구비할 수 있으며, 또한 상기 제1 반도체 패턴 쌍과 상기 제2 방향으로 이격되어 이에 대향하며, 상기 제1 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 반도체 패턴들(105)을 포함하는 제2 반도체 패턴 쌍을 구비할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴(146)의 각 패드들(146b)은 상기 제1 반도체 패턴 쌍의 측벽을 각각 둘러싸는 제1 도전 패턴들(144)의 상기 제1 방향으로 서로 대향하는 말단들 사이에 형성되어 이들을 서로 연결하거나, 혹은 상기 제2 반도체 패턴 쌍의 측벽을 각각 둘러싸는 제1 도전 패턴들(144)의 상기 제1 방향으로 서로 대향하는 말단들 사이에 형성되어 이들을 서로 연결할 수 있다. 즉, 제2 도전 패턴(146)의 각 패드들(146b)의 상기 제1 방향으로의 각 양 측들에는 반도체 패턴(105)이 형성될 수 있다.
도 26을 참조하면, 상기 반도체 장치는 상기 제2 방향으로 서로 이격된 복수의 반도체 패턴들(105)을 포함할 수 있으며, 도면 상에서는 예시적으로 4개의 반도체 패턴들(105)이 도시되어 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴(146)의 패드들(146b) 중 제1 패드는 반도체 패턴들(105) 중에서 상기 제2 방향으로 홀수 번째에 배치된 반도체 패턴들(105)의 측벽을 둘러싸는 제1 도전 패턴들(144)의 말단들을 서로 연결할 수 있으며, 제2 도전 패턴(146)의 패드들(146b) 중 제2 패드는 상기 제2 방향으로 짝수 번째에 배치된 반도체 패턴들(105)의 측벽을 둘러싸는 제1 도전 패턴들(144)의 말단들을 서로 연결할 수 있다. 이때, 상기 각 제1 및 제2 패드들 상부에는 콘택 플러그들(180)이 각각 형성될 수 있다. 이에 따라, 제2 도전 패턴(146)의 패드(146b) 및 이에 연결된 제1 도전 패턴들(144)은 상부에서 보았을 때, 전체적으로 빗(comb) 형상을 가질 수 있다.
전술한 바와 같이, 각 반도체 패턴들(105)의 측벽을 둘러싸며 각각이 커패시터의 전극 역할을 수행하는 제1 도전 패턴들(144)에 전압이 인가될 수 있도록 하는 제2 도전 패턴(146)의 패드(146b)의 위치를 조절함으로써, 전체적으로 원하는 정전 용량을 갖는 커패시터를 용이하게 구현할 수 있다.
도 27 내지 도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 27은 평면도이고, 도 28은 도 27의 E-E'선을 따라 절단한 단면도이며, 도 29는 도 27의 F-F'선을 따라 절단한 단면도이다.
상기 반도체 장치는 트랜지스터와 같은 능동 소자, 및 저항기(resistor) 및 커패시터(capacitor)와 같은 수동 소자를 함께 포함할 수 있다. 이때, 상기 트랜지스터는 수직 채널을 갖는 수직 트랜지스터(vertical field effect transistor: vfet)일 수 있으며, 상기 저항기 및 커패시터는 상기 vfet과 유사한 구조를 가질 수 있다. 즉, 상기 vfet은 이전에 설명한 상기 저항기 및/또는 상기 커패시터와 일부 구성 요소를 제외하고는 매우 유사한 구조를 가질 수 있으며, 이에 따라 이하에서는 이전에 설명한 것들과 중복되는 설명은 생략하며, 특히 상기 저항기 및 커패시터에 대한 자세한 설명은 생략한다.
한편, 도면 상에서는 상기 반도체 장치가 도 17에 도시된 저항기, 및 도 20 및 21에 도시된 커패시터를 포함하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 반도체 장치는 도 1 및 2, 도 12, 도 13 및 14, 도 18, 및 도 19에 도시된 저항기들 중에서 어느 하나 이상을 포함할 수도 있으며, 또한 도 24 내지 도 26에 각각 도시된 커패시터들 중에서 어느 하나를 포함할 수도 있다.
도 27 내지 도 29를 참조하면, 상기 반도체 장치는 기판(300)의 제1 내지 제3 영역들(I, II, III) 상에 각각 형성된 제1 내지 제3 구조물들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 vfet일 수 있고, 상기 제2 구조물은 저항기를 포함할 수 있으며, 상기 제3 구조물은 커패시터를 포함할 수 있다.
상기 제1 구조물은 기판(300)의 제1 영역(I) 상에 형성된 제1 반도체 패턴(302), 제1 하부 불순물 영역(322), 제1 상부 불순물 영역(362), 스페이서(330), 제3 및 제4 도전 패턴들(342, 343), 제1 내지 제3 콘택 플러그들(381, 382, 383)을 포함할 수 있다. 상기 제2 구조물은 기판(300)의 제2 영역(II) 상에 형성된 제2 반도체 패턴(304), 제2 하부 불순물 영역(324), 제2 상부 불순물 영역(364), 스페이서(330), 제5 및 제6 도전 패턴들(345, 346), 제4 콘택 플러그들(384)을 포함할 수 있다. 상기 제3 구조물은 기판(300)의 제3 영역(III) 상에 형성된 제3 반도체 패턴(306), 제3 하부 불순물 영역(326), 제3 상부 불순물 영역(366), 스페이서(330), 제7 및 제8 도전 패턴들(348, 349), 제5 플러그들(385)을 포함할 수 있다.
제1 내지 제3 하부 불순물 영역들(322, 324, 326) 및 제1 내지 제3 상부 불순물 영역들(362, 364, 366)은 서로 동일한 도전형의 불순물 예를 들어, n형 불순물 혹은 p형 불순물을 포함할 수 있다. 예를 들어, 상기 제1 하부 불순물 영역(322) 및 제1 상부 불순물 영역(362)이 n형 불순물을 포함하는 경우엔 상기 제1 구조물은 n형 vfet일 수 있고, p형 불순물을 포함하는 경우엔 p형 vfet일 수 있다. 다만, 기판(300)의 제1 영역(I) 상엔 n형 vfet 및 p형 vfet이 함께 형성될 수도 있으며, 이 경우 기판(300)의 제2 및 제3 영역들(II, III)에 각각 형성되는 상기 제2 및 제3 구조물들에 포함된 제2 및 제3 하부 불순물 영역들(324, 326) 및 제2 및 제3 상부 불순물 영역들(364, 366) 역시 n형 불순물을 포함하는 것과 p형 불순물을 포함하는 것을 함께 구비할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 반도체 패턴들(302, 304, 306)은 상기 제1 방향으로 연장될 수 있으며, 이들의 상면이 높이는 서로 동일할 수 있다. 또한, 제1 내지 제3 반도체 패턴들(302, 304, 306)은 서로 동일한 반도체 물질을 포함할 수 있다. 도면 상에서는 기판(300)의 제1 영역(I) 상에 하나의 제1 반도체 패턴(302)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제1 반도체 패턴(302)은 기판(300)의 제1 영역(I) 상에 하나 혹은 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3, 제5 및 제7 도전 패턴들(342, 345, 348)은 제1 내지 제3 반도체 패턴들(302, 304, 306)의 상부 측벽을 전체적으로 둘러쌀 수 있다. 이때, 제3, 제5 및 제7 도전 패턴들(342, 345, 348)은 서로 동일한 두께를 가질 수 있으며, 이들 상면의 높이는 서로 실질적으로 동일할 수 있다. 한편, 제1 내지 제3 반도체 패턴들(302, 304, 306) 상에는 각각 제1 내지 제3 상부 불순물 영역들(362, 364, 366)이 형성되어 있으므로, 이들의 상면은 제3, 제5 및 제7 도전 패턴들(342, 345, 348)에 의해 커버되지 않을 수 있다.
또한, 제4 도전 패턴들(343)은 제1 반도체 패턴(302)의 상기 제2 방향으로의 양 측들에 각각 형성된 스페이서(330) 부분들 상에 각각 형성될 수 있고, 제6 도전 패턴들(346)은 제2 반도체 패턴(304)의 상기 제2 방향으로의 일 측의 스페이서(330) 부분들 상에는 상기 제2 방향으로 서로 이격되도록 각각 형성될 수 있으며, 제8 도전 패턴들(349)은 제3 반도체 패턴들(306)의 상기 제2 방향으로의 각 양 측들의 스페이서(330) 부분들 상에 각각 형성될 수 있다.
기판(300)의 제1 영역(I) 상에는, 제1 및 제2 층간 절연막들(350, 370)을 관통하여 제4 도전 패턴(343) 상면에 접촉하는 제1 콘택 플러그(381), 제2 층간 절연막(370)을 관통하여 제1 상부 불순물 영역(362) 상면에 접촉하는 제2 콘택 플러그(382), 및 제1 및 제2 층간 절연막들(350, 370) 및 스페이서(330)를 관통하여 제1 하부 불순물 영역(322) 상면에 접촉하는 제3 콘택 플러그(383)가 형성될 수 있다. 또한, 기판(300)의 제2 영역(II) 상에는, 제1 및 제2 층간 절연막들(350, 370)을 관통하여 제6 도전 패턴(346) 상면에 접촉하는 제4 콘택 플러그(384)가 형성될 수 있으며, 기판(300)의 제3 영역(III) 상에는, 제1 및 제2 층간 절연막들(350, 370)을 관통하여 제8 도전 패턴(349) 상면에 접촉하는 제5 콘택 플러그(386)가 형성될 수 있다.
한편 도시하지는 않았으나, 제3 내지 제8 도전 패턴들(342, 343, 345, 346, 348, 349)과, 스페이서(330) 및 제1 내지 제3 반도체 패턴들(302, 304, 306) 사이에는 예를 들어, 실리콘 산화물을 포함하는 제1 절연막 및/또는 예를 들어, 금속 산화물을 포함하는 제2 절연막이 더 형성될 수도 있다.
상기 제1 구조물은 게이트 전극 역할을 수행하는 제3 도전 패턴(342), 소스/드레인 영역 역할을 각각 수행하는 제1 하부 불순물 영역(322) 및 제1 상부 불순물 영역(362), 채널 역할을 수행하는 제1 반도체 패턴(302)을 포함할 수 있으며, 제1 상부 불순물 영역(362) 및 제1 하부 불순물 영역(322)에 각각 연결된 제2 및 제3 콘택 플러그들(382, 383)을 통해 인가된 전압에 의해서 상기 제3 방향으로 서로 이격된 소스/드레인 영역들 사이의 채널에 상기 제3 방향으로 전류가 흐르는 수직 채널 트랜지스터(vfet)일 수 있다.
한편, 상기 제2 구조물에 포함된 제5 도전 패턴(345)은 제2 반도체 패턴(304)의 상부 측벽을 둘러쌀 수 있으며, 제6 도전 패턴들(346) 및 제4 콘택 플러그들(384)에 의해 제5 도전 패턴(345)에 전기적 신호가 인가되어 상기 반도체 장치의 저항기 역할을 수행할 수 있다. 이에 따라, 상기 제2 구조물에 포함된 제2 하부 불순물 영역(324) 및 제2 상부 불순물 영역(364)에는 아무런 콘택 플러그들이 연결되지 않음으로써 어떠한 전기적 신호가 인가되지 않을 수 있으며, 이들에 전기적 신호가 인가되는 경우라도 이들 사이에 형성된 제2 반도체 패턴(304)은 회로적으로 플로팅(floating)될 수 있다. 즉, 상기 제1 구조물과는 달리 상기 제2 구조물은 수동 소자로서, 이에 포함된 제5 도전 패턴(345) 및 제2 반도체 패턴(304)은 각각 트랜지스터의 게이트 구조물이나 채널 역할을 수행하지 않을 수 있다.
또한, 상기 제3 구조물에 포함된 제7 도전 패턴들(348)에는 제8 도전 패턴들(349) 및 제5 콘택 플러그들(386)에 의해 전기적 신호가 인가될 수 있으며, 제7 도전 패턴들(348) 및 이들 사이에 형성된 제1 층간 절연막(350)은 함께 커패시터 역할을 수행할 수 있다. 이에 따라, 상기 제3 구조물에 포함된 제3 하부 불순물 영역(326) 및 제3 상부 불순물 영역(366)에는 아무런 콘택 플러그들이 연결되지 않음으로써 어떠한 전기적 신호가 인가되지 않을 수 있으며, 이들에 전기적 신호가 인가되는 경우라도 이들 사이에 형성된 제3 반도체 패턴(306)은 회로적으로 플로팅될 수 있다. 즉, 상기 제1 구조물과는 달리 상기 제3 구조물은 수동 소자로서, 이에 포함된 제7 도전 패턴들(348) 및 제3 반도체 패턴(306)은 각각 트랜지스터의 게이트 구조물이나 채널 역할을 수행하지 않을 수 있다.
상기 제1 내지 제3 구조물들은 일부 구성 요소를 제외하고는 전체적으로 매우 유사한 구조를 가질 수 있으며, 후술하는 바와 같이 동일한 제조 방법을 통해 형성될 수 있다.
한편, 상기 vfet이 n형 혹은 p형 트랜지스터인 경우, 제3 도전 패턴(342)은 이에 적합한 일함수를 갖는 금속, 금속 질화물, 합금 등을 포함할 수 있으며, 이에 따라 상기 저항기 역할을 수행하는 제5 도전 패턴(345) 및/또는 상기 커패시터의 전극을 구성하는 제7 도전 패턴들(348) 역시 이와 동일한 물질을 포함할 수 있다. 이에 따라, 제3 도전 패턴(342)이 포함하는 물질을 조절함에 따라서, 상기 저항기의 비저항도 조절할 수 있다.
도 30 내지 도 35는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 30, 32 및 34는 평면도들이고, 도 31, 33 및 35는 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 11b 혹은 도 20 내지 도 23을 참조로 설명한 반도체 장치 제조 방법들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 30 및 31을 참조하면, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 기판(300)의 제1 내지 제3 영역들(I, II, III) 상에 제1 내지 제3 하드 마스크들(312, 314, 316)을 각각 형성하고, 이들을 식각 마스크로 사용하여 기판(300) 상부를 식각함으로써, 기판(300) 상부로 상기 제3 방향을 따라 각각 돌출된 제1 내지 제3 반도체 패턴들(302, 304, 306)을 기판(300)의 제1 내지 제3 영역들(I, II, III) 상에 각각 형성할 수 있다.
일 실시예에 있어서, 이온 주입 공정을 통해 기판(300) 상부에 불순물을 주입함으로써, 기판(300)의 제1 내지 제3 영역들(I, II, III) 상에 제1 내지 제3 하부 불순물 영역들(322, 324, 326)을 형성할 수 있다. 각 제1 내지 제3 하부 불순물 영역들(322, 324, 326)은 기판(300) 상부에 평판 형상으로 전면적으로 형성될 수도 있고, 혹은 경사 이온 주입 공정을 수행함으로써, 각 제1 내지 제3 반도체 패턴들(302, 304, 306) 하부에 형성되어 서로 이격되도록 복수 개로 형성될 수도 있다.
이후, 제1 내지 제3 반도체 패턴들(302, 304, 306)의 하부 측벽을 커버하는 스페이서(330)를 기판(300) 상에 형성할 수 있다.
도 32 및 33을 참조하면, 도 5 내지 도 7 혹은 도 22 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(300)의 제1 영역(I) 상에 예비 제4 도전 패턴(341) 및 제3 도전 패턴(342)을 형성하고, 기판(300)의 제2 영역(II) 상에 예비 제6 도전 패턴(344) 및 제5 도전 패턴(345)을 형성하며, 기판(300)의 제3 영역(III) 상에 예비 제8 도전 패턴(347) 및 제7 도전 패턴(348)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3, 제5 및 제7 도전 패턴들(342, 345, 348)은 각각 제1 내지 제3 반도체 패턴들(302, 304, 306) 및 제1 내지 제3 하드 마스크들(312, 314, 316)의 측벽을 커버할 수 있다. 또한, 예비 제4 도전 패턴(341)은 상기 제2 방향으로 연장되어 제1 반도체 패턴(302), 제1 하드 마스크(312), 및 상기 제2 방향으로 이들에 인접한 스페이서(330) 부분을 커버할 수 있고, 예비 제6 도전 패턴(344)은 제2 반도체 패턴(304) 및 제2 하드 마스크(314)의 상기 제2 방향으로의 일 측벽, 이에 인접한 제2 하드 마스크(314)의 상면 일부, 및 이에 인접한 스페이서(330) 부분을 각각 커버하며 상기 제1 방향으로 서로 이격되도록 한 쌍이 형성될 수 있으며, 예비 제8 도전 패턴(347)은 한 쌍의 제3 반도체 패턴들(306) 및 제3 하드 마스크들(316)의 상기 제2 방향으로의 서로 멀리 떨어진 측벽들, 이들에 각각 인접한 제3 하드 마스크들(316)의 상면 일부, 및 이들에 각각 인접한 스페이서(330) 부분들을 커버하면서 상기 제2 방향으로 이격되도록 한 쌍이 형성될 수 있다.
다만, 도면 상에서 예비 제4 도전 패턴(341)은 제1 반도체 패턴(302), 제1 하드 마스크(312), 및 이들의 상기 제2 방향으로의 양 측들에 형성된 스페이서(330)의 부분들을 커버하도록 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 반도체 패턴(302) 및 제1 하드 마스크(312)의 상기 제2 방향으로의 일 측에 형성된 스페이서(330) 부분만을 커버하도록 형성될 수도 있다.
도 34 및 35를 참조하면, 도 8 내지 도 11b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 내지 제3 반도체 패턴들(302, 304, 306)의 상부 측벽을 전체적으로 둘러싸는 제3, 제5 및 제7 도전 패턴들(342, 345, 348)이 각각 형성될 수 있다. 또한, 제1 반도체 패턴(302)의 상기 제2 방향으로의 양 측들에 각각 형성된 스페이서(330) 부분들 상에는 제4 도전 패턴들(343)이 각각 형성될 수 있고, 제2 반도체 패턴(304)의 상기 제2 방향으로의 일 측의 스페이서(330) 부분들 상에는 상기 제2 방향으로 서로 이격된 제6 도전 패턴들(346)이 각각 형성될 수 있으며, 제3 반도체 패턴들(306)의 상기 제2 방향으로의 각 양 측들의 스페이서(330) 부분들 상에는 제8 도전 패턴들(349)이 각각 형성될 수 있다.
한편, 제1 내지 제3 반도체 패턴들(302, 304, 306) 상면에는 각각 제1 내지 제3 상부 불순물 영역들(362, 364, 366)이 형성될 수 있으며, 제4, 제6 및 제8 도전 패턴들(343, 346, 349)을 커버하면서 제3, 제5 및 제7 도전 패턴들(342, 345, 348)의 측벽을 커버하는 제1 층간 절연막(350)이 스페이서(330) 상에 형성될 수 있다.
다시 도 27 내지 29를 참조하면, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치의 제조를 완성할 수 있다.
이때, 기판(300)의 제1 영역(I) 상에는 제1 내지 제3 콘택 플러그들(381, 382, 383)가 형성될 수 있고, 기판(300)의 제2 영역(II) 상에는 제4 콘택 플러그(384)가 형성될 수 있으며, 기판(300)의 제3 영역(III) 상에는 제5 콘택 플러그(386)가 형성될 수 있다.
전술한 바와 같이, 기판(300)의 제1 내지 제3 영역들(I, II, III) 상에 일부 구성 요소를 제외하고는 실질적으로 동일한 구조를 갖는 vfet, 저항기 및 커패시터를 각각 형성할 수 있다. 이에 따라, 상기 저항기 및 커패시터를 형성하기 위한 별도의 공정을 수행할 필요가 없으므로, 이들 형성에 의한 비용이나 공정 시간 증가를 방지할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 105: 반도체 패턴
110: 하드 마스크 120: 하부 불순물 영역
130, 330: 스페이서 140: 도전층
142: 예비 제2 도전 패턴 144, 146: 제1, 제2 도전 패턴
146a: 연결 패턴 146b: 패드
150, 170, 200: 제1 내지 제3 층간 절연막
160: 상부 불순물 영역 180: 콘택 플러그
302, 304, 306: 제1 내지 제3 반도체 패턴
312, 314, 316: 제1 내지 제3 하드 마스크
322, 324, 326: 제1 내지 제3 하부 불순물 영역
341, 344, 347: 예비 제4, 제6, 제8 도전 패턴
342, 343, 345, 346, 348, 349: 제3 내지 제8 도전 패턴
350, 370: 제1, 제2 층간 절연막
362, 364, 366: 제1 내지 제3 상부 불순물 영역
381, 382, 383, 384, 386: 제1 내지 제5 콘택 플러그

Claims (20)

  1. 기판 상면에 수직한 수직 방향으로 상기 기판 상에 돌출되어 채널 역할을 수행하는 제1 반도체 패턴;
    상기 제1 반도체 패턴의 상부 측벽을 둘러싸되 그 상면은 커버하지 않으며 게이트 전극 역할을 수행하는 제1 도전 패턴;
    상기 제1 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 제1 반도체 패턴의 저면에 접촉하며, 소스/드레인 영역 역할을 수행하는 제1 하부 불순물 영역; 및
    상기 제1 반도체 패턴의 상면에 접촉하며, 상기 소스/드레인 역할을 수행하는 제1 상부 불순물 영역을 포함하는 제1 구조물; 및
    상기 기판 상에 상기 수직 방향으로 각각 돌출되며, 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 제2 반도체 패턴들;
    상기 제2 반도체 패턴들의 상부 측벽을 각각 둘러싸되 그 상면은 커버하지 않는 제2 도전 패턴들; 및
    상기 제2 도전 패턴들에 전기적으로 연결된 제1 콘택 플러그들을 포함하는 제2 구조물을 구비하며,
    상기 제1 구조물은 수직 채널 트랜지스터이고, 상기 제2 구조물은 저항기(resistor) 혹은 커패시터(capacitor)를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 반도체 패턴들은 서로 동일한 반도체 물질을 포함하고, 상기 제1 및 제2 도전 패턴들은 서로 동일한 금속을 포함하며, 상기 제1 하부 불순물 영역 및 상기 제1 상부 불순물 영역은 서로 동일한 도전형의 불순물을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 반도체 패턴들의 상면은 상기 수직 방향으로 서로 동일한 높이를 가지며, 상기 제1 및 제2 도전 패턴들은 서로 동일한 두께를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 반도체 패턴들의 상면은 상기 수직 방향으로 상기 제1 및 제2 도전 패턴들과 각각 서로 동일한 높이를 갖는 반도체 장치.
  5. 제1항에 있어서, 상기 기판 상에 형성되어 상기 각 제1 및 제2 반도체 패턴들의 하부 측벽을 커버하는 스페이서를 더 포함하며,
    상기 각 제1 및 제2 도전 패턴들은 상기 스페이서 상에 형성된 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 도전 패턴에 전기적으로 연결된 제2 콘택 플러그;
    상기 제1 상부 불순물 영역에 접촉하는 제3 콘택 플러그; 및
    상기 제1 하부 불순물 영역에 접촉하는 제4 콘택 플러그를 더 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 도전 패턴에 연결되며 상기 기판 상에 형성된 제3 도전 패턴을 더 포함하며,
    상기 제2 콘택 플러그는 상기 제3 도전 패턴의 상면에 접촉하는 반도체 장치.
  8. 제1항에 있어서, 상기 제2 구조물의 상기 제2 도전 패턴들은 상기 저항기 역할을 수행하는 반도체 장치.
  9. 제8항에 있어서, 상기 기판 상에 형성되어 상기 제2 도전 패턴들을 서로 연결하며, 이들과 동일한 물질을 포함하는 연결 패턴을 더 구비하는 반도체 장치.
  10. 제9항에 있어서, 상기 기판 상에 형성되어 상기 제2 도전 패턴들 중 일부의 일 측에 각각 형성되고, 이들과 동일한 물질을 포함하는 패드들을 더 구비하며,
    상기 제1 콘택 플러그들은 상기 패드들 상면에 각각 접촉하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 제2 반도체 패턴의 저면에 접촉하는 제2 하부 불순물 영역; 및
    상기 제2 반도체 패턴의 상면에 접촉하는 제2 상부 불순물 영역을 더 포함하며,
    상기 제2 하부 불순물 영역 및 상기 제2 상부 불순물 영역에는 전기적 신호가 인가되지 않는 반도체 장치.
  12. 제1항에 있어서, 상기 제2 도전 패턴들 사이에 형성된 층간 절연막을 더 포함하며,
    상기 제2 구조물의 상기 제2 도전 패턴들 및 상기 층간 절연막은 상기 커패시터 역할을 수행하는 반도체 장치.
  13. 제12항에 있어서, 상기 기판 상에 형성되어 상기 제2 도전 패턴들 중 일부의 일 측에 각각 형성되고, 이들과 동일한 물질을 포함하는 패드들을 더 구비하며,
    상기 제1 콘택 플러그들은 상기 패드들 상면에 각각 접촉하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제2 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 제2 반도체 패턴의 저면에 접촉하는 제2 하부 불순물 영역; 및
    상기 제2 반도체 패턴의 상면에 접촉하는 제2 상부 불순물 영역을 더 포함하며,
    상기 제2 하부 불순물 영역 및 상기 제2 상부 불순물 영역에는 전기적 신호가 인가되지 않는 반도체 장치.
  15. 기판 상면에 수직한 수직 방향으로 상기 기판 상에 돌출된 반도체 패턴;
    상기 반도체 패턴의 상부 측벽을 적어도 부분적으로 둘러싸되 그 상면은 커버하지 않는 도전 패턴;
    상기 반도체 패턴 아래의 상기 기판 상부에 형성되어 상기 반도체 패턴의 저면에 접촉하는 하부 불순물 영역;
    상기 반도체 패턴의 상면에 접촉하는 상부 불순물 영역;
    상기 도전 패턴에 연결되어 이와 동일한 도전성 물질을 포함하는 패드들; 및
    상기 패드들 상에 각각 형성된 콘택 플러그들을 포함하며,
    상기 하부 및 상부 불순물 영역들에는 전기적 신호가 인가되지 않고, 상기 도전 패턴에는 상기 콘택 플러그들을 통해 전기적 신호가 인가되어, 상기 도전 패턴이 저항기(resistor) 역할을 수행하는 반도체 장치.
  16. 제15항에 있어서, 상기 기판 상에 형성되어 상기 반도체 패턴의 하부 측벽을 커버하는 스페이서를 더 포함하며,
    상기 도전 패턴은 상기 스페이서 상에 형성된 반도체 장치.
  17. 제15항에 있어서, 상기 반도체 패턴은 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 반도체 패턴들의 측벽에 형성된 상기 도전 패턴들을 서로 연결하며 이들과 동일한 물질을 포함하는 연결 패턴을 더 구비하는 반도체 장치.
  18. 제17항에 있어서, 상기 각 도전 패턴들은 대응하는 상기 각 반도체 패턴들의 일단을 제외한 나머지 부분의 상부 측벽을 둘러싸며,
    상기 각 도전 패턴들의 상기 제1 방향으로의 측벽은 상기 패드들 및 상기 연결 패턴의 상기 제1 방향으로의 측벽들과 상기 제2 방향으로 얼라인된 반도체 장치.
  19. 기판 상면에 수직한 수직 방향으로 상기 기판 상에 각각 돌출된 반도체 패턴들;
    상기 반도체 패턴들의 상부 측벽을 각각 둘러싸되 그 상면은 커버하지 않는 도전 패턴들;
    상기 도전 패턴들 사이에 형성된 층간 절연막;
    상기 각 반도체 패턴들 아래의 상기 기판 상부에 형성되어 상기 각 반도체 패턴들의 저면에 접촉하는 하부 불순물 영역;
    상기 각 반도체 패턴들의 상면에 접촉하는 상부 불순물 영역;
    상기 도전 패턴들에 각각 연결되어 이와 동일한 도전성 물질을 포함하는 패드들; 및
    상기 패드들 상에 각각 형성된 콘택 플러그들을 포함하며,
    상기 하부 및 상부 불순물 영역들에는 전기적 신호가 인가되지 않고, 상기 도전 패턴들에는 각각 상기 콘택 플러그들을 통해 전기적 신호가 인가되며, 상기 도전 패턴들 및 상기 층간 절연막은 함께 커패시터 역할을 수행하는 반도체 장치.
  20. 제19항에 있어서, 상기 반도체 패턴들은 상기 기판 상면에 평행한 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 대향하는 한 쌍의 반도체 패턴들을 포함하며,
    상기 패드들은 상기 제2 방향으로 상기 반도체 패턴들의 서로 먼 측들에 각각 형성된 반도체 장치.
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