CN112289861B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法，所述半导体结构包括隔离结构、淡掺杂区、栅极、栅介电层、重掺杂区、介电层、第一接触窗、第二接触窗以及连接线。所述隔离结构设置于基底中以定义出主动区。所述淡掺杂区设置于所述主动区中的所述基底中。所述栅极设置于所述主动区中的所述基底中，且所述栅极的底面低于所述淡掺杂区的底面。所述栅介电层设置于所述栅极与所述基底之间。所述重掺杂区设置于所述淡掺杂区中，且位于所述栅极的相对两侧。所述介电层设置于所述基底上。所述第一接触窗设置于所述介电层中，且与所述栅极连接。所述第二接触窗设置于所述介电层中，且与所述重掺杂区连接。所述连接线设置于所述介电层及其下方的所述隔离结构中。
Description
技术领域
本发明涉及一种半导体结构及其制造方法。
背景技术
在目前的半导体制作工艺中，在形成栅极结构之后，会于基底上形成介电层，然后于介电层中形成与栅极结构中的源极/漏极连接的接触窗，之后于介电层上形成与接触窗连接的连接线。然而，在形成接触窗的过程中，往往会因为制作工艺偏差的关系而造成接触窗的位置偏移。如此一来，导致接触窗可能会部分地形成于栅极结构中的间隙壁上，而影响接触窗的电性表现。此外，若接触窗的位置偏移过大，则有可能使得接触窗与栅极接触而产生短路的问题。
此外，在上述的制作工艺中，栅极、接触窗与连接线是在不同的制作工艺步骤中形成，因此需要使用到不同的光掩模来分别定义出栅极、接触窗与连接线。如此一来，上述的接触窗位置偏移的问题无法有效地解决，且制作工艺步骤也无法简化。
发明内容
本发明提供一种半导体结构，其中栅极、接触窗与连接现在相同的制作工艺步骤中形成。
本发明提供一种半导体结构的制造方法，其中栅极、接触窗与连接现在相同的制作工艺步骤中形成。
本发明的半导体结构包括隔离结构、淡掺杂区、栅极、栅介电层、重掺杂区、介电层、第一接触窗、第二接触窗以及连接线。所述隔离结构设置于基底中以定义出主动区。所述淡掺杂区设置于所述主动区中的所述基底中。所述栅极设置于所述主动区中的所述基底中，且所述栅极的底面低于所述淡掺杂区的底面。所述栅介电层设置于所述栅极与所述基底之间。所述重掺杂区设置于所述淡掺杂区中，且位于所述栅极的相对两侧。所述介电层设置于所述基底上。所述第一接触窗设置于所述介电层中，且与所述栅极连接。所述第二接触窗设置于所述介电层中，且与所述重掺杂区连接。所述连接线设置于所述介电层及其下方的所述隔离结构中。
在本发明的半导体结构的一实施例中，所述栅极、所述第一接触窗、所述第二接触窗与所述连接线各自包括多晶硅层以及所述多晶硅层上的金属层。
在本发明的半导体结构的一实施例中，所述栅极、所述第一接触窗、所述第二接触窗与所述连接线各自包括金属层。
在本发明的半导体结构的一实施例中，位于所述栅极的一侧的所述第二接触窗与所述栅极之间具有第一距离，位于所述栅极的另一侧的所述第二接触窗与所述栅极之间具有第二距离，且所述第一距离等于所述第二距离。
在本发明的半导体结构的一实施例中，还包括设置于所述介电层与所述淡掺杂区之间的垫层。
本发明的半导体结构的制造方法包括以下步骤：在基底中形成隔离结构，以定义出主动区；在所述主动区中的所述基底中形成淡掺杂区；在所述基底上形成介电层；在所述介电层中形成第一沟槽与第二沟槽并且同时于所述介电层与所述隔离结构中形成第三沟槽，其中所述第二沟槽位于所述第一沟槽的相对两侧，且所述第一沟槽与所述第二沟槽暴露出部分所述基底；移除所述第一沟槽暴露出的所述基底的一部分，以形成第四沟槽，其中所述第四沟槽的底面低于所述淡掺杂区的底面；在所述第四沟槽暴露的所述基底的表面上形成栅介电层；在所述第二沟槽下方的所述基底中形成重掺杂区；在所述第一沟槽、所述第二沟槽、所述第三沟槽与所述第四沟槽中形成导电层。
在本发明的半导体结构的制造方法的一实施例中，位于所述第一沟槽的一侧的所述第二沟槽与所述第一沟槽之间具有第一距离，位于所述第一沟槽的另一侧的所述第二沟槽与所述第一沟槽之间具有第二距离，且所述第一距离等于所述第二距离。
在本发明的半导体结构的制造方法的一实施例中，所述第四沟槽的形成方法包括以下步骤：在所述介电层上形成保护层，其中所述保护层填满所述第二沟槽与所述第三沟槽，且暴露出所述第一沟槽；以所述保护层为蚀刻掩模，进行各向异性蚀刻制作工艺，以移除所述第一沟槽暴露出的所述基底的一部分。
在本发明的半导体结构的制造方法的一实施例中，所述导电层的形成方法包括以下步骤：在所述第一沟槽、所述第二沟槽、所述第三沟槽与所述第四沟槽的侧壁与底部上形成多晶硅层；在所述多晶硅层上形成金属层。
在本发明的半导体结构的制造方法的一实施例中，在形成所述淡掺杂区之后以及在形成所述介电层之前，还包括于所述基底上形成垫层。
基于上述，在本发明中，仅使用一个光掩模即可同时形成分别界定栅极位置、接触窗位置与连接线位置的沟槽，因此制作工艺较为简单且降低了成本，且可以有效地避免栅极与接触窗的位置重叠而产生短路。此外，以此方式来界定接触窗的位置，可以不需要额外地进行对准即可将接触窗形成于准确的位置。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明实施例的半导体结构的制造流程剖面示意图。
符号说明
100：基底
100a：主动(有源)区
102：隔离结构
104：淡掺杂区
106：垫层
108：硬掩模层
110：介电层
112：第一沟槽
114：第二沟槽
116：第三沟槽
118、122：保护层
120：第四沟槽
121：栅介电层
123：多晶硅层
124：重掺杂区
126：金属层
128a：栅极
128b：第一接触窗
128c：第二接触窗
128d：连接线
具体实施方式
下文列举实施例并配合所附附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，在下述说明中相同的元件将以相同的符号标示来说明。
关于文中所提到「包含」、「包括」、「具有」等的用语均为开放性的用语，也就是指「包含但不限于」。
此外，文中所提到「上」、「下」等的方向性用语，仅是用以参考附图的方向，并非用以限制本发明。
当以「第一」、「第二」等的用语来说明元件时，仅用于将这些元件彼此区分，并不限制这些元件的顺序或重要性。因此，在一些情况下，第一元件也可称作第二元件，第二元件也可称作第一元件，且此不偏离权利要求的范畴。
在以下实施例中，所提及的数量与形状仅用以具体地说明本发明以便于了解其内容，而非用以限定本发明。
图1A至图1E为依照本发明实施例的半导体结构的制造流程剖面示意图。
首先，请参照图1A，提供基底100。基底100例如为硅基底或绝缘层上硅(silicon-on-insulator，SOI)基底。此外，基底100中可视实际需求而形成有P型井区及/或N型井区(未绘示)。然后，在基底100中形成隔离结构102，以定义出主动区100a。主动区100a为用以形成各种半导体元件(例如逻辑元件、存储器元件等)的区域。隔离结构102例如为浅沟槽隔离(shallow trench isolation，STI)结构。隔离结构102的形成方法为本领域技术人员所熟知，于此不再赘述。
然后，在主动区100a中的基底100中形成淡掺杂区104。淡掺杂区104邻近于基底100的表面。淡掺杂区104的形成方法例如是进行离子注入制作工艺，将掺质注入基底100中。淡掺杂区104可为P型掺杂区或N型掺杂区，本发明不对此作限定。接着，选择性地于主动区100a中的基底100上形成垫层106。在本实施例中，垫层106例如为氧化硅层，其形成方法例如为进行热氧化制作工艺或化学气相沉积制作工艺。然后，选择性地于垫层106上形成硬掩模层108。在本实施例中，硬掩模层108例如为氮化硅层，其形成方法例如为进行化学气相沉积制作工艺。在本实施例中，在形成垫层106与硬掩模层108之后，硬掩模层108的顶表面低于隔离结构102的顶表面，但本发明不限于此。在其他实施例中，硬掩模层108的顶表面与隔离结构102的顶表面也可以是共平面的，或者硬掩模层108的顶表面也可以是高于隔离结构102的顶表面。之后，在基底100上形成介电层110。在本实施例中，介电层110例如为氧化硅层，其形成方法例如为进行化学气相沉积制作工艺。接着，可选择性地对介电层110进行平坦化制作工艺。平坦化制作工艺例如为化学机械研磨(chemical mechanicalpolishing，CMP)制作工艺。
然后，请参照图1B，在介电层110与硬掩模层108中形成第一沟槽112与第二沟槽114并且同时于介电层110与隔离结构102中形成第三沟槽116。在本实施例中，第二沟槽114位于第一沟槽112的相对两侧，且第一沟槽112与第二沟槽114暴露出部分垫层106。在未形成垫层106的情况下，第一沟槽112与第二沟槽114则暴露出部分基底100(淡掺杂区104)。第一沟槽112用以界定后续形成栅极的位置，第二沟槽114用以界定后续形成接触窗的位置，而第三沟槽116用以界定后续形成连接线的位置。在本实施例中，第一沟槽112、第二沟槽114与第三沟槽116的形成方法例如是先于介电层110上形成图案化光致抗蚀剂层(未绘示)。然后，以图案化光致抗蚀剂层为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分介电层110及其下方的硬掩模层108，以及移除部分介电层110及其下方的部分隔离结构102，并以垫层106作为蚀刻停止层。之后，移除图案化光致抗蚀剂层。
在本实施例中，仅进行一次图案化制作工艺(亦即仅使用一个光掩模)即可同时形成分别界定栅极位置、接触窗位置与连接线位置的第一沟槽112、第二沟槽114与第三沟槽116，因此简化了制作工艺步骤以及降低了成本，且可以确保栅极位置与接触窗位置不会重叠，以避免接触窗与栅极之间产生短路。此外，以此方式来界定接触窗的位置，可以不需要额外地进行对准即可将接触窗形成于准确的位置。
此外，在本实施例中，通过调整光掩模图案可调整所形成的第一沟槽112、第二沟槽114与第三沟槽116的位置。举例来说，在本实施例中，可使第一沟槽112与其一侧的第二沟槽114之间的距离等于第一沟槽112与其另一侧的第二沟槽114之间的距离。如此一来，后续所形成的栅极与分别位于其两侧的接触窗之间的距离会相等，因此可容易地形成具有对称结构的半导体元件。在其他实施例中，也可视实际需求使得第一沟槽112与其一侧的第二沟槽114之间的距离不等于第一沟槽112与其另一侧的第二沟槽114之间的距离，以形成具有非对称结构的半导体元件。
接着，请参照图1C，在介电层110上形成保护层118，且使得保护层118填满第二沟槽114与第三沟槽116，并暴露出第一沟槽112。在本实施例中，保护层118例如为光致抗蚀剂层。然后，以保护层118为蚀刻掩模，进行各向异性蚀刻制作工艺，移除第一沟槽112暴露出的基底100的一部分，以形成第四沟槽120。第四沟槽120为后续形成栅极的区域。在本实施例中，第四沟槽120的底面低于淡掺杂区104的底面。如此一来，当后续于第四沟槽120中形成栅极时，位于栅极的相对两侧的淡掺杂区104即可作为淡掺杂漏极(lightly dopeddrain，LDD)。
然后，请参照图1D，移除保护层118。此时，第一沟槽与112与第四沟槽120连通且暴露出部分基底100，第二沟槽114暴露出部分淡掺杂区104，第三沟槽116暴露出部分隔离结构102，且第一沟槽与112、第二沟槽114与第三沟槽116的深度相同。接着，在第四沟槽120暴露的基底100的表面上形成栅介电层121。在本实施例中，栅介电层121例如为氧化硅层，其形成方法例如为进行热氧化法。此外，在形成栅介电层121的同时，第二沟槽114所暴露出的淡掺杂区104上也会形成氧化硅层。因此，接着于第一沟槽112与第四沟槽120中形成保护层122，然后进行蚀刻制作工艺来移除淡掺杂区104上的氧化硅层。在本实施例中，保护层122例如为光致抗蚀剂层。
之后，请参照图1E，移除保护层122。接着，在第一沟槽112、第二沟槽114、第三沟槽116与第四沟槽120的侧壁与底部上形成多晶硅层123。多晶硅层123的形成方法例如是进行化学气相沉积制作工艺，在基底100上共形地形成一层多晶硅层，然后进行化学机械研磨制作工艺，移除位于介电层110的顶面上的多晶硅层。此外，在进行化学机械研磨制作工艺之前，还可先于第一沟槽与112、第二沟槽114、第三沟槽116与第四沟槽120内形成保护层，以避免位于第一沟槽与112、第二沟槽114、第三沟槽116与第四沟槽120中的多晶硅层在化学机械研磨制作工艺的期间受损，且在化学机械研磨制作工艺结束后移除保护层。
在形成多晶硅层123之后，在第二沟槽114下方的基底100中形成重掺杂区124。重掺杂区124位于淡掺杂区104中，且具有与淡掺杂区104相同的导电类型(N型或P型)。重掺杂区124的形成方法例如为进行离子注入制作工艺。然后，在第一沟槽112、第二沟槽114、第三沟槽116与第四沟槽120中形成金属层126，且金属层126填满第一沟槽112、第二沟槽114、第三沟槽116与第四沟槽120。金属层126的形成方法例如是进行化学气相沉积制作工艺，在介电层110上共形地形成一层金属层并填满第一沟槽112、第二沟槽114、第三沟槽116与第四沟槽120，然后进行化学机械研磨制作工艺，移除位于介电层110的顶面上的金属层。如此一来，即完成了本实施例的半导体结构。在本实施例中，金属层126例如为钨层，但本发明不限于此。在另一实施例中，金属层126也可以替换为钛层/氮化钛层/钨层所构成的复合导电层。
在本实施例的半导体结构中，位于第四沟槽120中的多晶硅层123与金属层126作为栅极128a，重掺杂区124作为源极/漏极，位于第一沟槽112中的多晶硅层123与金属层126作为与栅极128a连接的第一接触窗128b，位于第二沟槽114中的多晶硅层123与金属层126作为与源极/漏极连接的第二接触窗128c，且位于第三沟槽116中的多晶硅层123与金属层126作为连接线128d。
在本实施例中，栅极128a与其一侧的第二接触窗128c之间的距离等于栅极128a与其另一侧的第二接触窗128c之间的距离。因此，本实施例的半导体结构可具有对称的结构，且第二接触窗128c不会与栅极128a接触而造成短路。此外，第二接触窗128c也可精准地与源极/漏极连接，避免因位置偏移而影响半导体结构的电性表现。
在本实施例中，栅极128a、第一接触窗128b、第二接触窗128c与连接线128d都由多晶硅层123与金属层126构成，但本发明不限于此。在其他实施例中，栅极128a、第一接触窗128b、第二接触窗128c与连接线128d也可以是由其他导电层所构成。举例来说，在一实施例中，在图1E所述的步骤中，可省略形成多晶硅层123的步骤，且在形成重掺杂区124之后，形成导电层来填满第一沟槽112、第二沟槽114、第三沟槽116与第四沟槽120。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
隔离结构，设置于基底中以定义出主动区；
淡掺杂区，设置于所述主动区中的所述基底中；
栅极，设置于所述主动区中的所述基底中且穿过所述淡掺杂区，且所述栅极的底面低于所述淡掺杂区的底面；
栅介电层，设置于所述栅极与所述基底之间；
重掺杂区，设置于所述淡掺杂区中，且位于所述栅极的相对两侧；
介电层，设置于所述基底上；
第一接触窗，设置于所述介电层中，且与所述栅极连接；
第二接触窗，设置于所述介电层中，且与所述重掺杂区连接；以及
连接线，设置于所述介电层及其下方的所述隔离结构中，且通过所述隔离结构与所述基底隔离。
2.如权利要求1所述的半导体结构，其中所述栅极、所述第一接触窗、所述第二接触窗与所述连接线各自包括多晶硅层以及所述多晶硅层上的金属层。
3.如权利要求1所述的半导体结构，其中所述栅极、所述第一接触窗、所述第二接触窗与所述连接线各自包括金属层。
4.如权利要求1所述的半导体结构，其中位于所述栅极的一侧的所述第二接触窗与所述栅极之间具有第一距离，位于所述栅极的另一侧的所述第二接触窗与所述栅极之间具有第二距离，且所述第一距离等于所述第二距离。
5.如权利要求1所述的半导体结构，还包括垫层，设置于所述介电层与所述淡掺杂区之间。
6.一种半导体结构的制造方法，包括：
在基底中形成隔离结构，以定义出主动区；
在所述主动区中的所述基底中形成淡掺杂区；
在所述基底上形成介电层；
在所述介电层中形成第一沟槽与第二沟槽并且同时于所述介电层与所述隔离结构中形成第三沟槽，其中所述第二沟槽位于所述第一沟槽的相对两侧，且所述第一沟槽与所述第二沟槽暴露出部分所述基底；
移除所述第一沟槽暴露出的所述基底的一部分，以形成第四沟槽，其中所述第四沟槽的底面低于所述淡掺杂区的底面；
在所述第四沟槽暴露的所述基底的表面上形成栅介电层；
在所述第二沟槽下方的所述基底中形成重掺杂区；以及
在所述第一沟槽、所述第二沟槽、所述第三沟槽与所述第四沟槽中形成导电层。
7.如权利要求6所述的半导体结构的制造方法，其中位于所述第一沟槽的一侧的所述第二沟槽与所述第一沟槽之间具有第一距离，位于所述第一沟槽的另一侧的所述第二沟槽与所述第一沟槽之间具有第二距离，且所述第一距离等于所述第二距离。
8.如权利要求6所述的半导体结构的制造方法，其中所述第四沟槽的形成方法包括：
在所述介电层上形成保护层，其中所述保护层填满所述第二沟槽与所述第三沟槽，且暴露出所述第一沟槽；以及
以所述保护层为蚀刻掩模，进行各向异性蚀刻制作工艺，以移除所述第一沟槽暴露出的所述基底的一部分。
9.如权利要求6所述的半导体结构的制造方法，其中所述导电层的形成方法包括：
在所述第一沟槽、所述第二沟槽、所述第三沟槽与所述第四沟槽的侧壁与底部上形成多晶硅层；以及
在所述多晶硅层上形成金属层。
10.如权利要求6所述的半导体结构的制造方法，其中在形成所述淡掺杂区之后以及在形成所述介电层之前，还包括于所述基底上形成垫层。
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