KR20100038595A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

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Abstract

본 발명은 전류구동능력(current drivability) 및 리프레시(refresh) 특성을 향상시킬 수 있는 반도체 장치 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 소자분리막과 활성영역을 구비하는 기판의 상기 활성영역을 선택적으로 식각하여 복수의 콘택홀을 형성하는 단계; 상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계; 상기 소자분리막을 선택적으로 식각하여 상기 소자분리막에 상기 플러그 사이 상기 활성영역의 측면을 노출시키는 리세스패턴을 형성하는 단계 및 상기 리세스패턴을 매립하고 노출된 상기 활성영역의 측면 및 상부면을 덮는 게이트를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 소스 및 드레인영역과 플러그 사이의 콘택저항 증가를 방지하고 채널면적을 증대시켜 전류구동능력과 리프레시 특성을 향상시킬 수 있다.
전류구동능력, 리프레시, 누설전류

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 전류구동능력(current drivability) 및 리프레시(refresh) 특성을 향상시킬 수 있는 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 디자인 룰(design rule)이 감소함에 따라 게이트 아래 전하(charge)가 이동하는 채널의 면적도 점점 작아지고 있다. 이처럼, 채널면적이 감소할수록 채널을 통해 흐르는 전류량이 감소하기 때문에 반도체 장치의 전류구동능력(current drivability)이 저하되는 문제점이 발생한다. 특히, 채널길이보다 채널폭이 감소할수록 전류구동능력이 저하가 심화된다.
또한, 채널면적이 감소할수록 문턱전압이 감소하는 문제점이 발생한다. 이를 해결하기 위하여 채널의 도핑농도를 증가시킬 경우, 채널에 인가되는 전계가 증가하여 누설전류(leakage current)가 증가하는 문제점이 발생한다. 이처럼, 누설전류가 증가할 경우, 반도체 장치의 리프레시(refresh) 특성이 열화되는 문제점이 발생 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 채널면적이 감소함에 따른 전류구동능력의 저하를 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 채널의 도핑농도가 증가함에 따른 리프레시 특성 열화를 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 소자분리막과 활성영역을 구비하는 기판의 상기 활성영역을 선택적으로 식각하여 복수의 콘택홀을 형성하는 단계; 상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계; 상기 소자분리막을 선택적으로 식각하여 상기 소자분리막에 상기 플러그 사이 상기 활성영역의 측면을 노출시키는 리세스패턴을 형성하는 단계 및 상기 리세스패턴을 매립하고 노출된 상기 활성영역의 측면 및 상부면을 덮는 게이트를 형성하는 단계를 포함한다.
또한, 상기 플러그를 형성하기 이전에 상기 콘택홀 측벽에 절연막을 형성하는 단계와 상기 콘택홀 아래 상기 기판에 불순물을 이온주입하여 소스 및 드레인영역을 형성하는 단계를 더 포함할 수 있다.
상기 기판 상부면을 기준으로 상기 콘택홀의 깊이는 상기 상기 리세스패턴의 깊이와 동일하게 형성할 수 있다.
상기 게이트의 선폭은 상기 플러그 사이의 활성영역 선폭과 동일하거나, 또는 더 작게 형성할 수 있다. 또한, 상기 게이트의 선폭은 상기 리세스패턴의 선폭보다 크게 형성할 수 있다. 그리고, 상기 리세스패턴의 선폭은 상기 플러그 사이의 활성영역 선폭보다 작게 형성할 수 있다.
상기 플러그는 랜딩플러그를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 플러그를 먼저 형성한 후 게이트를 형성함으로써, 소스 및 드레인영역과 플러그 사이의 콘택면적을 증대시킬 수 있다. 이를 통해, 반도체 장치의 디자인 룰 감소에 따른 소스 및 드레인영역과 플러그 사이의 콘택저항 증가를 방지할 수 있다.
또한, 본 발명은 게이트와 중첩되는 활성영역의 표면적을 증대시시킴으로써(즉, 채널면적을 증대시킴으로써), 반도체 장치의 전류구동능력을 향상시킬 수 있다. 특히, 리세스패턴을 통해 채널폭을 증가시킴으로써, 반도체 장치의 전류구동능력을 보다 효과적으로 향상시킬 수 있다.
또한, 본 발명은 채널면적을 증대시킴으로써, 채널영역의 불순물 도핑농도를 감소시킬 수 있으며, 이를 통해 반도체 장치의 리프레시 특성을 개선할 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c 및 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정도이다. 여기서, 도 1a 내지 도 1c는 평면도이고, 도 2a 내지 도 2d는 도 1a 내지 도 1c에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 기판(11) 예컨대, 실리콘기판 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(11)을 식각하여 소자분리를 위한 트렌치를 형성한다.
다음으로, 트렌치에 절연물질을 매립하여 소자분리막(13)을 형성한다. 소자분리막(13)은 산화막으로 형성할 수 있으며, 산화막으로는 스핀온절연막(Spin On Dielectric, SOD), 고밀도플라즈마산화막(High Density Plasma, HDP)을 사용할 수 있다.
여기서, 소자분리막(13)이 형성된 영역을 '소자분리영역'이라 부르고, 기판(11)에 소자분리막(13)이 형성되지 않은 영역을 '활성영역(13)'이라 부른다.
다음으로, 기판(11) 상에 랜딩플러그가 형성될 영역을 오픈하는 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 기판(11)을 식각하여 복수의 콘택홀(14)을 형성한다. 이때, 기판(11) 상부면을 기준으로 콘택홀(14)의 식각깊이는 소자분리를 위한 트렌치의 식각깊이(소자분리막의 두께)보다 작은 것이 바람직하다.
콘택홀(14)은 활성영역(13)의 양측 가장자리 및 활성영역(13)의 중심부에 형성할 수 있다. 이때, 활성영역(13)의 양측 가장자리에 형성되는 콘택홀(14)은 스토리지노드와 연결될 플러그를 위한 것이고, 활성영역(13)의 중심부에 형성된 콘택홀(14)은 비트라인과 연결될 플러그를 위한 것이다. 여기서, 활성영역(13)의 중심부에 형성된 콘택홀(14)은 도면에 도시된 것 처럼 활성영역(13) 만을 식각하여 형성하거나, 또는 도면에 도시하지는 않았지만 활성영역(13)과 소자분리막(12)을 모두 식각하여 슬릿타입(slit type)으로 형성할 수 있다.
다음으로, 콘택홀(14)의 측벽에 절연막(15)을 형성한다. 절연막(15)은 후속 공정을 통해 형성될 게이트와 플러그 사이의 쇼트를 방지하는 역할을 수행한다. 절연막(15)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 1b 및 도 2b에 도시된 바와 같이, 콘택홀(14) 아래 활성영역(13)의 기판(11)에 불순물을 이온주입하여 소스 및 드레인영역(16)을 형성한다. 불순물로는 N형 불순물 또는 P형 불순물을 사용할 수 있다. N형 불순물로는 인(P), 비소(As) 등을 사용할 수 있고, P형 불순물로는 붕소(B)를 사용할 수 있다.
다음으로, 콘택홀(14)을 도전물질로 매립하여 플러그(17)를 형성한다. 플러그(17)는 콘택홀(14)을 매립하고 일부가 기판(11) 상부면을 덮도록 도전막을 증착한 후, 기판(11) 상부면이 노출될 때까지 평탄화공정을 실시하는 일련의 과정을 통해 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP) 또는 에치 백(wtchback)을 사용하여 실시할 수 있다.
플러그는(17)는 실리콘막 또는 금속성막으로 으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe)을 사용할 수 있으며, 불순물이 도핑된 도프드(doped)실리콘막으로 형성할 수 있다. 금속성막으로는 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
상술한 바와 같이, 랜딩플러그로 작용하는 플러그(17)를 게이트보다 먼저 형성하는 이유는 소스 및 드레인영역(16)과 플러그(17) 사이의 콘택면적을 증대시켜 이들 사이의 콘택저항을 감소시키기 위함이다. 참고로, 종래 게이트를 형성한 후에 랜딩플러그를 형성할 경우, 반도체 장치의 디자인 룰이 증가할수록 랜딩플러그를 위한 콘택홀 형성공정의 난이도가 증가하고 콘택홀의 바텀면적이 감소하는 문제점이 있다.
다음으로, 기판(11) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 소자분리막(12)을 식각하여 채널폭방향(Y-Y' 방향)으로 플러그(17) 사이의 활성영역(13) 측면(S)을 노출시키는 리세스패턴(18)을 형성한다. 이때, 리세스패턴(18)은 후속 공정을 통해 형성될 게이트와 활성영역(13)이 중첩되는 면적 즉, 채널면적을 증대시켜 반도체 장치의 전류구동능력 및 문턱전압 감소를 방지하는 역할을 수행한다. 특히, 리세스패턴(18)은 채널폭방향으로의 활성영역(13) 측면(S)을 노출시켜 채널폭을 증대시킴으로써, 반도체 장치의 전류구동능력을 보다 효과적으로 향상시킬 수 있다.
이때, 리세스패턴(18)의 선폭(W2)은 플러그(17) 사이의 간격 즉, 플러그(17) 사이의 활성영역(13) 선폭(W1)보다 작게 형성하는 것이 바람직하다(W1 > W2). 이는 후속 공정을 통해 형성될 게이트와 플러그(17) 사이의 쇼트를 방지하기 위함이다.
도 1c 및 도 2c에 도시된 바와 같이, 리세스패턴(18)을 매립하고 노출된 활성영역(13)의 측면(S) 및 상부면을 덮는 게이트(22)를 형성한다. 이하, 게이트(22) 형성방법을 구체적으로 살펴보면 다음과 같다.
먼저, 노출된 활성영역(13) 표면에 게이트절연막(19)을 형성한다. 게이트절연막(19)은 산화막으로 형성할 수 있으며, 산화막으로 실리콘산화막(SiO2)을 사용할 수 있다. 게이트절연막(19)을 위한 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
다음으로, 리세스패턴(18)을 매립하고 일부가 기판(11) 상부면을 덮는 게이트도전막을 형성한다. 게이트도전막은 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다.
한편, 게이트도전막은 하부구조물의 단차로 인해 게이트도전막의 상부면이 평탄하지 않을 수 있다. 게이트도전막의 상부면이 평탄하지 않으면 후속 공정간 부정적인 영향을 미치기 때문에 추가적으로 게이트도전막을 평탄화하는 공정을 실시할 수도 있다.
다음으로, 게이트도전막 상에 게이트하드마스크막(21)을 형성한다. 게이트하드마스크막(21)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택 된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(21) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 게이트하드마스크막(21), 게이트도전막 및 게이트절연막(19)을 식각하여 게이트(22)를 형성한다. 따라서, 게이트(22)는 게이트절연막(19), 게이트전극(20) 및 게이트하드마스크막(21)이 적층된 적층구조물이다.
여기서, 게이트(22)의 선폭(W3)은 플러그(17) 사이의 활성영역(13) 선폭(W1)과 동일하거나(W1 = W3), 또는 더 작게 형성하는 것이 바람직하다(W1 > W3). 또한, 게이트(22)의 선폭(W3)은 리세스패턴(18)의 선폭(W2)보다는 크게 형성하는 것이 바람직하다(W3 > W2).
상술할 공정과정을 통해 본 발명의 반도체 장치를 완성할 수 있다.
이와 같이, 본 발명은 랜딩플러그로 작용하는 플러그(17)를 먼저 형성한 후 게이트(22)를 형성함으로써, 소스 및 드레인영역(16)과 플러그(17) 사이의 콘택면적을 증대시킬 수 있다. 이를 통해, 반도체 장치의 디자인 룰 감소에 따른 소스 및 드레인영역(16)과 플러그(17) 사이의 콘택저항 증가를 방지할 수 있다.
또한, 본 발명은 게이트(22)와 중첩되는 활성영역(13)의 표면적을 증대시시킴으로써(즉, 채널면적을 증대시킴으로써), 반도체 장치의 전류구동능력을 향상시킬 수 있다. 특히, 리세스패턴(18)을 형성하여 채널폭을 증가시킴으로써, 반도체 장치의 전류구동능력을 보다 효과적으로 향상시킬 수 있다.
또한, 본 발명은 채널면적을 증대시킴으로써, 채널영역의 불순물 도핑농도를 감소시킬 수 있으며, 이를 통해 반도체 장치의 리프레시 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 장치를 도시한 평면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치 제조방법 도 1a 내지 도 1c에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
11 : 기판 12 : 소자분리막
13 : 활성영역 14 : 콘택홀
15 : 절연막 16 : 소스 및 드레인영역
17 : 플러그 18 : 리세스패턴
19 : 게이트절연막 20 : 게이트전극
21 : 게이트하드마스크막 22 : 게이트

Claims (8)

  1. 소자분리막과 활성영역을 구비하는 기판의 상기 활성영역을 선택적으로 식각하여 복수의 콘택홀을 형성하는 단계;
    상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계;
    상기 소자분리막을 선택적으로 식각하여 상기 소자분리막에 상기 플러그 사이 상기 활성영역의 측면을 노출시키는 리세스패턴을 형성하는 단계; 및
    상기 리세스패턴을 매립하고 노출된 상기 활성영역의 측면 및 상부면을 덮는 게이트를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 플러그를 형성하기 이전에,
    상기 콘택홀 측벽에 절연막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 콘택홀의 측벽에 절연막을 형성한 후에,
    상기 콘택홀 아래 상기 기판에 불순물을 이온주입하여 소스 및 드레인영역을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 기판 상부면을 기준으로 상기 콘택홀의 깊이는 상기 리세스패턴의 깊이와 동일하게 형성하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 게이트의 선폭은 상기 플러그 사이의 활성영역 선폭과 동일하거나, 또는 더 작게 형성하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 게이트의 선폭은 상기 리세스패턴의 선폭보다 크게 형성하는 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 리세스패턴의 선폭은 상기 플러그 사이의 활성영역 선폭보다 작게 형성하는 반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 플러그는 랜딩플러그를 포함하는 반도체 장치 제조방법.
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