KR100917617B1 - 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법 - Google Patents

듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 N형 게이트와 P형 게이트사이의 내확산을 방지할 수 있고, N형 및 P형 게이트의 면적의 증가를 최소화할 수 있는 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS영역과 PMOS영역의 활성영역을 갖는 기판; 상기 NMOS영역의 기판 상에 형성된 N형 폴리실리콘전극과 상기 PMOS영역의 기판 상에 형성된 P형 폴리실리콘전극을 포함하되 상기 N형 폴리실리콘전극과 상기 P형 폴리실리콘전극은 하나의 콘택에 각각 측면 연결되도록 형성된 듀얼 폴리실리콘 게이트를 포함하고, 소자분리막을 사이에 두고 NMOS영역과 PMOS영역을 갖는 기판 상에 폴리실리콘층을 형성하는 단계; 상기 NMOS영역의 폴리실리콘층에 N형 불순물을 도핑하여 N형 폴리실리콘층을 형성하는 단계; 상기 PMOS영역의 폴리실리콘층에 P형 불순물을 도핑하여 P형 폴리실리콘층을 형성하는 단계; 상기 소자분리막 상부에 상기 N형 및 P형 폴리실리콘층을 분리하기 위한 콘택홀을 형성하는 단계를 포함하여 N형 및 P형 폴리실리콘전극을 하나의 콘택으로 각각 분리하면서 각각 측면 연결되도록 형성함으로써 폴리 내확산 현상에 의한 인버젼층 형성을 방지하고, 면적 증가를 최소화할 수 있는 효과가 있다.
듀얼 폴리실리콘, 내확산, 인버젼층

Description

듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE WITH DUAL POLY SILICON GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
제품의 저전력화에 따른 트랜지스터의 구동 전류 감소를 방지하기 위해 듀얼 폴리게이트를 갖는 반도체 소자가 DRAM에서도 상용화되고 있다.
도 1은 종래 기술에 따른 듀얼 폴리게이트를 설명하기 위한 것이다.
도 1에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 사이에 두고 NMOS영역의 활성영역(11A)과 PMOS영역의 활성영역(11B)을 정의한다. 그리고, 기판(11) 상에 게이트산화막(도시생략)을 형성하고, 게이트산화막 상에 폴리실리콘층을 형성한 후 이온주입을 실시하여 NMOS영역에는 N형 폴리실리콘층(13A)을 형성하고, PMOS영역에는 P형 폴리실리콘층(13B)을 형성한다. 그리고, N형 및 P형 폴리실리콘층(13A, 13B) 상에 텅스텐실리사이드층(14) 및 게이트하드마스크질화막(15)을 형성하고 패 터닝하여 게이트패턴을 형성한다. 그리고, 게이트패턴 사이를 매립하도록 층간산화막(16)을 형성한 후, 상부 메탈과 연결을 위한 콘택홀(17)을 형성하고, 배리어막(18)을 형성한다.
위와 같이, 종래 기술은 NMOS영역에는 N형 폴리실리콘층(13A)을 형성하고, PMOS영역에는 P형 폴리실리콘층(13B)을 형성하여 듀얼 폴리게이트를 형성함으로써 트랜지스터의 구동 전류 감소를 방지할 수 있다.
그러나, 종래 기술은 P형 폴리실리콘층(13B)을 형성하기 위해 이온주입된 보론(Boron)이 상부 텅스텐실리사이드층(14)을 통해 확산하여 N형 폴리실리콘층(13A)과 텅스텐실리사이드의 계면에 인버젼층(Inversion Layer, 19)을 형성하여 트랜지스터의 특성을 열화시키는 폴리 내확산(Inter-Poly Diffusion) 현상이 발생하는 문제점이 있다.
상기 문제를 해결하기 위해 N형 및 P형 게이트를 각각 분리하여 형성하는 방법이 제안되었다. 도 2a 내지 도 2b는 N형 및 P형 게이트에 각각의 콘택이 연결된 반도체 소자를 나타내는 평면도 및 단면도이다.
도 2a에 도시된 바와 같이, NMOS영역의 활성영역(21A)을 지나는 N형 폴리게이트(23A)와 PMOS영역의 활성영역(21B)을 지나는 P형 폴리게이트(23B)를 형성하되 N형 및 P형 폴리게이트(23A, 23B)를 각각 분리하여 형성하고, N형 및 P형 폴리게이트(23A, 23B)의 연결을 위한 콘택(28)과 상부와 연결을 위한 메탈콘택(27)을 형성한다.
도 2b에 도시된 바와 같이, 2a의 단면도를 살펴보면 NMOS영역 상에 N형 폴리 게이트(23A), PMOS영역에 P형 폴리게이트(23B)를 형성하되, 각각의 폴리게이트(23A, 23B)를 층간절연막(26)을 사이에 두고 각각 분리하여 형성한다. 그리고, N형 및 P형 폴리게이트(23A, 23B)의 연결(Inter Connection)을 위해 각각의 게이트에 콘택(28)을 형성한다. 설명되지 않은 도면부호 24는 텅스텐실리사이드전극, 25는 게이트하드마스크질화막, 29는 배리어막, 22는 소자분리막이다.
위와 같이, 종래 기술은 N형 및 P형 폴리게이트(23A, 23B)를 각각 분리하여 형성함으로써 인버젼층의 형성을 방지할 수 있다.
그러나, 종래 기술은 각각의 게이트를 연결하기 위해 콘택을 형성하고, 이로 인해 레이아웃 면적이 증가하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, N형 게이트와 P형 게이트사이의 내확산을 방지할 수 있는 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, N형 및 P형 게이트의 면적의 증가를 최소화할 수 있는 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 폴리게이트를 갖는 반도체 소자는 NMOS영역과 PMOS영역의 활성영역을 갖는 기판; 상기 NMOS영역의 기판 상에 형성된 N형 폴리실리콘전극과 상기 PMOS영역의 기판 상에 형성된 P형 폴리실리콘전극을 포함하되 상기 N형 폴리실리콘전극과 상기 P형 폴리실리콘전극은 하나의 콘택에 각각 측면 연결되도록 형성된 것을 특징으로 한다.
또한, 본 발명의 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법은 NMOS영역 및 PMOS영역의 활성영역과 그 사이에 소자분리막을 포함하는 기판을 제공하는 단계; 상기 NMOS영역 및 PMOS영역에 각각 N형 및 P형 폴리실리콘층을 형성하는 단계; 상기 N형 및 P형 폴리실리콘층 상에 텅스텐실리사이드층 및 하드마스크층을 적층하는 단계; 게이트패터닝을 실시하여 상기 NMOS 영역에 N형 폴리실리콘게이트를 형성하고 PMOS 영역에 P형 폴리실리콘 게이트를 형성하는 단계; 상기 N형 및 P형 폴리실리콘 게이트 사이를 매립하는 절연층을 형성하는 단계; 상기 절연층 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴으로 상기 절연층을 식각하여 상기 N형 및 P형 폴리실리콘 게이트를 분리하면서 동시에 각각 측면이 연결된 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법은 N형 및 P형 폴리실리콘전극을 하나의 콘택으로 각각 분리하면서 각각 측면 연결되도록 형성함으로써 폴리 내확산 현상에 의한 인버젼층 형성을 방지하고, 면적 증가를 최소화할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 평면도이다.
도 3에 도시된 바와 같이, 기판(31)에 소지분리막(32)이 형성되어 활성영역(31A, 31B)이 정의된다. 이때, 활성영역(31A, 31B)은 P형 웰(Well)이 형성되어 있는 NMOS영역의 활성영역(31A)과 N형 웰(Well)이 형성되어 있는 PMOS영역의 활성영역(31B)으로 정의된다.
그리고, 각각의 활성영역(31A, 31B) 상에는 NMOS영역의 활성영역(31A)을 지나는 N형 폴리실리콘 게이트와 PMOS영역의 활성영역(31B)을 지나는 P형 폴리실리콘 게이트가 형성된다. 이때, N형 및 P형 폴리실리콘 게이트는 일렬로 형성되되, 하나의 콘택(37)에 의해 각각 분리되어 형성된다. 특히, 콘택(37)은 N형 및 P형 폴리실리콘 게이트에 각각 측면 연결되도록 형성된다.
그리고, N형 폴리실리콘 게이트의 끝부분은 상부와의 연결을 위한 메탈콘택(38)이 형성된다.
위와 같이, N형 및 P형 폴리실리콘 게이트를 일렬로 형성하되, 하나의 콘택에 각각 분리되되, 콘택의 측벽에 각각 연결되도록 형성함으로써, 폴리실리콘 내확산(Inter-Poly Diffusion)을 방지하면서 동시에 면적 증가를 최소화할 수 있다.
도 4는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 콘택플러그(41)를 사이에 두고 NMOS영역의 활성영역 상에는 N형 폴리실리콘층(33A), 텅스텐실리사이드층(34) 및 하드마스크층(35)이 적층된 N형 폴리실리콘 게이트가 형성되고, PMOS영역의 활성영역 상에는 P형 폴리실리콘층(33B), 텅스텐실리사이드층(34) 및 하드마스크층(35)이 적층된 P형 폴리실리콘 게이트가 형성된다. 이때, N형 및 P형 폴리실리콘 게이트는 콘택플러그(41)에 의해 각각 분리되며, 동시에 콘택플러그(41)의 측면에 각각 연결된다.
또한, N형 및 P형 폴리실리콘 게이트 상에는 후속 비트라인과의 층간절연을 위한 절연층(36)이 형성되고, N형 폴리실리콘 게이트의 끝부분에는 상부층과의 연결을 위한 메탈콘택플러그(42)가 형성된다. 그리고, 콘택플러그(41) 및 메탈콘택플 러그(42)는 배리어막(40) 및 도전물질의 적층구조로 형성된다.
설명되지 않은 도면부호 31은 기판, 32는 소자분리막이다.
도 5a 내지 도 5d는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위한 단면도이다. 설명의 편의를 돕기 위해, 도 4와 동일한 도면부호를 사용하여 설명하기로 한다.
도 5a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성한다. 기판(31)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 소자분리막(32)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다. 소자분리막(32)을 형성함으로써 활성영역(31A, 31B)이 정의되는데, 활성영역은 소자분리막(32)을 사이에 두고, P형 웰(Well)이 형성되어 있는 NMOS영역의 활성영역(31A)과 N형 웰(Well)이 형성되어 있는 PMOS영역의 활성영역(31B)으로 정의된다.
이어서, 기판(31) 상에 폴리실리콘층(33A, 33B)을 형성한다. 폴리실리콘층(33A, 33B)은 기판(31) 상에 도핑되지 않은 폴리실리콘층(Un-doped Poly Silicon Layer)을 형성한 후, 각각 NMOS영역의 폴리실리콘층에는 N형 불순물을 도핑하여 N형 폴리실리콘층(33A)을 형성하고, PMOS영역의 폴리실리콘층에는 P형 불순물을 도핑하여 P형 폴리실리콘층(33B)을 형성한다.
이어서, N형 및 P형 폴리실리콘층(33A, 33B) 상에 텅스텐실리사이드층(34)을 형성한다.
이어서, 텅스텐실리사이드층(34) 상에 하드마스크층(35)을 형성한다. 하드마 스크층(35)은 후속 게이트패터닝시 하드마스크 역할을 하기 위한 것으로, 질화막으로 형성할 수 있다.
이어서, 게이트패터닝을 실시하여 소자분리막(32)을 사이에 두고, NMOS영역에는 N형 폴리실리콘 게이트를 형성하고, PMOS영역에는 P형 폴리실리콘 게이트를 형성한다.
도 5b에 도시된 바와 같이, 하드마스크층(35) 상에 절연층(36)을 형성한다. 절연층(36)은 N형 및 P형 폴리실리콘 게이트와 후속 비트라인 간의 층간절연을 위한 것으로, 산화막계열로 형성할 수 있다.
이어서, 절연층(36) 상에 감광막패턴(37)을 형성한다. 감광막패턴(37)은 절연층(36) 상에 감광막을 코팅하고, 노광 및 현상으로 패터닝하여 콘택 예정지역이 오픈되도록 패터닝하여 형성할 수 있다. 이때, 게이트 간의 연결을 위한 콘택 예정지역은 N형 폴리실리콘 게이트와 P형 폴리실리콘 게이트 사이의 절연층(36)과 중첩되도록 형성된다. 또한, 상부층과의 연결을 위한 메탈콘택 예정지역은 N형 폴리실리콘 게이트와 소자분리막(32)이 중첩되는 부분에 형성된다.
도 5c에 도시된 바와 같이, 감광막패턴(37)을 이용하여 콘택홀(38) 및 메탈콘택홀(39)을 형성한다. 콘택홀(38)은N형 폴리실리콘 게이트와 P형 폴리실리콘 게이트를 연결하기 위한 것이며, 메탈콘택홀(39)은 상부층과의 연결을 위한 것이다.
이때, 메탈콘택홀(39)은 절연층(36) 및 하드마스크층(35)을 식각하여 텅스텐실리사이드층(34)이 오픈되고, 콘택홀(38)은 N형 및 P형 폴리실리콘 게이트 사이의 절연층(36)이 모두 식각되어 소자분리막(32)이 오픈된다. 즉, 콘택홀(38) 및 메탈 콘택홀(39) 형성시 산화막 및 질화막을 식각하기 위한 가스로 공정을 진행하여 N형 및 P형 폴리실리콘 게이트 사이의 절연층(36)은 모두 식각되고, 텅스텐실리사이드층(34)은 식각선택비에 의해 식각이 정지되어 오픈된다.
N형 및 P형 폴리실리콘 게이트 사이에 형성된 콘택홀(37)에 의해 N형 폴리실리콘 게이트와 P형 폴리실리콘 게이트은 각각 분리되며, 동시에 콘택홀(37)의 측면에 각각 연결된다.
도 5d에 도시된 바와 같이, 콘택홀(38) 및 메탈콘택홀(39)에 배리어막(40)을 형성한다. 배리어막(40)은 티타늄막(Ti)과 티타늄질화막(TiN)의 적층구조일 수 있다. 이때, 배리어막으로 사용된 티타늄질화막(TiN)은 폴리실리콘의 내확산(Inter-diffusion)을 방지함으로써 P형 폴리실리콘층(33B)에 도핑된 P형 불순물(예컨대, 보론(Boron))이 텅스텐실리사이드층(34)을 통해 확산하여 인버젼층이 형성되는 것을 방지할 수 있다.
후속 공정으로, 배리어막(40) 상에 콘택홀(38) 및 메탈콘택홀(39)을 매립하도록 도전물질(예컨대, 텅스텐)을 형성하여 콘택플러그(41) 및 메탈콘택플러그(42)를 형성할 수 있다.
도6은 본 발명의 제2실시예에 따른 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위한 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 제1실시예의 도 5a 내지 도 5c와 동일하게 콘택홀 및 메탈콘택홀을 형성한 후, 콘택플러그 형성공정을 따로 진행하지 않 고, 배리어막을 형성한 후, 상부에 비트라인용 금속(예컨대, 텅스텐)층을 바로 형성하여 콘택홀 및 메탈콘택홀을 매립할 수 있다.
콘택플러그 형성공정을 따로 진행하지 않고 비트라인용 금속층으로 콘택홀 및 메탈콘택홀을 매립하면, 콘택플러그 형성공정을 생략할 수 있으므로 공정이 축소되는 장점이 있다.
도 7은 본 발명의 제3실시예에 따른 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위한 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 제1실시예의 도 5a와 같이 N형 및 P형 폴리실리콘 게이트를 형성한 후, 셀영역의 랜딩 플러그 콘택 형성시에 N형 및 P형 폴리실리콘 게이트 사이에 랜딩 플러그 콘택을 함께 형성하고, 랜딩 플러그 콘택 상에 본 발명의 제1실시예의 도 5b 내지 도 5d와 동일한 방법으로 후속 공정을 진행하여 콘택플러그 및 메탈콘택플러그를 형성할 수 있다.
셀영역의 랜딩 플러그 콘택 형성시 N형 및 P형 폴리실리콘 게이트 사이에 랜딩 플러그 콘택홀 함께 형성하면, 후속 콘택홀 형성시 절연층이 과도하게 식각되어 콘택홀이 과도하게 깊어지거나, 소자분리막이 손실되는 것을 방지할 수 있따.
도8은 본 발명의 제4실시예에 따른 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위한 단면도이다.
도 8에 도시된 바와 같이, 본 발명의 제3실시예와 동일하게 N형 및 P형 폴리 실리콘 게이트 사이에 랜딩 플러그 콘택을 형성하고 후속 공정을 진행한 후, 콘택플러그 형성공정을 따로 진행하지 않고, 배리어막을 형성한 후, 상부에 비트라인용 금속(예컨대, 텅스텐)층을 바로 형성하여 콘택홀 및 메탈콘택홀을 매립할 수 있다.
위와 같이, 본 발명은 나란히 형성된 N형 및 P형 폴리실리콘 게이트를 하나의 콘택을 통해 각각 분리하되, 각각의 폴리실리콘 게이트는 콘택 측면 연결되어 별개의 랜딩 패드(Landing Pad) 없이 연결이 가능하기 때문에 면적증가를 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 듀얼 폴리게이트를 설명하기 단면도,
도 2a 내지 도 2b는 N형 및 P형 게이트에 각각의 콘택이 연결된 반도체 소자를 나타내는 평면도 및 단면도,
도 3은 본 발명에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 평면도,
도 4는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 단면도,
도 5a 내지 도 5d는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위한 공정단면도,
도 6은 본 발명의 제2실시예에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 단면도,
도 7은 본 발명의 제3실시예에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 단면도,
도 8은 본 발명의 제4실시예에 따른 듀얼 폴리실리콘 게이트를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32: 소자분리막
33A, 33B : N형 및 P형 폴리실리콘층
34 : 텅스텐실리사이드층 35 : 하드마스크층
36 : 절연층 37 : 감광막패턴
38 : 콘택홀 39 : 메탈콘택홀
40 : 배리어막 41 : 콘택플러그
42 : 메탈콘택플러그

Claims (8)

  1. 삭제
  2. NMOS영역 및 PMOS영역의 활성영역과 그 사이에 소자분리막을 포함하는 기판을 제공하는 단계;
    상기 NMOS영역 및 PMOS영역에 각각 N형 및 P형 폴리실리콘층을 형성하는 단계;
    상기 N형 및 P형 폴리실리콘층 상에 텅스텐실리사이드층 및 하드마스크층을 적층하는 단계;
    게이트패터닝을 실시하여 상기 NMOS 영역에 N형 폴리실리콘게이트를 형성하고 PMOS 영역에 P형 폴리실리콘 게이트를 형성하는 단계;
    상기 N형 및 P형 폴리실리콘 게이트 사이를 매립하는 절연층을 형성하는 단계;
    상기 절연층 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴으로 상기 절연층을 식각하여 상기 N형 및 P형 폴리실리콘 게이트를 분리하면서 동시에 각각 측면이 연결된 콘택홀을 형성하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
  3. 삭제
  4. 제2항에 있어서,
    상기 감광막패턴을 형성하는 단계는,
    상기 절연층 상에 감광막을 코팅하는 단계; 및
    상기 N형 및 P형 폴리실리콘 게이트 사이의 절연층과 중첩되는 콘택 예정지역을 갖도록 상기 감광막을 패터닝하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 콘택홀을 형성하는 단계 후,
    상기 콘택홀에 배리어막을 형성하는 단계;
    상기 배리어막 상에 도전물질을 매립하는 단계; 및
    상기 절연층이 오픈되도록 평탄화하여 콘택플러그를 형성하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
  6. 제2항에 있어서,
    상기 콘택홀을 형성하는 단계 후,
    상기 콘택홀에 배리어막을 형성하는 단계; 및
    상기 콘택홀을 매립하고 동시에 비트라인전극을 형성하도록 상기 배리어막 및 절연층 상에 도전물질을 형성하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
  7. 제5항 또는 제6항에 있어서,
    상기 배리어막은 티타늄막과 티타늄질화막의 적층구조이고, 상기 도전물질은 텅스텐인 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
  8. 제2항에 있어서,
    상기 절연층을 형성하는 단계 전에,
    상기 N형 및 P형 폴리실리콘 게이트 사이에 랜딩 플러그 콘택을 형성하는 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH11195713A (ja) * 1998-01-06 1999-07-21 Sony Corp 半導体装置およびその製造方法
KR100754087B1 (ko) 1998-05-20 2007-08-31 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치

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