KR100955933B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 제1영역 및 상기 제1영역과 접한 제2영역을 갖는 반도체 기판과, 상기 반도체 기판의 각 영역 상에 배치되며, 서로 접한 제1도전성막과 제2도전성막을 각각 포함하는 제1게이트 및 제2게이트와, 상기 제1게이트와 제2게이트 사이에 형성되며, 상기 서로 접한 제1도전성막 및 제2도전성막 모두에 콘택되는 비트라인을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, P+ 폴리실리콘막과 N+ 폴리실리콘막 간의 보론 확산을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그리고, 씨모스(CMOS) 소자는 셀 영역 및 NMOS(NMOS)와 PMOS(PMOS) 영역에서 모두 N+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, NMOS 소자는 표면 채널(Surface Channel) 특성을 갖는 반면, PMOS 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel) 특성을 갖는다.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면, 표면 채널 특성을 갖는 NMOS 소자와 달리 PMOS 소자는 매몰 채널 특성에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.
이에 따라, 근래에는 NMOS 영역에는 인(P)이 도핑된 N+ 폴리 게이트를, 그리고, PMOS 영역에는 보론(B)이 도핑된 P+ 폴리 게이트를 형성하는 듀얼 폴리 게이트 형성방법이 이용되고 있으며, 이러한 듀얼 폴리 게이트 형성방법의 경우, NMOS 및 PMOS 소자 모두 표면 채널 특성을 가지므로 상기 매몰 채널로 인한 단점이 해결된다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 듀얼 게이트트를 적용한 반도체 소자는 그 제조시, 인이 도핑된 NMOS 영역에의 N+ 폴리실리콘막과 보론이 도핑된 PMOS 영역에의 P+ 폴리실리콘막의 경계면에서 상기 P+ 폴리실리콘막의 보론이 텅스텐 실리사이드막과 같은 금속계막을 통해 NMOS 영역으로 확산하게 되어, 이로 인해, 반도체 소자의 특성을 저하시키게 된다.
한편, 상기와 같은 보론의 확산을 방지하고자, N+ 폴리실리콘막과 P+ 폴리실리콘막을 각각의 독립된 게이트로 형성하고 비트라인 콘택을 형성하게 되면, 상기 비트라인 콘택이 전체 소자에서의 면적을 많이 차지하게 되어 그에 따른 반도체 소 자의 마진을 감소시키게 된다.
본 발명은 듀얼 폴리 게이트를 적용한 반도체 소자 제조시, 금속계막을 통한 보론의 확산을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 금속계막을 통한 보론의 확산을 방지하여 반도체 소자의 특성 및 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 제1영역 및 상기 제1영역과 접한 제2영역을 갖는 반도체 기판; 상기 반도체 기판의 각 영역 상에 배치되며, 서로 접한 제1도전성막과 제2도전성막을 각각 포함하는 제1게이트 및 제2게이트; 및 상기 제1게이트와 제2게이트 사이에 형성되며, 상기 서로 접한 제1도전성막 및 제2도전성막 모두에 콘택되는 비트라인;을 포함한다.
상기 제1 및 제2영역은 각각 NMOS 영역 및 PMOS 영역인 것을 특징으로 한다.
상기 제1 및 제2도전성막은 각각 N+ 폴리실리콘막 및 P+ 폴리실리콘막인 것을 특징으로 한다.
상기 제1 및 제2게이트는 각각 NMOS 게이트 및 PMOS 게이트인 것을 특징으로한다.
상기 비트라인은 금속막으로 이루어진 것을 특징으로 한다.
상기 금속막으로 이루어진 비트라인은 확산방지막을 포함한다.
상기 확산방지막은 Ti막 또는 TiN막을 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 제1영역 및 상기 제1영역과 접한 제2영역을 갖는 반도체 기판의 각 영역 상에 서로 접하는 제1도전성막 및 제2도전성막을 형성하는 단계; 상기 제1도전성막 및 제2도전성막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막 및 금속계막을 식각하여 각 영역 상에 제1게이트와 제2게이트를 형성하는 단계; 및 상기 제1게이트와 제2게이트 사이에 상기 서로 접한 제1도전성막 및 제2도전성막 모두에 콘택되는 비트라인을 형성하는 단계;를 포함한다.
상기 제1 및 제2영역은 각각 NMOS 영역 및 PMOS 영역으로 형성한다.
상기 제1 및 제2게이트는 각각 NMOS 게이트 및 PMOS 게이트로 형성한다.
상기 제1 및 제2도전성막은 각각 N+ 폴리실리콘막 및 P+ 폴리실리콘막으로 형성한다.
상기 비트라인은 금속막으로 형성한다.
상기 금속막으로 이루어진 비트라인은 확산방지막을 포함하도록 형성한다.
상기 확산방지막은 Ti막 또는 TiN막으로 형성한다.
본 발명은 듀얼 폴리 게이트를 적용한 반도체 소자의 제조시, P+ 폴리실리 콘막과 N+ 폴리실리콘막 상부의 금속계막 사이와 상기 P+ 폴리실리콘막 및 N+ 폴리실리콘막 사이의 계면에 각각 비트라인 콘택 및 확산방지막을 형성함으로써, 텅스텐 실리사이드막과 같은 금속계막을 통한 P+ 폴리실리콘막에서의 보론 확산을 방지할 수 있다.
또한, 본 발명은 상기와 같은 종래에서의 보론 확산을 방지하고자 각각의 독립된 게이트를 형성하고, 그에 따른 각 비트라인 콘택을 형성하지 않아도 되므로, 비트라인 콘택을 형성하기 위한 전체 소자의 면적이 많이 요구되지 않는다.
따라서, 본 발명은 반도체 소자의 마진 및 반도체 소자의 특성을 향상시킬 수 있다.
본 발명은, 듀얼 폴리 게이트를 적용한 반도체 소자의 제조시, P+ 폴리실리콘막과 N+ 폴리실리콘막 상부의 금속계막을 식각하여 비트라인을 형성한다.
또한, 상기 비트라인과 상기 P+ 폴리실리콘막 및 N+ 폴리실리콘막 사이의 계면에 확산방지막을 형성한다.
이렇게 하면, 텅스텐 실리사이드막과 같은 금속계막을 통한 상기 P+ 폴리실리콘막에서의 N+ 폴리실리콘막에 대한 보론의 확산을 방지할 수 있다.
또한, 종래에서의 보론의 확산을 방지하고자 N+ 폴리실리콘막과 P+ 폴리실리 콘막에서의 각각의 다른 게이트를 형성하고, 그에 따른 비트라인 콘택을 형성하지 않아도 되므로, 비트라인 콘택을 형성하기 위한 전체 소자의 면적이 많이 요구되지 않게 되어, 따라서, 반도체 소자의 마진 및 반도체 소자의 특성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 듀얼 폴리 게이트를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자(100)는, NMOS 활성 영역 및 상기 NMOS 활성 영역과 이웃한 PMOS 활성 영역을 갖는 반도체 기판(102) 상에 각각 NMOS 게이트(121) 및 PMOS 게이트(120)가 형성된다.
상기 각 게이트(120, 121)는, 게이트 산화막(104), 폴리실리콘막(106, 108), 금속계막(110) 및 하드마스크막(112)의 적층 구조로 이루어지며, 이때, 상기 폴리실리콘막(106, 108)은 상기 NMOS 활성 영역으로부터 상기 PMOS 활성 영역까지 연장된 구조로 형성된다.
또한, 상기 폴리실리콘막(106, 108)은 NMOS 활성영역 및 PMOS 활성영역 상에 각각 N+ 폴리실리콘막(108) 및 P+ 폴리실리콘막(106)으로 이루어진다.
상기 N+ 폴리실리콘막(108) 및 P+ 폴리실리콘막(106)이 접한 부분 상에는 비트 라인 콘택용 홀(C)이 형성된다. 이때, 상기 비트 라인 콘택용 홀(C)과 상기 각 게이트(120, 121) 사이의 계면에는 Ti막 또는 TiN막과 같은 물질로 이루어진 확산방지막(116)이 형성된다.
상기 금속계막(110)은 텅스텐 실리사이드막으로 형성된다.
또한, 상기 각 게이트(120, 121) 상에는 절연막(114)이 형성되며, 상기 비트 라인 콘택용 홀(C)을 포함한 반도체 기판(102)의 상기 확산방지막(116) 상에 상기 비트 라인 콘택용 홀(C)이 매립되도록 금속막으로 이루어진 비트라인용 도전막(118)이 형성된다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 폴리 게이트의 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, NMOS 활성 영역 및 상기 NMOS 활성 영역과 이웃한 PMOS 활성 영역을 갖는 반도체 기판(102)의 각 활성영역 상에 게이트 절연막(104), 폴리실리콘막(106, 108), 금속계막(110) 및 하드마스크막(112)을 차례로 형성한다.
상기 금속계막(110)은 텅스텐 실리사이드막으로 형성한다.
상기 폴리실리콘막(106, 108) 형성시, 선택적으로 N형 이온주입을 수행하여 NMOS 활성영역 상에는 N+ 폴리실리콘막(108)을 형성하고, 그리고 나서, PMOS 활성영역 상에는 선택적으로 P형 이온주입을 수행하여 P+ 폴리실리콘막(106)을 형성한다.
도 2b를 참조하면, 상기 하드마스크막(112), 금속계막(110), 폴리실리콘막(106, 108) 및 게이트 절연막(104)을 식각하여 NMOS 및 PMOS의 각 활성영역을 포함하는 반도체 기판(102) 상에 각각 NMOS 게이트(121) 및 PMOS 게이트(120)를 형성 한다.
이어서, 상기 각 게이트(120, 121) 상에 마스크 패턴(도시안됨)을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 하드마스크막(112) 및 금속계막(110)을 상기 N+ 폴리실리콘막(108) 및 P+ 폴리실리콘막(106)이 노출될 때까지 식각하여 상기 N+ 폴리실리콘막(108) 및 P+ 폴리실리콘막(106) 상에 비트라인 콘택용 홀(C)을 형성한다.
도 2c를 참조하면, 상기 하드마스크막(112) 상에 후속의 비트라인을 형성하기 위해 절연막(114)을 형성한다.
도 2d를 참조하면, 상기 비트라인 콘택용 홀(C) 표면을 포함한 하드마스크막(112) 상에 확산방지막(116)을 형성한다. 상기 확산방지막(116)은 Ti막 또는 TiN막으로 형성하는 것이 바람직하다.
도 2e를 참조하면, 상기 확산방지막(116)이 형성된 비트라인 콘택용 홀(C)을 포함한 확산방지막(116) 상에 상기 비트라인용 콘택용 홀(C)을 매립하도록 금속막으로 이루어진 비트라인용 도전막(118)을 매립함과 아울러 비트라인을 형성하여, 본 발명의 실시예에 따른 반도체 소자(100)를 완성한다.
전술한 바와 같이 본 발명은, 상기와 같이 P+ 폴리실리콘막과 N+ 폴리실리콘막 상부의 금속계막 사이에 비트라인을 형성하고, 상기 비트라인과 상기 P+ 폴리실리콘막 및 N+ 폴리실리콘막 사이의 계면에 확산방지막을 형성함으로써, 상기 비트라인 및 확산방지막에 의해 텅스텐 실리사이드막과 같은 금속계막을 통한 상기 P+ 폴리실리콘막에서의 N+ 폴리실리콘막에 대한 보론의 확산을 방지할 수 있다.
또한, 상기와 같이 P+ 폴리실리콘막과 N+ 폴리실리콘막 상부의 금속계막 사이에 비트라인 콘택을 형성하여 보론의 확산을 방지할 수 있으므로, 종래에서의 보론의 확산을 방지하고자 N+ 폴리실리콘막과 P+ 폴리실리콘막에서의 각각의 다른 게이트를 형성하고, 그에 따른 비트라인 콘택을 형성하지 않아도 되므로, 비트라인 콘택을 형성하기 위한 면적이 많이 요구되지 않는다.
따라서, 반도체 소자의 마진 및 반도체 소자의 특성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 듀얼 폴리 게이트를 설명하기 위해 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 폴리 게이트의 형성방법을 설명하기 위해 도시한 공정별 단면도.

Claims (14)

  1. 제1영역 및 상기 제1영역과 접한 제2영역을 갖는 반도체 기판;
    상기 반도체 기판의 제1영역 상에 배치되며 제1도전성막과 제1금속계막이 적층된 제 1 게이트;
    상기 반도체 기판의 제2영역 상에 배치되며 상기 제1도전성막과 접한 제2도전성막 및 제 2 금속계막이 적층된 제 2 게이트;및
    상기 제1금속계막과 제2금소계막 사이에 형성되며, 상기 서로 접한 제1도전성막 및 제2도전성막 모두에 콘택되는 비트라인 콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2영역은 각각 NMOS 영역 및 PMOS 영역인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2도전성막은 각각 N+ 폴리실리콘막 및 P+ 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2게이트는 각각 NMOS 게이트 및 PMOS 게이트인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 비트라인 콘택은 금속막으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 금속막으로 이루어진 비트라인 콘택은 확산방지막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 확산방지막은 Ti막 또는 TiN막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1영역 및 상기 제1영역과 접한 제2영역을 갖는 반도체 기판의 상기 제1영역 및 제2영역에 서로 접하는 제1도전성막 및 제2도전성막을 형성하는 단계;
    상기 제1도전성막 및 제2도전성막 상에 금속계막 및 하드마스크막을 적층하는 단계;
    상기 제1영역과 상기 제2영역의 경계를 포함하는 일부분의 상기 하드마스크막 및 금속계막을 식각하여 비트라인 콘택홀을 형성하고 상기 제1영역 및 제2 영역 상에 각각 제1게이트와 제2게이트를 형성하는 단계; 및
    상기 비트라인 콘택홀에 상기 제1도전성막 및 제2도전성막 모두에 콘택되는 비트라인 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2영역은 각각 NMOS 영역 및 PMOS 영역으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1 및 제2게이트는 각각 NMOS 게이트 및 PMOS 게이트로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제1 및 제2도전성막은 각각 N+ 폴리실리콘막 및 P+ 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 비트라인 콘택은 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 금속막으로 이루어진 비트라인 콘택은 확산방지막을 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 확산방지막은 Ti막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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