図36(a)は、提案されている半導体装置の一部を示す断面図である。図36(b)は、ソース/ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。図36(b)の横軸は位置を示しており、図36(b)の縦軸は電位を示している。図36(b)の横軸におけるA,B,Cは、図36(a)におけるA,B,Cの位置にそれぞれ対応している。図36(a)の一点鎖線は、N型不純物の濃度ピークの深さを示している。
図36(a)に示すように、P型の半導体基板110にはトレンチ112cが形成されている。トレンチ112cには、絶縁膜(素子分離領域)114cが埋め込まれている。絶縁膜114cの上面は、半導体基板110の上面より低くなっている。半導体基板110上及びトレンチ112c内には、キャパシタ誘電体膜130aが形成されている。トレンチ112c内及び半導体基板110上におけるキャパシタ誘電体膜130a上には、キャパシタ電極136aが形成されている。こうして、キャパシタ誘電体膜130aとキャパシタ電極136aとを有するキャパシタ140が形成されている。キャパシタ電極136aは、キャパシタ140の一方の電極となる。半導体基板110のうちのキャパシタ電極136aに対向する部分には、反転層142が形成される。反転層142は、キャパシタ140の他方の電極となる。半導体基板110には、N型のチャネルドープ層126が形成されている。また、半導体基板110上には、ゲート絶縁膜130bを介してゲート電極136bが形成されている。ゲート電極136bの両側には、ソース/ドレイン拡散層152、153が形成されている。一方のソース/ドレイン拡散層153は、キャパシタ140に接続されている。他方のソース/ドレイン拡散層152は、導体プラグ180を介して配線182に接続されている。キャパシタ140に例えば“0”の情報を書き込む場合には、トランジスタ154のソース/ドレイン拡散層152に負の電圧、例えば−1.2Vを印加し、トランジスタ154をオン状態にする。一方、キャパシタ140に例えば“1”の情報を書き込む場合には、トランジスタ154のソース/ドレイン拡散層152に例えば0Vを印加し、トランジスタ154をオン状態にする。反転層142の電位は、キャパシタ140に書き込む情報に応じて異なることとなる。
図36(a)に示す半導体装置では、チャネルドープ層126が形成された領域においてN型の不純物濃度が極端に高くなっているため、トレンチ112cの上部から下部に至る領域においてN型の不純物濃度の極端に高い箇所が存在していた。このため、図36(a)に示す半導体装置では、ソース/ドレイン拡散層152、153に負の電圧を印加した際に、チャネルドープ層126の濃度ピークのより深い領域において、反転層142の電位が著しく上昇してしまっていた(図36(b)参照)。このため、図36(a)に示す半導体装置では、ソース/ドレイン拡散層152、153に負の電圧を印加しているにもかかわらず、反転層142の電位を十分に低くすることができず、キャパシタ140の蓄積電荷量を十分に確保し得ない場合があった。
本願発明者らは鋭意検討した結果、以下のような半導体装置及びその製造方法を想到した。
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図26を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置を示す平面図である。
(半導体装置)
まず、本実施形態による半導体装置について説明する。
図1において、紙面左側は周辺回路領域2であり、紙面右側はメモリセル領域4である。周辺回路領域2のうちの紙面左側はNMOSトランジスタ形成領域5を示しており、周辺回路領域2のうちの紙面右側はPMOSトランジスタ形成領域6を示している。メモリセル領域4のうちの紙面左側はメモリセルトランジスタ形成領域7を示しており、メモリセル領域4のうちの紙面右側はキャパシタ形成領域8を示している。図1の紙面右側に示す断面図は、図2のA−A′線断面に対応している。
図1に示すように、半導体基板10には、トレンチ(溝)12a〜12cが形成されている。半導体基板10としては、例えばP型のシリコン基板が用いられている。トレンチ12a、12bは、通常の素子分離領域に形成されている。トレンチ12cは、キャパシタ形成領域8に形成されている。トレンチ12a〜12cの幅は、例えば0.2μmである。トレンチ12a〜12cの深さは、例えば300nmである。
トレンチ12a、12b内には、絶縁膜14a、14bがそれぞれ埋め込まれている。絶縁膜14a、14bとしては、例えばシリコン酸化膜が用いられている。トレンチ12a、12b内に埋め込まれた絶縁膜により、素子分離領域14a、14bが形成されている。
また、トレンチ12cの底部には、絶縁膜14cが埋め込まれている。トレンチ12cの底部に埋め込まれた絶縁膜14cの厚さは、例えば50nmである。絶縁膜14cの上面は、半導体基板10の上面より低くなっている。絶縁膜14cとしては、例えばシリコン酸化膜が用いられている。トレンチ12c内に埋め込まれた絶縁膜14cにより素子分離機能が確保される。
素子分離領域14a〜14cにより素子領域15(図2参照)が画定されている。
メモリセル領域4における半導体基板10内及びPMOSトランジスタ形成領域6における半導体基板10内には、例えばN型のチャネルストップ層20a、20bがそれぞれ形成されている。N型のチャネルストップ層20a、20bはN型のウェルも兼ねている。チャネルストップ層20a、20bは、半導体基板10内の比較的深い領域に埋め込まれている。トレンチ12cに埋め込まれた絶縁膜14cの厚さが比較的薄いため、トレンチ12cの下方におけるチャネルストップ層20aの深さは、トレンチ12cが形成されている領域を除く領域におけるチャネルストップ層20aの深さより深くなっている。チャネルストップ層20aは、素子分離領域14cの一方の側に形成されるキャパシタ40の反転層(反転チャネル)42と、素子分離領域14cの他方の側に形成される他のキャパシタ40の反転層(反転チャネル)42とを電気的に分離するためのものである。
NMOSトランジスタ形成領域5には、例えばP型のチャネルストップ層24が形成されている。チャネルストップ層24は、半導体基板10内の比較的深い領域に埋め込まれている。P型のチャネルストップ層24は、P型のウェルも兼ねている。
メモリセル領域4及びPMOSトランジスタ形成領域6には、例えばN型のチャネルドープ層(チャネルドーズ領域)26a、26bがそれぞれ形成されている。チャネルドープ層26a、26bは、半導体基板10内の比較的浅い領域に形成されている。トレンチ12cが形成されている領域においては、トレンチ12cの直下にN型の不純物層(チャネルストップ層)26cが形成されている。
NMOSトランジスタ形成領域5には、例えばP型のチャネルドープ層(チャネルドーズ領域)28が形成されている。チャネルドープ層28は、半導体基板10内の比較的浅い領域に形成されている。
メモリセル領域4には、例えばN型のチャネルドープ層(チャネルドーズ領域)27が形成されている。チャネルドープ層27は、チャネルドープ層26aより浅い領域に形成されている。チャネルドープ層26aとチャネルドープ層27とにより、チャネルドープ領域(チャネルドーズ領域)25が形成されている。
なお、チャネルドープ層27は、周辺回路領域2には形成されていない。
底部に絶縁膜14cが埋め込まれたトレンチ12cの側壁(内壁)及び半導体基板10上には、キャパシタ誘電体膜30aが形成されている。キャパシタ誘電体膜30aの膜厚は、例えば3.6nmである。キャパシタ誘電体膜30aとしては、例えばシリコン酸化膜が用いられている。
キャパシタ誘電体膜30a上には、キャパシタ電極36aが形成されている。キャパシタ電極36aは、トレンチ12c内及びトレンチ12cの両側の半導体基板10上に形成されている。キャパシタ電極36aとしては、例えばP型のドーパント不純物が導入されたポリシリコン層が用いられている。キャパシタ電極36aの厚さは、例えば105nmである。
トレンチ12cの紙面左側には、キャパシタ誘電体膜30aとキャパシタ電極36aとを有する一のキャパシタ40が形成される。一のキャパシタ40の一方の電極であるキャパシタ電極36aは、所定の電位に接続される。半導体基板10のうちのキャパシタ電極36aに対向する部分には、トランジスタ54を介して印加される電圧に応じて反転層(反転チャネル)42が形成される。半導体基板10に形成される反転層42は、一のキャパシタ40の他方の電極となる。
トレンチ12cの紙面右側には、キャパシタ誘電体膜30aとキャパシタ電極36aとを有する他のキャパシタ40が形成される。他のキャパシタ40の一方の電極であるキャパシタ電極36aと、上述した一のキャパシタ40の一方の電極であるキャパシタ電極36aとは、一体に形成されている。トランジスタ(図示せず)を介して印加される電圧に応じて反転層42が形成される。半導体基板10に形成される反転層42は、他のキャパシタ40の他方の電極となる。
図3(a)は、本実施形態による半導体装置の一部を示す断面図である。図3(b)は、ソース/ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。また、図3(b)には、ソース/ドレイン拡散層からトレンチの下部に至る部分における不純物濃度分布も示されている。図3(b)の横軸は位置を示しており、図3(b)の縦軸は電位、不純物濃度を示している。図3(b)の横軸におけるA,B,Cは、図3(a)におけるA,B,Cの位置にそれぞれ対応している。図3(a)の一点鎖線は、N型不純物の濃度ピークの深さを示している。
図3(a)に示すように、本実施形態による半導体装置では、ドーズ量が比較的低いチャネルドープ層26aと、チャネルドープ層26aより浅い領域に形成されたドーズ量が比較的低いチャネルドープ層27とにより、チャネルドープ領域25が形成されている。このため、本実施形態によれば、トレンチ12cの上部から下部に向かってN型のドーパント不純物の濃度が漸減する(図3(b)参照)。即ち、本実施形態では、N型のドーパント不純物の濃度が極端に高くなる領域が、トレンチ12cの上部から下部に至る領域において存在していない(図3(b)参照)。このため、本実施形態によれば、ソース/ドレイン拡散層52、53に負の電位を印加した際に反転層42の電位を十分に低くすることができ、キャパシタ40の蓄積電荷量を十分に確保することが可能となる。
メモリセル領域4内には、半導体基板10上にゲート絶縁膜30bを介してゲート電極36bが形成されている。ゲート絶縁膜30bとキャパシタ誘電体膜30aとは、同一絶縁膜により形成されている。このため、ゲート絶縁膜30bの膜厚は、キャパシタ誘電体膜30aの膜厚と等しくなっている。
なお、ここでは、ゲート絶縁膜30bとキャパシタ誘電体膜30aとを同一絶縁膜により形成する場合を例に説明したが、ゲート絶縁膜30bとキャパシタ誘電体膜30aとを別個の絶縁膜により形成してもよい。
ゲート電極36bとしては、例えばP型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極36bの厚さは、例えば105nmである。
ゲート電極36bの両側の半導体基板10内には、例えばP型の低濃度拡散層46が形成されている。
また、ゲート電極36bの両側の半導体基板10内には、例えばN型のポケット領域(図示せず)が形成されている。
ゲート電極36bの一方の側壁部分には、サイドウォール絶縁膜48aが形成されている。また、ゲート電極36bの他方の側壁部分からキャパシタ電極36aの側壁部分に至る領域には、絶縁膜48bが形成されている。
サイドウォール絶縁膜48aと絶縁膜48bとは、同一絶縁膜をパターニングすることにより形成されている。サイドウォール絶縁膜48a及び絶縁膜48bの材料としては、例えばシリコン酸化膜が用いられている。
サイドウォール絶縁膜48aが形成されたゲート電極36bの一方の側の半導体基板10内には、例えばP型の高濃度拡散層50が形成されている。ゲート電極36bの一方の側に形成されたソース/ドレイン拡散層52は、低濃度拡散層46と高濃度拡散層50とを有するLDD(Lightly Doped Drain)構造になっている。ゲート電極36bの他方の側に形成されたソース/ドレイン拡散層53は、低濃度拡散層46を有している。
こうして、ゲート電極36bとソース/ドレイン拡散層52,53とを有するメモリセルトランジスタ54が形成されている。メモリセルトランジスタ54は、キャパシタ40に接続されている。より具体的には、メモリセルトランジスタ54のソース/ドレイン拡散層53が、キャパシタ40の一方の電極となる反転層42に接続される。メモリセルトランジスタ54とキャパシタ40とによりメモリセル9(図2参照)が形成されている。
NMOSトランジスタ形成領域5には、半導体基板10上にゲート絶縁膜30cを介してゲート電極36cが形成されている。ゲート電極36cとしては、例えばN型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極36cの厚さは、例えば105nmである。
ゲート電極36cの両側の半導体基板10内には、例えばN型の低濃度拡散層58が形成されている。
ゲート電極36cの側壁部分には、サイドウォール絶縁膜48aが形成されている。
サイドウォール絶縁膜48aが形成されたゲート電極36cの両側の半導体基板10内には、例えばN型の高濃度拡散層60が形成されている。低濃度拡散層58と高濃度拡散層60とによりLDD構造のソース/ドレイン拡散層62が形成されている。
こうして、ゲート電極36cとソース/ドレイン拡散層62とを有するNMOSトランジスタ64が形成されている。
PMOSトランジスタ形成領域6には、半導体基板10上にゲート絶縁膜30dを介してゲート電極36dが形成されている。ゲート電極36dとしては、例えばP型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極36dの厚さは、例えば105nmである。
ゲート電極36dの両側の半導体基板10内には、例えばP型の低濃度拡散層68が形成されている。
ゲート電極36dの側壁部分には、サイドウォール絶縁膜48aが形成されている。
サイドウォール絶縁膜48aが形成されたゲート電極36dの両側の半導体基板10内には、例えばP型の高濃度拡散層70が形成されている。低濃度拡散層68と高濃度拡散層70とによりLDD構造のソース/ドレイン拡散層72が形成されている。
こうして、ゲート電極36dとソース/ドレイン拡散層72とを有するPMOSトランジスタ74が形成されている。
キャパシタ電極36a上、ゲート電極36b,36c,36d上及びソース/ドレイン拡散層52,62,72上には、高融点金属シリサイド層(図示せず)が形成されている。高融点金属シリサイド層としては、例えばコバルトシリサイド層が用いられている。
キャパシタ40、メモリセルトランジスタ54、NMOSトランジスタ64及びPMOSトランジスタ74が形成された半導体基板10上には、層間絶縁膜76が形成されている。層間絶縁膜76としては、例えばシリコン酸化膜が用いられている。
層間絶縁膜76には、ソース/ドレイン拡散層52,62,72に達するコンタクトホール78がそれぞれ形成されている。
コンタクトホール78内には、導体プラグ80が埋め込まれている。導体プラグ80の材料としては、例えばタングステンが用いられている。
導体プラグ80が埋め込まれた層間絶縁膜78上には、配線82が形成されている。配線82の材料としては、例えばAl、Cu等が用いられている。
配線82が形成された層間絶縁膜76上には、層間絶縁膜84が形成されている。層間絶縁膜84としては、例えばシリコン酸化膜が用いられている。
こうして、本実施形態による半導体装置が形成されている。
本実施形態による半導体装置は、第1のチャネルドープ層26aと、第1のチャネルドープ層26aより浅い領域に形成された第2のチャネルドープ層27とにより、チャネルドープ領域25が形成されていることに特徴がある。
本実施形態によれば、ドーズ量が比較的低いチャネルドープ層26aとチャネルドープ層27とによりチャネルドープ領域25が形成されているため、反転層42が形成される領域において極端に不純物濃度が高い領域が存在していない。より具体的には、本実施形態によれば、トレンチの上部から下部に向かって不純物濃度が漸減する。このため、本実施形態によれば、ソース/ドレイン拡散層52、53に負の電位を印加した際に反転層42の電位を十分に低くすることができ、キャパシタ40の蓄積電荷量を十分に確保することが可能となる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図4乃至図23を用いて説明する。図4乃至図23は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図4(a)に示すように、半導体基板10を用意する。半導体基板10としては、例えばP型のシリコン基板を用いる。
次に、例えば熱酸化法により、半導体基板10上に、例えばシリコン酸化膜(初期酸化膜)86を形成する。半導体基板10としては、例えばP型のシリコン基板を用いる。シリコン酸化膜86の膜厚は、例えば10nmとする。
次に、例えばCVD法により、シリコン酸化膜86上に、例えばシリコン窒化膜(研磨ストッパ膜、保護膜)88を形成する。シリコン窒化膜88の膜厚は、例えば80nmとする。
次に、例えばスピンコート法により、フォトレジスト膜92を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜92に開口部94を形成する。開口部94は、シリコン窒化膜88、シリコン酸化膜86及び半導体基板10をエッチングし、半導体基板10内にトレンチ12a〜12cを形成するためのものである。
次に、フォトレジスト膜92をマスクとして、シリコン窒化膜88及びシリコン酸化膜86をエッチングする。
次に、フォトレジスト膜92をマスクとして、半導体基板10をエッチングする(図4(b)参照)。これにより、深さが例えば300nmのトレンチ(素子分離溝)12a〜12cが形成される。トレンチ12a〜12cの幅は、例えば0.2μmとする。トレンチ12a、12bは、通常の素子分離領域に形成される。トレンチ12cは、キャパシタ形成領域8に形成される。トレンチ12a〜12cの深さは、例えば300nmとする。
この後、フォトレジスト膜92を剥離する。
次に、図5(a)に示すように、全面に、例えばCVD法により、例えば絶縁膜14を形成する。絶縁膜14としては、例えばシリコン酸化膜を形成する。絶縁膜14は、素子分離領域となるものである。絶縁膜14の膜厚は、例えば500nmとする。
次に、例えばCMP(Chemical Mechanical Polishing、化学的機械的研磨)法により、シリコン窒化膜(研磨ストッパ膜)88の表面が露出するまで絶縁膜14を研磨する。こうして、トレンチ12a〜12c内に絶縁膜14が埋め込まれる。トレンチ12a〜12c内に埋め込まれた絶縁膜14により素子分離領域14a〜14cが形成される(図5(b)参照)。
次に、例えばスピンコート法により、フォトレジスト膜96を形成する。
次に、フォトリソグラフィ技術を用い、トレンチ12c及びトレンチ12cの周囲を露出する開口部98を、フォトレジスト膜96に形成する。
次に、フォトレジスト膜96をマスクとして、トレンチ12c内の絶縁膜14cをエッチングする。トレンチ12c内の絶縁膜14cをエッチングする際には、絶縁膜14cの一部がトレンチ12c内に残存するように、絶縁膜14cをエッチングする。ここでは、例えばトレンチ12c内の絶縁膜14cを170nmエッチングする。トレンチ12cの下部には、例えば130nmの厚さの絶縁膜14cが残存する(図6(a)参照)。
この後、フォトレジスト膜96を剥離する。
次に、例えばリン酸を用い、シリコン窒化膜88をエッチング除去する。
次に、例えばフッ酸を用い、シリコン酸化膜86をエッチング除去する。この際、トレンチ12cの下部に残存している絶縁膜14cも更にエッチングされる。トレンチ12c内に残存している絶縁膜14cの厚さは、例えば90nm程度となる(図6(b)参照)。
次に、図7(a)に示すように、例えば熱酸化法により、半導体基板10上及びトレンチ12c内に、保護膜90を形成する。保護膜90としては、例えばシリコン酸化膜を形成する。保護膜90の膜厚は、例えば10nmとする。保護膜90は、半導体基板10内にイオン注入法によりドーパント不純物を形成する際に、半導体基板10を保護するためのものである。
次に、例えばスピンコート法により、フォトレジスト膜100を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4及びPMOSトランジスタ形成領域6を開口する開口部101を、フォトレジスト膜100に形成する。
次に、図7(b)に示すように、フォトレジスト膜100をマスクとして、例えばイオン注入法により、半導体基板10内に例えばN型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばP(リン)を用いる。加速電圧は、例えば360keVとする。ドーズ量は、例えば3.0×1013cm−2とする。こうして、メモリセル領域4及びPMOSトランジスタ形成領域6における半導体基板10内に、例えばN型のチャネルストップ層20a,20bがそれぞれ形成される。チャネルストップ層20a,20bは、素子分離領域14a〜14c下におけるN型の不純物濃度を高く設定するためのものである。キャパシタ形成領域8のうちのトレンチ12cが形成された領域においては、トレンチ12c内に存在している絶縁膜14cの膜厚が比較的薄いため、ドーパント不純物が比較的深い領域にまで達する。このため、キャパシタ形成領域8のうちのトレンチ12cが形成された領域においては、キャパシタ形成領域8のうちのトレンチ12cが形成されていない領域と比較して、チャネルストップ層20aが深い位置に形成される。こうして形成されたN型のチャネルストップ層20a,20bは、N型ウェルを兼ねるものである。
次に、図8に示すように、フォトレジスト膜100をマスクとして、例えばイオン注入法により、半導体基板10内に例えばN型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばAs(砒素)を用いる。加速電圧は、例えば100keVとする。ドーズ量は、例えば1.5×1012cm−2とする。こうして、メモリセル領域4及びPMOSトランジスタ形成領域6における半導体基板10内に、例えばN型のチャネルドープ層26a,26bがそれぞれ形成される。チャネルドープ層26a,26bにおける不純物濃度のピークの深さは、半導体基板10の表面から例えば50nm程度となる。チャネルドープ層26a,26bは、メモリセルトランジスタ54及びPMOSトランジスタ74の電気的特性を制御するためのものである。
キャパシタ形成領域8のトレンチ12cの下部に存在している絶縁膜14cが比較的薄いため、イオン注入条件を適宜設定すれば、トレンチ12cの下部にまでドーパント不純物が到達し、トレンチ12cの下部にN型の不純物層26cが形成される。N型の不純物層26cは、トレンチ12cの近傍においてN型のチャネルストップ層20aに接続される。トレンチ12cが形成された領域においては、N型の不純物層26cと、N型の不純物層26cに接続されたN型のチャネルストップ層20aとにより、素子分離機能の向上が実現される。チャネルストップ層26cにおける不純物濃度は、例えば1×1017cm−3以上とすることが好ましい。
この後、フォトレジスト膜100を剥離する。
次に、スピンコート法により、フォトレジスト膜102を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4を開口する開口部を、フォトレジスト膜102に形成する。
次に、図9に示すように、フォトレジスト膜102をマスクとして、例えばイオン注入法により、半導体基板10内に例えばN型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばAs(砒素)を用いる。加速電圧は、例えば40keVとする。ドーズ量は、例えば1.0×1012cm−2とする。こうして、メモリセル領域4における半導体基板10内に、例えばN型のチャネルドープ層27が形成される。チャネルドープ層27における不純物濃度のピークの深さは、半導体基板10の表面から例えば14nm程度となる。こうして、チャネルドープ層26aより浅い領域にチャネルドープ層27が形成される。チャネルドープ層26aとチャネルドープ層27とによりチャネルドープ領域25が形成される。
この後、フォトレジスト膜102を剥離する。
図24(a)は、素子分離領域14cの下方における不純物濃度を示すグラフである。図24(a)の横軸は位置を示しており、図24(a)の縦軸は不純物濃度を示している。図24(a)の横軸におけるD,Eは、図3(a)におけるD,Eの位置にそれぞれ対応している。
比較例1は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.15×1013cm−2とした場合の不純物濃度である。図36に示す半導体装置では、例えばこのような条件で素子分離領域114cの下部にチャネルストップ層が形成される。素子分離領域114cの下部に形成されるチャネルストップ層の不純物濃度は、フィールドリーク電流を十分に低減するのに必要な1×1017cm−3を十分に超える。
実施例1は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とした場合の不純物濃度である。本実施形態による半導体装置のチャネルストップ層26cは、例えばこのような条件で形成される。チャネルストップ層26cの不純物濃度は、フィールドリーク電流を十分に低減するのに必要な1×1017cm−3を十分に超える。従って、本実施形態によれば、フィールドリーク電流を十分に低減することが可能である。
実施例2は、ドーパント不純物としてAsを用い、加速電圧を40keVとし、ドーズ量を1.0×1012cm−2とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層27は、例えばこのような条件で形成される。チャネルドープ層27を形成する際に素子分離領域14cの下部に達するドーパント不純物はこのように極めて少ない。但し、本実施形態では、チャネルストップ層26cの不純物濃度がフィールドリーク電流を十分に低減するのに必要な1×1017cm−3を十分に超えるため、フィールドリーク電流を十分に低減することが可能である。
図24(b)は、メモリセルトランジスタ54のゲート電極36bの下方における不純物濃度を示すグラフである。図24(b)の横軸は位置を示しており、図24(b)の縦軸は不純物濃度を示している。図24(b)の横軸におけるF,Gは、図3(a)におけるF,Gの位置にそれぞれ対応している。
比較例2は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.15×1013cm−2とした場合の不純物濃度である。図36に示す半導体装置では、例えばこのような条件でチャネルドープ層126が形成される。図36に示す半導体装置においてこのような条件でチャネルドープ層126を形成するのは、チャネルドープ層126を形成する際に、素子分離領域114cの下部にチャネルストップ層を形成するためである。図36に示す半導体装置では、チャネルドープ層126が形成された領域における不純物濃度のピークが極めて高くなっている。
実施例3は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層26aは、例えばこのような条件で形成される。実施例3の場合、即ち、本実施形態による半導体装置では、チャネルドープ層26が形成された領域における不純物濃度のピークが、比較例2の場合、即ち、図36に示す半導体装置と比較して、十分に低くなっている。
実施例4は、ドーパント不純物としてAsを用い、加速電圧を40keVとし、ドーズ量を1.0×1012cm−2とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層27は、例えばこのような条件で形成される。実施例4の場合、即ち、本実施形態による半導体装置では、チャネルドープ層27が形成された領域における不純物濃度のピークが、比較例2の場合、即ち、図36に示す半導体装置と比較して、十分に低くなっている。
これらのことから、本実施形態によれば、不純物濃度のピークを低減することが可能となり、不純物濃度プロファイルを緩やかにし得ることが分かる。
次に、例えばスピンコート法により、フォトレジスト膜104を形成する。
次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域5を開口する開口部106を、フォトレジスト膜104に形成する。
次に、図10に示すように、フォトレジスト膜104をマスクとして、例えばイオン注入法により、半導体基板10内に例えばP型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばBを用いる。加速電圧は、例えば150keVとする。ドーズ量は、例えば3.0×1013cm−2とする。こうして、NMOSトランジスタ形成領域5における半導体基板10内に、例えばP型のチャネルストップ層24が形成される。こうして形成されたP型のチャネルストップ層24は、P型ウェルを兼ねるものである。
次に、図11に示すように、フォトレジスト膜104をマスクとして、例えばイオン注入法により、半導体基板10内に例えばP型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばBを用いる。加速電圧は、例えば10keVとする。ドーズ量は、例えば3.9×1012cm−2とする。こうして、NMOSトランジスタ形成領域5における半導体基板10内に、例えばP型のチャネルドープ層28が形成される。チャネルドープ層28における不純物濃度のピークの深さは、半導体基板10の表面から例えば26nm程度となる。チャネルドープ層28は、NMOSトランジスタ64の電気的特性を制御するためのものである。
この後、フォトレジスト膜104を剥離する。
次に、例えばフッ酸を用い、保護膜90をエッチング除去する。この際、トレンチ12cの下部に残存している絶縁膜14cも更にエッチングされる。トレンチ12cの下部に残存している絶縁膜14cの厚さは、例えば50nm程度となる。
次に、図12(a)に示すように、例えば熱酸化法により、絶縁膜30を形成する。絶縁膜30としては、例えばシリコン酸化膜を形成する。絶縁膜30の膜厚は、例えば3.6nmとする。絶縁膜30は、キャパシタ誘電体膜30a、メモリセルトランジスタ54のゲート絶縁膜30b、NMOSトランジスタ64のゲート絶縁膜30c及びPMOSトランジスタ74のゲート絶縁膜30dとなるものである。
なお、キャパシタ誘電体膜30a、メモリセルトランジスタ54のゲート絶縁膜30b、NMOSトランジスタ64のゲート絶縁膜30c及びPMOSトランジスタ74のゲート絶縁膜30dを、異なる絶縁膜により形成するようにしてもよい。
次に、図12(b)に示すように、全面に、例えばCVD法により、ポリシリコン層36を形成する。ポリシリコン層36の厚さは、例えば105nmとする。
次に、図13に示すように、フォトリソグラフィ技術を用い、ポリシリコン層36をパターニングする。これにより、キャパシタ形成領域8には、キャパシタ電極36aが形成される。また、メモリセルトランジスタ形成領域7には、ゲート電極36bが形成される。また、NMOSトランジスタ形成領域5には、ゲート電極36cが形成される。また、PMOSトランジスタ形成領域6には、ゲート電極36dが形成される。
次に、全面に、例えばスピンコート法により、フォトレジスト膜108を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4及びPMOSトランジスタ形成領域6を開口する開口部110を、フォトレジスト膜108に形成する。
次に、図14に示すように、例えばイオン注入法により、フォトレジスト膜108、ゲート電極36b,36d及びキャパシタ電極36aをマスクとして、半導体基板10内に例えばP型のドーパント不純物を導入する。ドーパント不純物としては、例えばBを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば0.5keVとする。ドーズ量は、例えば2.0×1014cm−2とする。こうして、ゲート電極36b,36dの両側の半導体基板10内に、例えばP型の低濃度拡散層46,68が形成される。
次に、例えばイオン注入法により、フォトレジスト膜108、ゲート電極36b,36d及びキャパシタ電極36aをマスクとして、半導体基板10内に例えばN型のドーパント不純物を導入する。ドーパント不純物としては、例えばPを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば35keVとする。イオン注入は、例えば4方向から行う。イオン注入の角度は、例えば45度とする。1回当たりのドーズ量は、例えば6.35×1012cm−2とする。こうして、ゲート電極36b,36dの両側の半導体基板10内に、例えばN型のポケット領域(図示せず)が形成される。
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
この後、フォトレジスト膜108を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜112を形成する。
次に、フォトリソグラフィ技術により、NMOSトランジスタ形成領域5を開口する開口部114を、フォトレジスト膜112に形成する。
次に、図15に示すように、例えばイオン注入法により、フォトレジスト膜112及びゲート電極36cをマスクとして、半導体基板10内に例えばN型のドーパント不純物を導入する。ドーパント不純物としては、例えばAsを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば5keVとする。ドーズ量は、例えば1.5×1015cm−2とする。こうして、ゲート電極36cの両側の半導体基板10内に、例えばN型の低濃度拡散層58が形成される。N型の低濃度拡散層58を形成する際には、ゲート電極36cにもN型のドーパント不純物が導入されることとなる。
次に、例えばイオン注入法により、フォトレジスト膜112及びゲート電極36cをマスクとして、半導体基板10内に例えばP型のドーパント不純物を導入する。ドーパント不純物としては、例えばBF2を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば35keVとする。イオン注入は、例えば4方向から行う。イオン注入の角度は、例えば28度とする。総ドーズ量は、例えば3.3×1013cm−2とする。こうして、ゲート電極36cの両側の半導体基板10内に、例えばP型のポケット領域(図示せず)が形成される。
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
この後、フォトレジスト膜112を剥離する(図16参照)。
次に、全面に、例えばCVD法により、絶縁膜48を形成する。絶縁膜48としては、例えばシリコン酸化膜を形成する。絶縁膜48の膜厚は、例えば70nmとする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜116を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜116をパターニングする(図17参照)。
次に、フォトレジスト膜116をマスクとして、例えば異方性エッチングにより絶縁膜48をエッチングする。これにより、メモリセルトランジスタ54のゲート電極36bの一方の側壁部分にサイドウォール絶縁膜48aが形成される。また、メモリセルトランジスタ54のゲート電極36bの他方の側壁からキャパシタ電極36aの端部に至る領域に、絶縁膜48bが形成される。また、NMOSトランジスタ64のゲート電極36cの側壁部分及びPMOSトランジスタ74のゲート電極36dの側壁部分には、それぞれサイドウォール絶縁膜48aが形成される。
この後、フォトレジスト膜116を剥離する(図18参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜118を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4及びPMOSトランジスタ形成領域6を開口する開口部120を、フォトレジスト膜118に形成する。
次に、図19に示すように、例えばイオン注入法により、フォトレジスト膜118、キャパシタ電極36a、ゲート電極36b,36d及びサイドウォール絶縁膜48a、48bをマスクとして、例えばP型のドーパント不純物を導入する。ドーパント不純物としては、例えばBを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば4keVとする。ドーズ量は、例えば6.0×1015cm−2とする。こうして、PMOSトランジスタ74のゲート電極36dの両側の半導体基板10内に、P型の高濃度拡散層70が形成される。低濃度拡散層68と高濃度拡散層70とにより、LDD構造のソース/ドレイン拡散層72が形成される。また、メモリセルトランジスタ54のゲート電極36bの一方の側の半導体基板10内に、高濃度拡散層50が形成される。メモリセルトランジスタ54のゲート電極36bの一方の側の半導体基板10内には、低濃度拡散層46と高濃度拡散層50とにより、LDD構造のソース/ドレイン拡散層52が形成される。一方、メモリセルトランジスタ54のゲート電極36bの他方の側の半導体基板10内には、低濃度拡散層46によりソース/ドレイン拡散層53が形成される。また、PMOSトランジスタ74のゲート電極36d、メモリセルトランジスタ54のゲート電極36b、及び、キャパシタ電極36aに、P型のドーパント不純物が高濃度に導入される。
この後、フォトレジスト膜118を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜122を形成する。
次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域5を開口する開口部124を、フォトレジスト膜122に形成する。
次に、図20に示すように、例えばイオン注入法により、フォトレジスト膜122、ゲート電極36c及びサイドウォール絶縁膜48aをマスクとして、例えばN型のドーパント不純物を導入する。ドーパント不純物としては、例えばP(リン)を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば8keVとする。ドーズ量は、例えば1.2×1016cm−2とする。こうして、NMOSトランジスタ64のゲート電極36cの両側の半導体基板10内に、N型の高濃度拡散層60が形成される。低濃度拡散層58と高濃度拡散層60とにより、LDD構造のソース/ドレイン拡散層62が形成される。また、NMOSトランジスタ64のゲート電極36cに、N型のドーパント不純物が高濃度に導入される。NMOSトランジスタ64のゲート電極36cにN型のドーパント不純物が導入されるため、良好な電気的特性を有するNMOSトランジスタ64を得ることができる。
この後、フォトレジスト膜122を剥離する。
次に、例えばRTA(Rapid Thermal Annealing、短時間アニール)法により、熱処理を行う。この熱処理は、ソース/ドレイン拡散層52,53,62,72中に導入されているドーパント不純物を拡散させるとともに活性化させるためのものである。熱処理温度は、例えば1025℃とする。熱処理時間は、例えば3秒とする。
次に、例えばスパッタリング法により、高融点金属膜(図示せず)を形成する。高融点金属膜としては、例えばコバルト膜を形成する。高融点金属膜の膜厚は、例えば8nmとする。
次に、熱処理を行う。熱処理温度は、例えば540℃とする。熱処理時間は、例えば30秒とする。これにより、高融点金属とシリコンとが反応し、金属シリサイド膜(図示せず)が形成される。金属シリサイド膜は、ソース/ドレイン拡散層52,62,72上、ゲート電極36b,36c,36d上、及び、キャパシタ電極36a上にそれぞれ形成される。
次に、未反応の高融点金属膜をエッチング除去する。
次に、図21に示すように、例えばCVD法により、層間絶縁膜76を形成する。層間絶縁膜76としては、例えばシリコン酸化膜を形成する。層間絶縁膜76の膜厚は、例えば1μmとする。
次に、例えばCMP法により、層間絶縁膜76の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、ソース/ドレイン拡散層52,62,72にそれぞれ達するコンタクトホール78を層間絶縁膜76に形成する。
次に、コンタクトホール78内に、例えばスパッタリング法により、グルー膜(図示せず)を形成する。グルー膜としては、例えばTiN膜を形成する。グルー膜の膜厚は、例えば100程度とする。
次に、例えばCVD法により、導電膜80を形成する。導電膜80としては、例えばタングステン膜を形成する。導電膜80の膜厚は、例えばコンタクトホール78内を埋め込むのに足りる膜厚とする。導電膜80は、導体プラグを形成するためのものである。
次に、例えばCMP法により、層間絶縁膜76の表面が露出するまで導電膜80を研磨する。これにより、コンタクトホール78内に導体プラグ80が埋め込まれる(図22参照)。
次に、導体プラグ80が埋め込まれた層間絶縁膜76上に、例えばスパッタリング法により導電膜82を形成する。導電膜82としては、例えばAl膜又はCu膜を形成する。導電膜82の膜厚は、例えば800nmとする。導電膜82は、配線を形成するためのものである。
次に、フォトリソグラフィ技術を用い、導電膜82をパターニングする。これにより、導体プラグ80に接続された配線82が形成される。
次に、配線82が形成された層間絶縁膜76上に層間絶縁膜84を形成する。
こうして、本実施形態による半導体装置が製造される(図23参照)。
(評価結果)
次に、本実施形態による半導体装置の評価結果を図25を用いて説明する。
図25は、ソース/ドレイン拡散層53の端部からトレンチ12cの下部に至る領域における不純物濃度を示すグラフである。図25の横軸におけるA,B,Cは、図3(a)におけるA,B,Cの位置にそれぞれ対応している。
比較例3は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.15×1013cm−2とした場合の不純物濃度である。図36に示す半導体装置は、例えばこのような条件でチャネルドープ層126が形成される。図36に示す半導体装置では、チャネルドープ層126が形成された領域における不純物濃度のピークが極めて高くなっている。
比較例4は、第1回目の不純物導入においては、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とし、第2回目の不純物導入においては、加速電圧を60keVとし、ドーズ量を3.0×1012cm−2とした場合の不純物濃度である。ドーパント不純物としては、いずれの場合にもAsを用いた。この場合には、チャネルドープ層が形成された領域において、ある程度の高さの濃度ピークが生じる。
実施例5は、本実施形態による半導体装置の場合である。即ち、第1回目の不純物導入においては、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とし、第2回目の不純物導入においては、加速電圧を40keVとし、ドーズ量を1.0×1012cm−2とした場合の不純物濃度である。ドーパント不純物としては、いずれの場合にもAsを用いた。図25から分かるように、本実施形態の場合には、不純物濃度プロファイルが極めて緩やかになり、トレンチ12cの上部から下部に向かって不純物濃度が漸減する。
図26は、フィールドリーク電流のシミュレーション結果を示すグラフである。図26の横軸は、キャパシタ電極の一方の端部側に形成されたソース/ドレイン拡散層とキャパシタ電極の他方の端部側に形成されたソース/ドレイン拡散層との間に印加した電圧を示している。図26の縦軸は、フィールドリーク電流、即ち、キャパシタ電極の一方の端部側に形成されたソース/ドレイン拡散層と、キャパシタ電極の他方の端部側に形成されたソース/ドレイン拡散層との間に流れる電流を示している。
比較例5は、図36に示す半導体装置の場合、即ち、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.15×1013cm−2とした場合のフィールドリーク電流を示している。図36に示す半導体装置では、フィールドリーク電流が極めて小さく抑えられている。
比較例6は、チャネルドープ層を以下のような条件で形成した場合のフィールドリーク電流を示している。第1回目の不純物導入においては、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とした。第2回目の不純物導入においては、加速電圧を60keVとし、ドーズ量を3.0×1012cm−2とした。ドーパント不純物としては、いずれの場合にもAsを用いた。比較例6の場合にも、フィールドリーク電流は比較的小さく抑えられている。
実施例6は、本実施形態による半導体装置の場合である。即ち、第1回目の不純物導入においては、加速電圧を100keVとし、ドーズ量を1.5×1012cm−2とし、第2回目の不純物導入においては、加速電圧を40keVとし、ドーズ量を1.0×1012cm−2とした。ドーパント不純物としては、いずれの場合にもAsを用いた。実施例6の場合、即ち、本実施形態の場合には、比較例5,6の場合よりはフィールドリーク電流が大きくなる。しかし、本実施形態においても、フィールドリーク電流が1×10−15A/μm程度と十分に小さいため、特段の問題はない。
このように、本実施形態では、ドーズ量が比較的低いチャネルドープ層26aと、ドーズ量が比較的低く、しかも、チャネルドープ層26aより浅いチャネルドープ層27とによりチャネルドープ領域25が形成されている。このため、本実施形態では、反転層42が形成される領域において極端に不純物濃度が高い領域が形成されない。より具体的には、本実施形態によれば、トレンチの上部から下部に向かって不純物濃度が漸減する。このため、本実施形態によれば、ソース/ドレイン拡散層52、53に負の電位を印加した際に反転層42の電位を十分に低くすることができ、キャパシタ40の蓄積電荷量を十分に確保することが可能となる。
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法を図27乃至図35を用いて説明する。図27は、本実施形態による半導体装置を示す断面図である。
(半導体装置)
本実施形態による半導体装置は、チャネルドープ層20aが素子分離領域14cの下部に接続されており、チャネルドープ層27によりチャネルドープ領域が形成されていることに主な特徴がある。
図27に示すように、メモリセル領域4における半導体基板10内には、例えばN型のチャネルストップ層20aが形成されている。本実施形態では、後述するように、絶縁膜14cの上部をエッチングする前にチャネルストップ層20aを形成するため、トレンチ12cの近傍領域におけるチャネルストップ層20aの深さが、トレンチ12cの近傍深い以外におけるチャネルストップ層20aの深さより深くなってしまうことがない。従って、チャネルストップ層20aは、トレンチ12cに埋め込まれた素子分離領域14cの下部に接続されている。
本実施形態では、チャネルストップ層20aがトレンチ12cに埋め込まれた素子分離領域14cの下部に接続されているため、素子分離領域14cの下部にチャネルストップ層26cを形成する必要がない(図8参照)。本実施形態では、チャネルストップ層26cを形成する必要がないため、チャネルストップ層26cを形成する際に形成されるチャネルドープ層26a、26bも形成されない。従って、本実施形態では、チャネルドープ層27によりチャネルドープ領域が形成されている。
このように、チャネルストップ層20aを素子分離領域14cの下部に接続し、チャネルドープ層27によりチャネルドープ領域を形成してもよい。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図28乃至図35を用いて説明する。図28乃至図34は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、半導体基板10を用意する工程から、トレンチ12a〜12c内に素子分離領域14a〜14cを埋め込む工程までは、図4(a)乃至図5(b)に示す半導体装置の製造方法を同様であるので説明を省略する(図28参照)。
次に、例えばスピンコート法により、フォトレジスト膜100を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4及びPMOSトランジスタ形成領域6を開口する開口部101を、フォトレジスト膜100に形成する。
次に、図29に示すように、フォトレジスト膜100をマスクとして、例えばイオン注入法により、半導体基板10内に例えばN型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばP(リン)を用いる。加速電圧は、例えば360keVとする。ドーズ量は、例えば1.0×1013cm−2とする。こうして、メモリセル領域4及びPMOSトランジスタ形成領域6における半導体基板10内に、例えばN型のチャネルストップ層20a,20bがそれぞれ形成される。チャネルストップ層20a,20bは、素子分離領域14a〜14c下におけるN型の不純物濃度を高く設定するためのものである。チャネルストップ層20a、20bは、素子分離領域14a〜14cの下部に接続される。こうして形成されたN型のチャネルストップ層20a,20bは、N型ウェルを兼ねるものである。
次に、例えばスピンコート法により、フォトレジスト膜96を形成する。
次に、フォトレジスト膜96をマスクとして、トレンチ12c内の絶縁膜14cをエッチングする。トレンチ12c内の絶縁膜14cをエッチングする際には、絶縁膜14cの一部がトレンチ12c内に残存するように、絶縁膜14cをエッチングする。ここでは、例えばトレンチ12c内の絶縁膜14cを170nmエッチングする。トレンチ12cの下部には、例えば130nmの厚さの絶縁膜14cが残存する(図30(a)参照)。
なお、シリコン窒化膜(研磨ストッパ膜)88が残存している状態でトレンチ12c内の絶縁膜14cをエッチングするのは、絶縁膜14cをエッチングする際に半導体基板10の表面等にダメージが加わるのを防止するためである。半導体基板10の表面にダメージが加わると、後工程において絶縁膜30等を形成する際に増速酸化が生じ、絶縁膜30等が過度に厚く形成されてしまう等の問題が生じるためである。
この後、フォトレジスト膜96を剥離する。
次に、例えばリン酸を用い、シリコン窒化膜88をエッチング除去する。
次に、例えばフッ酸を用い、シリコン酸化膜86をエッチング除去する。この際、トレンチ12cの下部に残存している絶縁膜14cもエッチングされる。トレンチ12cの下部に残存している絶縁膜14cの厚さは、例えば90nm程度となる(図30(b)参照)。
次に、図31(a)に示すように、例えば熱酸化法により、半導体基板10上及びトレンチ12c内に、保護膜90を形成する。保護膜90としては、例えばシリコン酸化膜を形成する。保護膜90の膜厚は、例えば10nmとする。保護膜90は、半導体基板10内にイオン注入法によりドーパント不純物を注入する際に、半導体基板10を保護するためのものである。
次に、スピンコート法により、フォトレジスト膜126を形成する。
次に、フォトリソグラフィ技術を用い、メモリセル領域4及びPMOSトランジスタ形成領域6を開口する開口部128を、フォトレジスト膜126に形成する。
次に、図31(b)に示すように、例えばイオン注入法により、半導体基板10内に例えばN型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばAs(砒素)を用いる。加速電圧は、例えば40keVとする。ドーズ量は、例えば1.0×1012cm−2とする。こうして、メモリセル領域4における半導体基板10内に、例えばN型のチャネルドープ層27が形成される。チャネルドープ層27における不純物濃度のピークの深さは、半導体基板10の表面から例えば14nm程度となる。即ち、半導体基板10の表面近傍領域にチャネルドープ層27が形成される。こうして、チャネルドープ層27によりチャネルドープ領域が形成される。
この後、フォトレジスト膜126を剥離する。
次に、例えばスピンコート法により、フォトレジスト膜104を形成する。
次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域5を開口する開口部106を、フォトレジスト膜104に形成する。
次に、図32に示すように、フォトレジスト膜104をマスクとして、例えばイオン注入法により、半導体基板10内に例えばP型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばBを用いる。加速電圧は、例えば150keVとする。ドーズ量は、例えば3.0×1013cm−2とする。こうして、NMOSトランジスタ形成領域5における半導体基板10内に、例えばP型のチャネルストップ層24が形成される。こうして形成されたP型のチャネルストップ層24は、P型ウェルを兼ねるものである。
次に、図33に示すように、フォトレジスト膜104をマスクとして、例えばイオン注入法により、半導体基板10内に例えばP型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばBを用いる。加速電圧は、例えば10keVとする。ドーズ量は、例えば3.9×1012cm−2とする。こうして、NMOSトランジスタ形成領域5における半導体基板10内に、例えばP型のチャネルドープ層28が形成される。チャネルドープ層28における不純物濃度のピークの深さは、半導体基板10の表面から例えば26nm程度となる。チャネルドープ層28は、NMOSトランジスタ64の電気的特性を制御するためのものである。
この後、フォトレジスト膜104を剥離する。
この後の工程は、図12(a)乃至図23に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図34参照)。
(評価結果)
次に、本実施形態による半導体装置の評価結果を図35を用いて説明する。
図35は、ソース/ドレイン拡散層53の端部からトレンチ12cの下部に至る領域における不純物濃度を示すグラフである。図35(b)の横軸におけるA,B,Cは、図35(a)におけるA,B,Cの位置にそれぞれ対応している。
比較例7は、ドーパント不純物としてAsを用い、加速電圧を100keVとし、ドーズ量を1.15×1013cm−2とした場合の不純物濃度である。図36に示す半導体装置は、例えばこのような条件でチャネルドープ層126が形成される。図36に示す半導体装置では、チャネルドープ層126が形成された領域における不純物濃度のピークが極めて高くなっている。
実施例7は、本実施形態による半導体装置の場合である。即ち、ドーパント不純物としてAsを用い、加速電圧を40keVとし、ドーズ量を1.0×1012cm−2とした場合の不純物濃度である。図35から分かるように、本実施形態の場合には、不純物濃度プロファイルが極めて緩やかになり、トレンチ12cの上部から下部に向かって不純物濃度が漸減する。
このように、本実施形態によれば、トレンチ12c内に絶縁膜14cが埋め込まれている状態でチャネルストップ層20aを形成するため、トレンチ12cの近傍領域におけるチャネルストップ層20aの深さが、トレンチ12cの近傍以外におけるチャネルストップ層20aの深さより深くなってしまうことがない。従って、チャネルストップ層20aは、トレンチ12cに埋め込まれた素子分離領域14cの下部に接続される。本実施形態では、チャネルストップ層20aがトレンチ12cに埋め込まれた素子分離領域14cの下部に接続されているため、素子分離領域14cの下部にチャネルストップ層26cを形成する必要がない(図8参照)。本実施形態では、チャネルストップ層26cを形成する必要がないため、チャネルストップ層26cを形成する際に形成されるチャネルドープ層26a、26bも形成されない。従って、本実施形態では、チャネルドープ層27によりチャネルドープ領域を形成することができる。このように、チャネルストップ層20aを素子分離領域14cの下部に接続し、チャネルドープ層27によりチャネルドープ領域を形成してもよい。
また、本実施形態によれば、研磨ストッパ膜88が残存している状態でトレンチ12c内の絶縁膜14cをエッチングするため、絶縁膜14cをエッチングする際に半導体基板10の表面等にダメージが加わるのを防止することができる。このため、本実施形態によれば、絶縁膜30等を形成する際に増速酸化が生じるのを防止することができ、絶縁膜30等が過度に厚く形成されてしまうのを防止することができる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、キャパシタ電極36a及びメモリセルトランジスタ54のゲート電極36bにP型のドーパント不純物を導入する場合を例に説明したが、キャパシタ電極36a及びメモリセルトランジスタ54のゲート電極36bの導電型はP型に限定されるものではない。例えばN型のドーパント不純物をキャパシタ電極36a及びメモリセルトランジスタ54のゲート電極36bに導入するようにしてもよい。この場合、ウェルやソース/ドレイン拡散層等の導電型を反対の導電型に適宜設定すればよい。