CN1855371A - 具有自行对准接触窗的半导体元件及其制造方法 - Google Patents
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Abstract
一种具有自行对准接触窗的半导体元件的制造方法。首先，于基底上形成多个隔离结构，以定义出有源区。接着，于基底上形成多个栅极结构。然后，于各栅极结构侧边的基底中，形成多个掺杂区。之后，于各栅极结构的侧壁上，形成多个第一间隙壁，并且于各隔离结构的侧壁上，形成多个第二间隙壁。接下来，于基底上形成介电层。再来，进行自行对准工艺，以于相邻二栅极结构之间的介电层中，形成多个接触窗开口。之后，再于接触窗开口中填入导电材料。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，特别是涉及一种具有自行对准接触窗的半导体元件及其制造方法。
背景技术
随着半导体技术的进步，元件的尺寸也不断地缩小，而进入深次微米的领域中。目前极大规模集成电路(ULSI)工艺已经发展到0.18微米以下，随着集成电路集成度的增加，金属和半导体的接触窗也愈来愈小。为了克服愈来愈小的线宽以及防止接触窗发生对准失误(misalignment)，一般采用自行对准接触窗(self-aligned contact，SAC)的设计。
图1绘示为现有具有自行对准接触窗的半导体元件100的上视示意图。图2A至图2D绘示为图1中，由I-I’剖面所得的X方向的制作流程剖面图。图3A至图3D绘示为图1中，由II-II’剖面所得的Y方向的制作流程剖面图。以下说明现有具有自行对准接触窗的半导体元件的制作方法。
首先，请同时参照图1、图2A与图3A，于基底102上形成多个浅沟槽隔离结构104，以定义出有源区101。浅沟槽隔离结构104的制作方法如下段的说明。
图4A至图4E绘示为图1中，由I-I’剖面所得的X方向的浅沟槽隔离结构的制作流程剖面图。首先，请参照图4A，于基底102上形成图案化的垫层103与图案化的掩模层105，而暴露出部分基底102，其中图案化的垫层103与图案化的掩模层105的总厚度大于1000埃。然后，请参照图4B，以图案化的垫层103与图案化的掩模层105为掩模，移除暴露的部分基底102，而于基底102中形成多个沟槽107。接着，请参照图4C，于基底102上形成氧化硅隔离材料层109，以覆盖图案化的掩模层105，并且填满沟槽107。接下来，请参照图4D，移除沟槽107以外的隔离材料层109。之后，请参照图4E，移除图案化的掩模层105以及图案化的垫层103，并利用氢氟酸蚀刻隔离材料层109，使其厚度变为300埃至400埃。
接着，请继续参照图1、图2A与图3A，在浅沟槽隔离结构104形成之后，在基底102上形成多个栅极结构106。其中，栅极结构106由位于下方的栅介电层108与位于上方的栅极层110所组成。然后，于各栅极结构106侧边的基底102中，形成多个掺杂区114。之后，于各栅极结构106的侧壁上，形成多个间隙壁112。
接着，请参照图1、图2B与图3B，于基底102上形成氮化硅层116，以覆盖基底102、浅沟槽隔离结构104、各栅极结构106与各间隙壁112。然后，于氮化硅层116上形成氧化硅层间介电层(ILD)118。
然后，请参照图1、图2C与图3C，进行自行对准工艺，于相邻的栅极结构106间的层间介电层118中，形成多个接触窗开口120，以暴露出掺杂区114。由于层间介电层118与浅沟槽隔离结构104的材料相同，为了避免在形成接触窗开口120的过程中伤及浅沟槽隔离结构104。因此，上述所形成的氮化硅层116在自行对准工艺中可视为一蚀刻阻挡层。详细的说明是，在形成接触窗开口120的过程中，会先于层间介电层118进行第一次蚀刻工艺，此蚀刻工艺会停止于氮化硅层116，然后进行清洗工艺，之后再于氮化硅层116进行另一次蚀刻工艺，以完成接触窗开口120的制作。
之后，请参照图1、图2D与图3D，于各接触窗开口120中填入导电材料。接着，去除过多的导电材料，以形成插塞结构122，完成具有自行对准接触窗的半导体元件100。
值得注意的是，通过氮化硅层的形成虽然可以避免在进行自行对准工艺时，损伤浅沟槽隔离结构。但是，为了形成这层氮化硅层却必须牺牲元件本身应有的集成度。进一步来说，当各浅沟槽隔离结构之间的距离越来越小，在形成氮化硅层时，可能会于浅沟槽隔离结构之间产生孔洞。因此，即使工艺技术已有所突破而朝向更小线宽迈进，但是为了避免孔洞产生，浅沟槽隔离结构之间仍须预留较大的空间，如此将影响元件集成度的提升。
发明内容
本发明的目的就是在提供一种具有自行对准接触窗的半导体元件及其制造方法，不但可避免接触窗对准失误，而且还能提升元件集成度。
本发明提出一种具有自行对准接触窗的半导体元件的制造方法，首先，于基底上形成多个隔离结构，以定义出有源区。其中，各隔离结构的顶部与基底表面相距一段距离。接着，于基底上形成多个栅极结构。然后，于各栅极结构侧边的基底中，形成多个掺杂区。之后，于各栅极结构的侧壁上，形成多个第一间隙壁，并且于各隔离结构的侧壁上，形成多个第二间隙壁。接下来，于基底上形成介电层，以覆盖基底以及上述的栅极结构、隔离结构、第一间隙壁与第二间隙壁。再来，进行自行对准工艺，以于相邻二栅极结构之间的介电层中，形成多个接触窗开口，以暴露出掺杂区。之后，再于接触窗开口中填入导电材料。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，各隔离结构的顶部与基底表面相距的距离例如至少为1000埃。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，于基底上形成隔离结构的方法例如是先于基底上形成图案化的垫层与图案化的掩模层，并暴露出部分基底。接着，以图案化的垫层与图案化的掩模层为掩模，移除暴露的部分基底，而于基底中形成多个沟槽。然后，于基底上形成隔离材料层，覆盖图案化的掩模层，并且填满沟槽。之后，移除沟槽以外的隔离材料层。接下来，移除图案化的掩模层与图案化的垫层。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，其中第二间隙壁与第一间隙壁可于相同或不同的步骤中形成。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，第一间隙壁或第二间隙壁的材料例如为氮化硅。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，介电层的材料可以为氧化硅，其例如是硼磷硅玻璃(BPSG)或四乙基硅酸酯(TEOS)-氧化硅。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的制造方法，栅极结构的形成方法例如是先于基底上形成栅介电层。接着，于栅介电层上形成栅极层。之后，将栅极层与栅介电层图案化。
本发明另提出一种具有自行对准接触窗的半导体元件，包括多个隔离结构、多个栅极结构、多个掺杂区、一介电层、多个导电插塞、多个第一间隙壁以及多个第二间隙壁。多个隔离结构配置于基底上，以定义出有源区，其中各隔离结构的顶部与基底表面相距一段距离。多个栅极结构配置于基底上，多个掺杂区配置于各栅极结构侧边的基底中，介电层覆盖基底以及上述隔离结构与栅极结构，多个导电插塞配置于介电层中且与掺杂区电连接，多个第一间隙壁配置于各栅极结构的侧壁且位于各导电插塞与各栅极结构之间，而多个第二间隙壁配置于各隔离结构的侧壁且位于各导电插塞与各隔离结构之间。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件，各隔离结构的顶部与基底表面相距的距离例如至少为1000埃。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件的结构，第一间隙壁及第二间隙壁的材料例如为氮化硅。
依照本发明的优选实施例所述的具有自行对准接触窗的半导体元件，介电层的材料可以为氧化硅，其例如为硼磷硅玻璃或四乙基硅酸酯-氧化硅。
本发明因在隔离结构以与栅极结构的侧壁都形成有间隙壁，所以在进行自行对准工艺时，可以有效避免对准失误，从而防止隔离结构以与栅极结构受到损害。此外，本发明通过在隔离结构的侧壁形成间隙壁以取代现有的氮化硅蚀刻阻挡层，因此在工艺上较为简单，且可提高元件集成度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
附图说明
图1绘示为现有具有自行对准接触窗的半导体元件的上视示意图。
图2A至图2D绘示为图1中，由I-I’剖面所得的X方向的制作流程剖面图。
图3A至图3D绘示为图1中，由II-II’剖面所得的Y方向的制作流程剖面图。
图4A至图4E绘示为图1中，由I-I’剖面所得的X方向的浅沟槽隔离结构的制作流程剖面图。
图5A绘示为依照本发明优选实施例的具有自行对准接触窗的半导体元件的上视示意图。
图5B绘示为图5A中，由I-I’剖面所得的X方向的具有自行对准接触窗的半导体元件的剖面示意图。
图5C绘示为图5A中，由II-II’剖面所得的Y方向的具有自行对准接触窗的半导体元件的剖面示意图。
图6A至图6E绘示为图5A之中，由I-I’剖面所得的X方向的制作流程剖面图。
图7A至图7E绘示为图5A之中，由II-II’剖面所得的Y方向的制作流程剖面图。
图8A至图8D绘示为图5A中，由I-I’剖面所得的X方向的隔离结构的制作流程剖面图。
简单符号说明
100、500：具有自行对准接触窗的半导体元件
101、501：有源区
102、502：基底
103、503：图案化的垫层
104：浅沟槽隔离结构
105、503：图案化的掩模层
106、506：栅极结构
107、507：沟槽
108、508：栅介电层
109、509：隔离材料层
110、510：栅极层
112、512、516：间隙壁
114、514：掺杂区
116：氮化硅层
118：层间介电层
120、520：接触窗开口
122、522：插塞结构
504：隔离结构
518：介电层
h：高度
具体实施方式
图5A绘示为依照本发明优选实施例的具有自行对准接触窗的半导体元件的上视示意图。图5B绘示为图5A中，由I-I’剖面所得的X方向的具有自行对准接触窗的半导体元件的剖面示意图。图5C绘示为图5A中，由II-II’剖面所得的Y方向的具有自行对准接触窗的半导体元件的剖面示意图。
请同时参照图5A图、5B图与5C，具有自行对准接触窗的半导体元件500包括多个隔离结构504、多个栅极结构506、多个掺杂区514、介电层518、多个导电插塞522、多个间隙壁512以及516。
隔离结构504配置于基底502上，以定义出有源区501，其中隔离结构504的顶部与基底502表面相距一段距离h。在本实施例中，上述的这段距离h例如至少为1000埃。栅极结构506配置于基底502上。其中，栅极结构506由位于下方的栅介电层508与位于上方的栅极层510所组成，栅介电层508的材料例如为氧化硅或其它合适的材料，栅极层510的材料例如为金属或多晶硅。
掺杂区514配置于各栅极结构506侧边的基底502中。介电层518覆盖基底502以及上述隔离结构504与栅极结构506，其中介电层518的材料可以为氧化硅，其例如为硼磷硅玻璃或四乙基硅酸酯-氧化硅。
导电插塞522配置于介电层518中，且与掺杂区514电连接，其中导电插塞522的材料例如为金属。间隙壁512配置于各栅极结构506的侧壁，且位于各导电插塞522与各栅极结构506之间，其中间隙壁512的材料例如为氮化硅。间隙壁516配置于各隔离结构504的侧壁，且位于各导电插塞522与各隔离结构504之间，其中间隙壁516的材料例如为氮化硅。
以下说明上述结构的制造方法。图6A至图6E绘示为图5A中，由I-I’剖面所得的X方向的制作流程剖面图。图7A至图7E绘示为图5A中，由II-II’剖面所得的Y方向的制作流程剖面图。
首先，请参照图5A、图6A与图7A，于基底502上形成多个隔离结构504，以定义出有源区501。其中，隔离结构504的顶部与基底502的表面相距一段距离h。在本实施例中，隔离结构504的顶部与基底502表面相距的距离h例如至少为1000埃。隔离结构504的制作方法如下段所述。
图8A至图8D绘示为图5A中，由I-I’剖面所得的X方向的隔离结构的制作流程剖面图。首先，请参照图8A，于基底502上形成图案化的垫层503与图案化的掩模层505，而暴露出部分基底502，其中图案化的垫层503与图案化的掩模层505的总厚度大于1000埃。然后，请参照图8B，以图案化的垫层503与图案化的掩模层505为掩模，移除暴露的部分基底502，而于基底502中形成多个沟槽507。接着，请参照图8C，于基底502上形成隔离材料层509，以覆盖图案化的掩模层505，并且填满沟槽507。接下来，请参照图8D，移除沟槽507以外的隔离材料层509、图案化的掩模层505以及图案化的垫层503，以形成隔离结构504。
接着，请继续参照图5A、图6A与图7A，在隔离结构504形成之后，于基底502上形成多个栅极结构506。其中，栅极结构506的形成方法例如是先于基底502上形成一整层的栅介电材料层(未绘示)，其材料例如是氧化硅，形成方法例如是热氧化法。接着，于栅介电材料层上形成一整层的栅极材料层(未绘示)。之后，将栅极材料层与栅介电材料层图案化，以形成由栅介电层508与栅极层510所构成的栅极结构506。
然后，于各栅极结构506侧边的基底502中，形成多个掺杂区514。其中，掺杂区514的形成方法例如是以离子注入或其它方式，将掺杂物注入基底502中。
之后，请参照图5A、图6B与图7B，于各栅极结构506的侧壁上，形成多个间隙壁512，并优选为同时于各隔离结构504的侧壁上，形成多个间隙壁516。其中，间隙壁512、516的材料例如为氮化硅或是其它与隔离结构504具有不同的蚀刻选择性的材料，其形成方法例如是于基底502上沉积一层间隙壁材料层(未绘示)，覆盖隔离结构504、栅极结构506与基底502，然后再进行各向异性蚀刻以形成间隙壁512、516。
特别是，由于本发明的隔离结构504的高度较高，因此在进行上述各向异性蚀刻工艺时，位于隔离结构504侧壁上的间隙壁材料层会保留下来，而形成间隙壁516。而且，所形成的间隙壁516在后续接触窗开口的工艺中亦具有类似蚀刻阻挡层的作用。另外，值得注意的是，在本实施例中，虽然是以间隙壁516、512于相同步骤中一起形成来说明，然非用以限定本发明。在其它实施例中，间隙壁516也可以于不同步骤中形成。
接下来，请参照图5A、图6C与图7C，于基底502上形成介电层518，以覆盖基底502以及上述的栅极结构506、隔离结构504、间隙壁512与516。其中，介电层518的材料可以为氧化硅，其例如为硼磷硅玻璃或四乙基硅酸酯-氧化硅。
接着，请参照图5A、图6D与图7D，进行自行对准工艺，以于相邻二栅极结构506之间的介电层518中，形成多个接触窗开口520，以暴露出掺杂区514。其中，形成接触窗开口520的方法例如是先于介电层518上形成图案化的光致抗蚀剂层(未绘示)，以暴露出预定形成接触窗开口处的介电层518，接着以图案化的光致抗蚀剂层(未绘示)为掩模，对介电层518进行蚀刻，之后去除图案化的光致抗蚀剂层，而形成接触窗开口520。
值得一提的是，在接触窗开口520形成的过程中，由于在隔离结构504以与栅极结构506的侧壁上都分别形成有间隙壁516、512。所以，通过间隙壁516、512的阻挡，可以有效避免对准失误，从而防止隔离结构504以与栅极结构506受到损害。而且，由于间隙壁516具有蚀刻阻挡层的功效，因此通过间隙壁516的形成可以取代如图2B所示的氮化硅层116。如此一来，不需于隔离结构之间预留较大的空间，从而可以提升元件集成度。
之后，请参照图5A、图6E与图7E，再于接触窗开口520中，填入导电材料，以形成导电插塞522。其中，形成导电插塞522的方法例如是先于介电层518上沉积导电材料，并填满接触窗开口520，之后利用例如为化学机械研磨工艺或是回蚀刻等方式，去除接触窗开口520以外的导电材料。
综上所述，本发明因在隔离结构以与栅极结构的侧壁都形成有间隙壁，所以在进行自行对准工艺时，可以有效避免对准失误，从而防止隔离结构以与栅极结构受到损害。此外，本发明通过在隔离结构的侧壁形成间隙壁以取代现有的氮化硅蚀刻阻挡层，因此在工艺上较为简单，且可提高元件集成度。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (16)
1、一种具有自行对准接触窗的半导体元件的制造方法，包括：
于一基底上形成多个隔离结构，而定义出一有源区，其中各该隔离结构的顶部与该基底表面相距一距离；
于该基底上形成多个栅极结构；
于各该栅极结构侧边的该基底中形成多个掺杂区；
于各该栅极结构的侧壁上形成多个第一间隙壁，并且于各该隔离结构的侧壁上形成多个第二间隙壁；
该基底上形成一介电层，覆盖该基底、该些栅极结构、该些隔离结构、该些第一间隙壁与该些第二间隙壁；
进行一自行对准工艺，以于相邻二该些栅极结构之间的该介电层中形成多个接触窗开口，而暴露出该些掺杂区；以及
于该些接触窗开口中填入一导电材料。
2、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该距离至少为1000埃。
3、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中于该基底上形成该些隔离结构的方法包括：
于该基底上形成一图案化的垫层与一图案化的掩模层，而暴露出部分该基底；
以该图案化的垫层与该图案化的掩模层为掩模，移除暴露的部分该基底，而于该基底中形成多个沟槽；
于该基底上形成一隔离材料层，覆盖该图案化的掩模层，并且填满该些沟槽；
移除该些沟槽以外的该隔离材料层；
移除该图案化的掩模层；以及
移除该图案化的垫层。
4、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该些第二间隙壁与该些第一间隙壁于相同步骤中形成。
5、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该些第二间隙壁与该些第一间隙壁于不同步骤中形成。
6、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该些第一间隙壁的材料包含氮化硅。
7、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该些第二间隙壁的材料包含氮化硅。
8、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该介电层的材料包含氧化硅。
9、如权利要求8所述的具有自行对准接触窗的半导体元件的制造方法，其中该介电层的材料包含硼磷硅玻璃(BPSG)或四乙基硅酸酯(TEOS)-氧化硅。
10、如权利要求1所述的具有自行对准接触窗的半导体元件的制造方法，其中该些栅极结构的形成方法包括：
于该基底上形成一栅介电层；
于该栅介电层上形成一栅极层；以及
图案化该栅极层与该栅介电层。
11、一种具有自行对准接触窗的半导体元件，包括：
一基底；
多个隔离结构，配置于该基底上，其中各该隔离结构的顶部与该基底表面相距一距离；
多个栅极结构，配置于该基底上；
多个掺杂区，配置于各该栅极结构侧边的该基底中；
一介电层，覆盖该基底、该些隔离结构与该些栅极结构；
多个导电插塞，配置该介电层中，且与该些掺杂区电连接；
多个第一间隙壁，配置于各该栅极结构的侧壁，且位于各该导电插塞与各该栅极结构之间；以及
多个第二间隙壁，配置于各该隔离结构的侧壁，且位于各该导电插塞与各该隔离结构之间。
12、如权利要求11所述的具有自行对准接触窗的半导体元件，其中该距离至少为1000埃。
13、如权利要求11所述的具有自行对准接触窗的半导体元件，其中该些第一间隙壁的材料包含氮化硅。
14、如权利要求11所述的具有自行对准接触窗的半导体元件，其中该些第二间隙壁的材料包含氮化硅。
15、如权利要求11所述的具有自行对准接触窗的半导体元件，其中该介电层的材料包含氧化硅。
16、如权利要求15所述的具有自行对准接触窗的半导体元件，其中该介电层的材料包含硼磷硅玻璃(BPSG)或四乙基硅酸酯(TEOS)-氧化硅。
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