CN1841710A - 集成电路及其制造方法 - Google Patents

Abstract

一种集成电路的制造方法，该集成电路包括具有电荷储存节点的一存储器，电荷储存节点部分配置于半导体基底的沟槽中，存储器包括晶体管，其包括第一源极/漏极区，该第一源极/漏极区电性耦合于该电荷储存节点，第一源极/漏极区位于该沟槽内的一第一侧边但不位于一第二侧边，该制造方法包括：于半导体基底中形成沟槽；形成第一构件以阻隔沟槽的一部分，该部分邻接于沟槽的第二侧边；形成导体材料，导体材料至少提供电荷储存节点的一部分，电荷储存节点的该部分邻接于该第一源极/漏极区的一位置，导体材料通过第一构件与邻接于沟槽内的第二侧边的沟槽的一部分阻隔；以及形成晶体管。本发明还涉及一种集成电路。

Description

集成电路及其制造方法

技术领域

本发明涉及集成电路的结构，特别是涉及包括存储器的集成电路结构。

背景技术

图1A是一动态随机存取存储器(DRAM)阵列的上视图。图1B表示沿着位线的阵列所绘示垂直平面剖视图，其沿着图1A的剖面线I-I’绘制。每一动态随机存取存储单元包括一储存电容，该储存电容具有一极板(plate)120，其形成于P型半导体基底130的沟槽124内。另一个电容极板134为基底130的埋入式N+掺杂区。电容极板134间以N+掺杂的带状区140互相连接，其中，带状区140于存储器运作时带有一固定的电压。位于沟槽表面的介电膜144将极板120电性隔离于基底130的极板134、带状区140以及覆盖其上的P型阱150。移除位于接触窗(Contact)区域160的沟槽侧壁的介电膜144，其中，接触窗区域160为基底130中N+掺杂的埋入式带状区164与极板120的物性接触位置。埋入式带状区164自沟槽侧壁延伸至存储单元的通路晶体管(Pass Transistor)的源极/漏极区170。通路晶体管栅极174为由穿越阵列的多晶硅字线(图1A)所提供。相同的数词174用于字线以及各栅极。通路晶体管的另一源极/漏极区180通过接触窗186(在图1A中以一圆点表示)与位线184(在图1A中以一直线表示)相连。在同一行(column)中，相邻存储单元的通路晶体管共享位线184与接触窗186。位线连接至现有技术的感测放大器(Sense Amplifier，未绘示)。请参考6440794号美国专利，此专利于2002年8月27日核发予金(Kim)，且于此作为参考依据。

每一行的存储单元为成对的组合。每一沟槽124具有侧边124.1与侧边124.2，侧边124.2朝向于同一对的另一存储单元，而侧边124.1背向同一对的另一存储单元。每一行的成对存储单元与邻行的成对存储单元的配置方式有一沿行方向的位移关系。在每行中，两个通路晶体管配置于相邻的成对存储单元之间。每一字线174隔行提供通路晶体管栅极，并越过其余各行的沟槽124。介电材料188提供一绝缘结构于基底130上的各成对存储单元的沟槽124之间，并阻隔极板120与覆盖其上的字线174。介电材料区域192(图1A)是以浅沟槽隔离技术(STI)制作，其提供基底邻近各行的存储器间的隔离结构。

图2绘示存储器阵列于制作中阶段的剖视图。将二氧化硅层210(垫氧化层)与氮化硅层220形成于基底130上，再以光刻技术图案化之，以定义沟槽124。蚀刻基底130以形成沟槽124。沉积砷掺杂的二氧化硅(亦称砷掺杂硅玻璃或ASG，未绘示)于沟槽124的底部。加热此结构以将砷扩散至基底130，并形成极板134。介电膜144与掺杂的多晶硅120于沟槽124内形成。介电膜144于沟槽124顶部的部分且特别于接触窗区域160处被移除。因此，多晶硅120于沟槽124顶部物性接触硅基底。

一掩模层310(图3)形成于此结构之上以保护邻近接触窗区域160的多晶硅120。透过掩模层310的开口处蚀刻氮化硅层220、二氧化硅层210、多晶硅120以及基底130，以于各成对存储单元中形成一区域320。用于介电材料区域192(图1A)的隔离沟槽可同时或在另一步骤中蚀刻基底130而形成。移除掩模层310，然后，沉积并研磨介电材料188(图4)以填充区域320以及隔离沟槽。

研磨介电材料188至所需深度。请参照图1B，移除二氧化硅层210与氮化硅层220。以离子注入法形成带状区140。接着，形成字线174、源极/漏极区170与180、带状区164，以及位线184。

目前需要对于存储单元隔离新技术，且以增进尺寸较小的存储器元件制造能力为佳。

发明内容

本节概述本发明的某些特征，而其它特征则于后续章节描述。本发明定义于附加的权利要求，且作为本节的参考。

在本发明的某些实施方式中，在多晶硅(极板120)沉积完成前，先形成一阻隔构件邻接于沟槽侧壁124.2，以阻隔后续部分极板120的多晶硅沉积于邻接沟槽侧壁124.2的区域。阻隔构件可为残留于最终结构的介电材料，或可为一牺牲层，其于多晶硅沉积后被移除以形成一空间予其它介电材料。可以利用包括多条笔直条状物的掩模来图案化阻隔构件，其中，各条状物以列(即字线)方向穿过存储器阵列。是以，因掩模列方向的位移而产生的误对准(Misalignment)并不会改变存储单元的几何形状，故此误对准是可被容忍的。若有任何误对准亦仅会发生于阵列边缘或周围区域。

实施方式有使用到STI者，在某些实施方式中，STI的沟槽深度的定义独立于极板120形状以及位于相邻列的沟槽124间的隔离结构形状，因此，STI的深度不为极板120与邻列的沟槽124的隔离结构两者所限制。所以，STI沟槽可较浅。(在图3中，若STI沟槽的蚀刻同步于多晶硅120以及位于区域320的基底130的蚀刻，则相较于极板120与邻列沟槽124的隔离结构两者所需的最终形状，STI的沟槽深度无法较浅。)较浅STI沟槽的使用可降低STI沟槽的深宽比值(Aspect Ratio)，并有益于无孔洞的介电材料沟槽填充。因此，STI沟槽的宽度可被缩小，而增加存储器的集成度。然而，本发明并不限于STI，亦可应用其它已知或被发明的电场隔离(Field Isolation)技术。

在某些实施方式中，位于侧壁124.2的沟槽侧壁有一基本上为笔直的部分，其由低于介电材料188底部隆起，并高于介电材料188底部与多晶硅120邻接于侧壁124.2的部分。请参照范例如图13B。

本发明不限于上述的特征与优点，某些实施例使用多晶硅与氧化硅以外的材料。本发明可应用于类似图1A的存储器配置(请参照图13A)，但并不限于此配置。本发明可应用于非DRAM的存储器，例如具有配置于沟槽内的浮置栅极(Floating Gate)的可电除且可程序只读存储器(EEPROM)。其它实施例以及各类变化仍在本发明的范围中，其中，本发明的范围定义于后附的权利要求。

附图说明

图1A为先前技术的存储器阵列的上视图。

图1B表示图1A中阵列的垂直剖视图。

图2至图4表示图1A中阵列的制造流程垂直剖视图。

图5、图6与图7A表示于本发明的部分实施例中，存储器阵列的制造流程垂直剖视图。

图7B为本发明的部分实施例中，存储器阵列的制造流程上视图。

图8与9A表示本发明的部分实施例中存储器阵列的制造流程垂直剖视图。

图9B与10A为本发明的部分实施例中存储器阵列的制造流程上视图。

图10B-10D、图11A、图11B、图12A-12C表示本发明的部分实施例中，存储器阵列的制造流程的垂直剖视图。

图13A为本发明的部分例中，存储器阵列的上视图。

图13B-13D表示本发明的部分实施例中，存储器阵列的垂直剖视图。

图14A为本发明的部分实施例中，存储器阵列的上视图。

图14B表示本发明的部分实施例中，存储器阵列的垂直剖视图。

图15为本发明的部分实施例中，存储器阵列的上视图。

图16表示本发明的部分实施例中，存储器阵列的垂直剖视图。

简单符号说明

120：极板、多晶硅、电荷储存节点

120.1、120.2、120.3：导体层、多晶硅

124：沟槽

124.1、124.2：侧壁、侧边

130：基底

134：极板

140、164：带状区

144：介电膜

144.1、144.2、188、188A、1320、1340：介电材料

150：P型阱

160：接触窗区域

170、180：源极/漏极区

174：栅极、字线、掺杂多晶硅

184：位线

186：接触窗

192：介电材料区域

210：二氧化硅层

220：氮化硅层

310：掩模层

320：区域

704：介电层

710、1010：掩模

1310：二氧化硅

1330：间隙壁

T：电荷储存节点的上表面部分

S：沟槽侧壁的笔直部分

I-I’、II-II’、III-III’：剖面线

具体实施方式

本节所描述的实施方式为揭示本发明，但并不限定本发明。尤其对于材料、尺寸、以及制造流程均不加以限定。本发明定义于后附的权利要求。

图5绘示本发明的一DRAM实施例于工艺开始阶段的示意图。存储器的上视图绘示于图13A，且一沿着位线184(剖面线I-I’)且穿越沟槽中心点的垂直平面剖视图绘示于图13B。沟槽124、位线184、源极/漏极区170与180，以及字线174配置如图1A与图1B，但介电材料188具有不同的配置。沿剖面线II-II’(其通过图13B中电容极板120的突出部分120.3)以及剖面线III-III’(其通过极板120的非突出部分)的字线垂直平面剖视图分别绘示于图13C与图13D。在图13B中，每一沟槽124具有相反方向的侧壁124.1与124.2。每一成对沟槽的两侧壁124.2朝向彼此。源极/漏极区170形成于侧壁124.1而非侧壁124.2。

如图5(沿剖面线I-I’的剖视图)所示，二氧化硅层210与氮化硅层220沉积并覆盖于P型单晶硅基底130(或基底中的P型阱或外延层)，再经过图案化以定义沟槽124。在一实施例中，二氧化硅层210是采低压化学气相沉积技术(LPCVD)，其于摄氏1000度至1150度的温度范围中，沉积25埃(Angstrom)至50埃的厚度，而氮化硅层220是以LPCVD于摄氏770度沉积150纳米至200纳米的厚度。(如前所述，其材料、尺寸，以及沉积技术仅为范例而不限定本发明。)基底130被蚀刻以形成沟槽124。此沟槽对于一最小光刻线宽为110纳米的工艺而言，其深度可大于7微米。沟槽宽度Dtw1在本例中为160纳米。

沉积并覆盖ASG(未绘示)于晶片并向下蚀刻至需要的深度，以保留部分于沟槽124底部。加热晶片以使砷由ASG扩散至基底130，因此，产生N+掺杂的电容极板134。蚀刻以移除ASG。形成一介电层144.1于沟槽表面。在一优选实施例中，介电材料144.1是以LPCVD形成厚度3纳米至4纳米的氮化硅，接着，以LPCVD在摄氏900度至1000度形成0.5纳米至2纳米厚的二氧化硅。

形成一导体层120.1于沟槽124以提供电容极板120(于图13B至图13D中的120.1、120.2与120.3)的底层部分。在一实施例中，导体层120.1为砷掺杂多晶硅，其以LPCVD沉积200纳米至240纳米的厚度，并向下蚀刻至低于N+极板134与带状区140(图13B至图13D)顶部的最终高度。在某些实施例中，多晶硅120.1会被蚀刻至低于基底130上表面0.7微米至1.3微米的深度。

如图6所示(沿剖面线I-I’所绘示的剖视图)，可选择性地移除介电材料144.1的暴露部分，并形成介电材料144.2(领氧化物层)于沟槽侧壁。在一实施例中，介电材料144.2为未掺杂的二氧化硅，其形成方式以四乙氧基硅烷(TEOS)为反应气体进行LPCVD而沉积20纳米至40纳米的厚度，沉积后随之进行一无掩模的各向异性(垂直)蚀刻，以移除位于氮化硅层220的上表面的介电材料144.2，及位于沟槽124底部的多晶硅120.1中间部分的介电材料144.2，而仅留下位于沟槽124、二氧化硅层210以及氮化硅层220的侧壁表面的氧化物。

导体层120.2形成于沟槽内并与导体层120.1物性接触。导体层120.2提供电容极板120的另一部分。在一实施例中，导体层120.2为砷掺杂多晶硅，其使用与导体层120.1相同的工艺沉积并进行回蚀(Etch Back)。在某些实施例中，导体层120.2的上表面较基底130的上表面低约100纳米至170纳米。

形成一介电层704(图7A，即沿剖面线I-I’绘示的剖视图)于目前结构上，其填满沟槽124的顶部并覆盖沟槽124，包括覆盖多晶硅120.2的全部上表面。介电层704会于多晶硅120.3(图13B)沉积时阻隔部分沟槽124，其如以下解说。介电层704可为一牺牲层，或可留在最终结构中。在某些实施例中，介电层704为二氧化硅，其以TEOS为反应气体配合高密度等离子体(HDP)以进行一化学气相沉积(CVD)，或进行一次常压化学气相沉积(SA-CVD)以形成200纳米至250纳米的厚度。沉积温度例如为摄氏380度至440度。可选择性地以化学机械研磨(CMP)研磨介电层704，其中，CMP以氮化硅层220为研磨停止层(此变化型式没有绘出)。

一个例如为光致抗蚀剂的掩模710(请参照图7A与其上视图，即图7B)形成于此结构上。如以下的说明，掩模710会定义介电材料188(图13B)下表面的形状。掩模710设置于沟槽侧壁上，并于侧壁124.2处与沟槽240部份重叠。在图7A与图7B中，掩模710也遮盖在每一成对存储单元的邻接沟槽124间的区域。掩模710横向延伸并跨越沟槽124约D1(图7A)的长度，其可能(但非必要)超过介电材料144.1与介电材料144.2的厚度。在某些实施例中，掩模710延伸到超过沟槽124中心点的位置，例如D1可为以行(即位线)方向测量的沟槽宽度Dtw1的一半。如图7B所绘示，掩模710可在阵列区域形成多条笔直条状物，每一条状物以列方向穿过阵列。因此，由列方向的位移造成的掩模误对准(misalignment)不会改变存储单元的几何形状，若有任何误对准，其仅会产生在边界或周围，故此误对准也可被容忍的。

如图8(沿剖面线I-I’所绘示的剖视图)所绘示，由掩模开口蚀刻以移除部分介电层704与介电材料144.2，此蚀刻停止于多晶硅120.2与氮化硅层220，在某些实施方式中，会使用含有氟化碳(C_XF_Y)的氧化物等离子体干式蚀刻技术。

移除光致抗蚀剂掩模710，并进行一短暂的湿式氧化物蚀刻，以移除所有介电层704与介电材料144.2的残余物，其中，此些残余物位于多晶硅120.2上方的暴露的沟槽侧壁上。在某些实施例中，会使用稀释的氢氟酸或缓冲的(Buffered)氢氟酸进行上述蚀刻。

将此结构置于热炉中，并在氮气环境中加热到摄氏650度至730度，以引入氮至沟槽的暴露的硅侧壁部分，而形成一薄氮化硅层(未绘示)于暴露的沟槽表面，且特别形成于接触窗区域160(图13B)。此层会阻止可能因多晶硅120.3所造成硅130的结晶差排(Crystal dislocation)的形成，而减少接合漏电(Junction Leakage)。该层的厚度例如为5埃至15埃。

形成导体层120.3(请参照图9A，即沿剖面线I-I’的剖视图。并参照图9B，即上视图)于晶片上。导体层120.3将提供部分电容极板120邻接于接触区域160。介电层704阻隔邻接于沟槽侧壁124.2的导体层120.3。因此，在某些实施例中，不再需要蚀刻来移除位于沟槽侧壁124.2的导体层120.3，如此可以产生容纳隔离介电材料188(图13B)的空间。在某些实施例中，导体层120.3为砷掺杂的多晶硅，其于摄氏550度至640度以LPCVD沉积至240纳米的厚度，并以CMP加以平坦化。CMP工艺停止于介电层704。(若在制作掩模710前，介电层704本身已在图7A的阶段以CMP研磨，且氧化物CMP停止于氮化硅层220，则多晶硅120.3的CMP可停止于氮化硅层220。)然后，以适当的蚀刻(例如等离子体干式蚀刻)蚀退(recess)多晶硅120.3。在某些实施例中，多晶硅120.3的上表面会被蚀退到低于基底130的上表面20纳米至60纳米。(可省略多晶硅的CMP，而直接蚀刻多晶硅120.3至最终的厚度。)

形成有源区掩模1010(请参照图10A，即上视图，并请参照图10B至图10D，即沿剖面线I-I’、II-II’、III-III’所绘示的剖视图)于晶片上以定义存储器行间的浅沟槽隔离(STI)区域192。在某些实施例中，掩模1010为硼掺杂的二氧化硅，其以TEOS为反应气体，于摄氏380度至450度中使用等离子体加强式CVD(PECVD)沉积200纳米至300纳米的厚度，再以光致抗蚀剂(未绘示)加以图案化。如图10A、10C与10D所绘示，若层1010为二氧化硅，当其被图案化时，可蚀刻并移除全部或部分位于STI区域的氧化物介电层704。

如图10A所绘示，掩模1010于阵列区域形成笔直的条状物，其中，每一条状物以行方向穿越阵列。因此，除阵列边界外，任何于行方向的掩模位移均不会影响到阵列的几何形状。

掩模1010亦可用于定义周边区的STI区域(未绘示)。

请参照图11A(沿剖面线II-II’所绘示的剖视图)与图11B(沿剖面线III-III’所绘示的剖视图)，进行对二氧化硅具蚀刻选择性的氮化硅蚀刻，以移除暴露的氮化硅层220。然后，进行一短暂的氧化物蚀刻，以移除二氧化硅层210的暴露部分。以对二氧化硅具选择性的方式蚀刻暴露的硅基底130与多晶硅120，以形成STI沟槽。

另外，可选择性地进行二氧化硅蚀刻以移除介电层704、掩模1010以及突出于多晶硅120之上的部分介电材料144.2，如分别沿剖面线I-I’、II-II’、III-III’所绘示的剖视图12A、图12B、图12C。形成介电材料188于晶片上以填入STI沟槽以及多晶硅120的上方区域。在某些实施例中，介电材料188为二氧化硅，其以高密度等离子体化学气相沉积技术(HDP CVD)沉积400纳米至500纳米的厚度，再以CMP平坦化并停止于氮化硅层220。介电材料188可使每个成对存储单元中的邻接沟槽互相隔绝。

此存储器的制造可使用与图1A的存储器相同的步骤来完成。在图13A至图13D的范例中，进行一掺杂物注入步骤以形成N+的带状区域140，其内部连接电容极板134。研磨或向下蚀刻氧化层188以减低表面的不平坦情形。移除氮化硅层220与二氧化硅层210。二氧化硅1310生长于硅基底130以提供通路晶体管的栅氧化层。沉积掺杂多晶硅174与介电材料1320(如氮化硅)。形成一光致抗蚀剂掩模(未绘示)以定义字线174。经由掩模开口蚀刻介电材料1320、掺杂多晶硅174、二氧化硅1310以形成堆栈栅极。形成介电材料间隙壁(Spacer)1330于字线的侧壁。掺杂物分别于间隙壁1330制作前、后注入，以形成浅掺杂(Lightly Doped)的源极/漏极区170与180、以及埋入式带状区164(埋入式带状区的掺杂亦可由多晶硅120的掺杂物扩散提供)。形成介电材料1340(如硼磷硅玻璃或BPSG)于晶片上。以现有技术形成接触插塞(Contact Plug)186与位线184，其中，亦可使用其它已知或被发明的存储器制作方法。字线174与位线184不必要为直线，而可曲折地穿过存储器。亦可能有其它变化方式。该“行方向”可定义为一般情形下沿着位线的方向，其跨越多条字线。而“列方向”可为一般情形下沿着字线的方向，其跨越多条位线。

图14A绘示另一可能的配置。图14B绘示沿着位线中剖面线I-I’所绘示的垂直平面剖视图。除存储单元于沟槽侧壁124.1非成对外，此存储器与图13A至图13D的存储器类似，且于每一存储单元中具有一通路晶体管，其配置于该存储单元的沟槽124的左方。沟槽侧壁124.2为反方向侧壁。制造流程可仿照图13A的存储器制作流程。图15绘示介电层704(以及掩模710)的上视图，形成的多条笔直条状物，其沿图14A的存储器的列方向穿越阵列。有源区掩模可与掩模1010(图10A)相同。亦有可能使用其它已知或被发明的配置。本发明可更进一步地应用于可电除与可程序只读存储器(EEPROMs)，其具有至少部分配置于沟槽内的浮置栅极(Floating Gate)，例如描述于YiDing于2002年9月19日提出的第10/252143号美国专利申请，且于此作为参考。

图13B与图14B绘示本发明的某些实施方式的特定结构特征。每一通路晶体管具有一源极/漏极区170，其电性耦合于相应可导电的电荷储存节点120(即120.1、120.2、120.3)。此耦合是通过穿越接触区域160的可导电路径而达成，但电容性的耦合亦为可能(例如于EEPROM中的情形)。源极/漏极区170形成于侧壁124.1上，而非于反向侧壁124.2上。在图13B中，在同一存储单元对中，沟槽侧壁124.2会面对彼此。在图14B中，每一侧壁124.1面对同一行中邻接沟槽的侧壁124.2。电荷储存节点120具有一突出部导体层120.3，其位于电荷储存节点120上表面且邻接沟槽侧壁124.1以及相应的源极/漏极区170。电荷储存节点120具有一横向连接突出部的上表面部分T(此为导体层120.2的上表面部分，其未被导体层120.3覆盖)。沟槽具有垂直的侧壁，但其不一定必要为垂直而可成其它角度。侧壁是笔直的，但亦不一定必要为笔直而可为其它形状。在图13B与图14B中，沟槽侧壁在每一侧边124.2具有一基本上为笔直的部分S，笔直的侧壁S部分高于多晶硅120.2的上表面T部分。在图13B与图14B中，侧壁的S部分延伸至高于基底130的上表面，但并不一定必要如此。

图16为与图13B相同，其去除了部分构件以提供较清晰的描述。介电材料144.1、介电材料144.2与介电材料188覆盖沟槽侧壁以及电荷储存节点120。数词188A表示介电材料188覆盖多晶硅120.2的上表面T的部分。介电材料188A延伸至位于沟槽侧壁124.2的侧边。量测垂直于沟槽侧壁(在图16中由右至左量测，亦请参照图7A)可得介电材料188A具有一D1的厚度。D1较位于侧壁124.1的介电材料144.1或介电材料144.2的厚度为大。因此，位于沟槽侧壁124.2侧边的介电材料厚度最大值大于位于沟槽侧壁124.1侧边的介电材料厚度最大值。侧壁的S部分由低于介电材料188A的底表面往上延伸至高于介电材料188A的底表面。

在一最小光刻线宽110纳米的实施例中，于行方向的沟槽宽度Dtw1(图7A)为160纳米。于列方向的沟槽宽度Dtw2(图13A)为230纳米。在列方向邻行的沟槽中心的间距Dtc1为220纳米。每一成对沟槽中，邻列内的沟槽中心的间距Dtc2为220纳米。量测图10A的掩模1010的邻接条状物的间距可得STI的宽度Dsw(图13A)为110纳米。位于基底130的STI深度Dsd(请参照图11A，其由基底的上表面向下量测)为445纳米。以上长度并非限定。

STI沟槽深度Dsd的定义与极板120的形状以及位于邻列的沟槽124的隔离结构的形状无关。因此，STI的深度不为极板120的形状与邻列沟槽124的隔离结构形状所限。所以，STI沟槽深度可更浅，或宽度可减小以提供较高的存储器集成度。

本发明不限于硅、特定的P或N的导电型式或其它前述的构件。其它的实施方式或变化型式仍属于本发明的范围，而本发明的范围于后附的权利要求加以定义。

Claims (17)

1、一种集成电路的制造方法，该集成电路包括具有可导电的一电荷储存节点的一存储器，该电荷储存节点至少部分配置于一半导体基底的一沟槽中，该存储器包括一晶体管，其包括位于该半导体基底中的一第一源极/漏极区，该第一源极/漏极区电性耦合于该电荷储存节点，该第一源极/漏极区位于该沟槽内的一第一侧边但不位于一第二侧边，该制造方法包括：

于该半导体基底中形成该沟槽；

形成一第一构件以阻隔该沟槽的一部分，该部分邻接于该沟槽的该第二侧边；

形成一导体材料，该导体材料至少提供该电荷储存节点的一部分，该电荷储存节点的该部分邻接于该第一源极/漏极区的一位置，该导体材料通过该第一构件与邻接于该沟槽内的该第二侧边的该沟槽的一部分阻隔；以及

形成该晶体管。

2、如权利要求1所述的制造方法，其中于至少一部分的电荷储存节点形成后，该制造方法还包括：

移除至少一部分的该第一构件；以及

形成一介电材料，该介电材料邻接于该沟槽的该第二侧边，且该介电材料至少填满该第一构件所阻隔的部分区域。

3、如权利要求1所述的制造方法，其中该第一构件为该存储器的介电构件。

4、如权利要求1所述的制造方法，其中：

该沟槽具有一基本上为笔直的侧壁部分，该侧壁部分位于该第二侧边的沟槽顶部；以及

该基本上为笔直的侧壁部分于该第一构件形成前未被蚀刻。

5、如权利要求1所述的制造方法，其中：

该存储器包括一存储器阵列，该存储器阵列包括多列与多行，其中该电荷储存节点为形成于该半导体基底的该存储器阵列的各个沟槽中所形成的多个电荷储存节点之一，其中该晶体管为该存储器阵列的多个晶体管之一，每个晶体管包括一第一源极/漏极区，每一第一源极/漏极区分别电性耦合于各该电荷储存节点，每一第一源极/漏极区分别位于各该沟槽的该第一侧边，但是不位于各该沟槽的该第二侧边；

其中，该第一构件为多个第一构件之一，而所形成的该些第一构件是用以阻隔邻接各该沟槽的该第二侧边的各该沟槽的一部份；

其中，该导体材料提供各该电荷储存节点的至少一部分，且该部分邻接于各该第一源极/漏极区的一位置，而该导体材料通过该些第一构件与邻接于各该沟槽内的该第二侧边的该沟槽的一部分阻隔。

6、如权利要求5所述的制造方法，其中该些第一构件为由一具多条笔直条状物的第一层所提供，每一条状物以列方向穿越该存储器阵列。

7、如权利要求5所述的制造方法，其中形成该些第一构件的过程包括：

形成一第一材料层以提供该些第一构件；以及

以包括多条笔直条状物的一掩模图案化该第一材料层，而该些条状物以列方向延伸并穿过该存储器阵列。

8、一种集成电路，其包括：

一半导体基底，包括一沟槽位于其中；

一存储器的电荷储存节点，至少部分位于该沟槽内；以及

一晶体管，包括一第一源极/漏极区于该半导体基底中，该第一源极/漏极区电性耦合于该电荷储存节点，其中于一垂直平面剖视图上，该沟槽具有一第一侧边以及与该第一侧边反向的一第二侧边，且该第一源极/漏极区位于该沟槽的该第一侧边而不位于该沟槽的该第二侧边；

其中，该电荷储存节点具有一突出部，该突出部位于该电荷储存节点的上表面，且位于该沟槽的该第一侧边，该突出部邻接于该第一源极/漏极区，而该电荷储存节点亦具有一上表面部分，横向邻接该突出部并位于该沟槽的该第二侧边；

其中，于该剖视图内，该沟槽的侧壁具有一基本上为笔直的侧壁部份，位于该沟槽的该第二侧边，且该侧壁部分由低于该电荷储存节点的上表面部分往上延伸至高出该电荷储存节点的上表面部分。

9、如权利要求8所述的集成电路，还包括一存储单元阵列，该存储单元阵列具有多列以及多行，其中，该电荷储存节点为该些存储单元之一的其中一部分，且该垂直剖视图为一沿行方向剖切的剖视图。

10、如权利要求9所述的集成电路，其中该沟槽为位于该半导体基底中的多个沟槽之一，且该电荷储存节点为该些存储单元的多个电荷储存节点之一，每一电荷储存节点至少部分位于各该沟槽中；

其中，该剖视图经过邻接沟槽的中心点。

11、如权利要求8所述的集成电路，还包括一介电材料，至少填满该电荷储存节点的上表面部分以上的沟槽。

12、如权利要求11所述的集成电路中，其中于该垂直剖视图中，横向邻接该突出部的该上表面部分横向延伸至约该沟槽的一半。

13、一种集成电路，其包括：

一半导体基底，包括一沟槽位于其中；

一存储器的电荷储存节点，至少部分位于该沟槽中；

一晶体管，具有一第一源极/漏极区于该半导体基底中，该第一源极/漏极区电性耦合于该电荷储存节点，其中，于一垂直平面剖视图内，该沟槽具有一第一侧边以及反向于该第一侧边的一第二侧边，且该第一源极/漏极区位于该沟槽的该第一侧边，但不位于该沟槽的该第二侧边；以及

一介电材料，位于该沟槽侧壁以及该电荷储存节点之间，其中，于该剖视图内，该介电材料于该沟槽的该第二侧边具有一介电部分，当垂直该沟槽侧壁量测厚度时，该介电部分的厚度大于位在该沟槽的该第一侧边上的介电材料厚度，且该沟槽侧壁具有一基本上为笔直的侧壁部分，其由该介电部分的底部往上延伸至高于该介电部分的底部。

14、如权利要求13所述的集成电路，还包括一存储单元阵列，具有多行以及多列，其中该电荷储存节点为该些存储单元之一的一部分，且该垂直剖视图为沿一行方向剖切的剖视图。

15、如权利要求14所述的集成电路，其中该沟槽为位于该半导体基底中的多个沟槽之一，且该电荷储存节点为该些存储单元的多个电荷储存节点之一，每一电荷储存节点至少部分位于各该沟槽中；

其中，该剖视图经过该邻接沟槽的中心点。

16、如权利要求13所述的集成电路，其中该电荷储存节点全部位于该沟槽中。

17、如权利要求16所述的集成电路，其中该介电部分横向延伸至约该沟槽的一半。

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