JPH02290050A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、キャパシタを有する半導体装置に関し、特に
該キャパシタの容量を増大し得るキャパシタ構造および
その製造方法に関するものである。

［従来の技術］ 従来の半導体装置において、集積回路を構成する受動素
子としてキャパシタは広く用いられている。このような
キャパシタを有する半導体装置の一例として、ＤＲＡＭ
　（Ｄｙｎａｍｉ　ｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓ
ｓ　　Ｍｅｍｏｒｙ）のメモリセルの断面構造が第７Ｆ
図に示されている。ＤＲＡＭのメモリセルは１つのＭＯ
　Ｓ　（Ｍｅ　ｔ　ａ　１０ｘｉｄｅ　　Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）｝ランジスタと１つのキャパシタとを
備える。

図において、ｐ型シリコン基板１表面には１対のｎ型拡
散層２ａ，２ｂ　（ソース・ドレイン）が形成されてい
る。ｎ型拡散層２　ａ　−．　２　ｂの間のｐ型シリコ
ン基板］上にはゲート酸化膜３が形成されている。さら
にゲート電極４がゲー１・酸化膜３の上に形成されてい
る。そして、ｎ型拡散層２ａ１２ｂ，ゲート酸化膜３お
よびゲート電極４がＭＯＳトランジスタを構成する。

一方、ｎ型拡散層２ｂ上にはシリコン窒化膜５が形成さ
れている。シリコン窒化膜５はキャパシタゲート絶縁膜
を構成する。シリコン窒化膜５表面上にキャパシタゲ−
１・電極６が形成されている。

そして、ｎ型拡散層２ｂ，ンリコン窒化膜５およびキャ
パシタゲート電極６がメモリセルのキャパシタを構成す
る。

さらに、ｎ型拡散層２ａにはビッ１・線７がコンタクト
ホールを介して接続される。各メモリセル間は素子分離
用酸化膜８によって絶縁分離される。

次に動作について説明する。第７Ｆ図を参照して、ＭＯ
Ｓトランジスタのゲー１・電極４に所定以上の電圧を印
加する。これによって、ソース電極となるｎ型拡散層２
ａとドレイン電極となるｎ型拡散層２ｂとの間のチャネ
ル領域９にｎ型反転層が形成される。そして、電荷はビ
ット線７からｎ型拡散層２ａおよび反転層を介してｎ型
拡散層２ｂへ移動する。さらに、この電荷はキャパシタ
を構成するキャパシタゲート電極６、シリコン窒化膜５
およびｎ型拡散層２ｂの表面に蓄積される。

蓄積された電荷は情報の記憶データとして働く。

ＤＲＡＭのメモリセルのメモリ機能は、各メモリセルの
キャパシタに蓄積された電荷の有無を判定して行なわれ
る。したがって、キャパシタの電荷蓄積容量は電荷の蓄
積の有無を判定し得るに十分な容量が要求される。キャ
パシタの容量は、その面積に比例し、その膜厚に反比例
する。近年高集積化を意図する半導体装置においては、
キャパタの面積の縮小が余儀なくされる。これに伴って
キャパシタ容量の確保のためにキャパシタゲート絶縁膜
（誘電体膜）の薄膜化が推し進められている。上記のＤ
ＲＡＭのメモリセルキャパシタにおいても、誘電体膜の
薄膜化が行なわれており、さらに高誘電率を有するシリ
コン窒化膜か用いられている。これによってキャパシタ
容量を確保している。

次に、上記のＤＲＡＭのメモリセルの製造方法を第７八
図ないし第７Ｆ図に従って説明する。

まず、第７Ａ図に示すように、ｐ型シリコン基板１表面
にＬＯＧＯＳ（Ｌｏｃａｌ　　Ｏｘｉｄａｔｉｏｎ　　
ｏｆ　　’Ｓｉｌｉｃｏｎ）法を用いて選択的に素子分
離用絶縁膜８を形成する。

次に第７Ｂ図に示すように、パターニングされたレジス
１・１０をマスクとしてｐ型シリコン基板１表面にｎ型
不純物イオン１１をイオン注入し、ｎ型拡散層２ｂを形
成する。

さらに、第７Ｃ図に示すように、レジスト１０を除去し
た後、減圧ＣＶＤ　（Ｃｈｅｍ　ｉ　ｃ　ａ　ＩＶａｐ
ｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒
化膜５を堆積する。

そして、第７Ｄ図に示すように、シリコン窒化膜５表面
上にポリシリコン層を堆積した後、このポリシリコン層
およびシリコン窒化膜５を所定の形状にパターニングす
る。この工程によってキヤパシタゲート電極６か形成さ
れる。

さらに、第７Ｅ図に示すように、ｐ型シリコン基板１表
面上に熱酸化法によってゲート酸化膜３を形成する。ゲ
ート酸化膜３表面上にポリシリコン層を形成する。そし
て、ポリシリコン層およびゲート酸化膜３を所定の形状
にパターニングする。

次に、パターニングされたゲート電極４をマスクとして
ｐ型シリコン基板１表面にｎ型不純物イオン１１をイオ
ン注入する。この工程によってｎ型拡散層２ａ、２ｂが
ｐ型シリコン基板１表面に形成される。

その後、第７Ｆ図に示すように、ＭＯＳ｝ランジスタや
キャパシタが形成されたｐ型シリコン基板１表面上に層
間絶縁膜１２を形成する。さらに、層間絶縁膜］２表面
上にビット線７を形成する。

ビット線７は層間絶縁膜１２中にコンタクトホールを介
してｎ型拡散層２ａに接続される。

［発明が解決しようとする課題］ 上記のような製造方法によって製造されるＤＲＡＭにお
いては、キャパシタのシリコン窒化膜５とｐ型シリコン
基板１表面との間にシリコン酸化膜１３が形成されるこ
とが問題となった。

このシリコン酸化膜１３に関する問題点を以下に説明す
る。なお、このシリコン酸化膜は、以下に説明する自然
酸化膜と、巻き込み酸化膜との総称として用いる。

従来の製造方法においては、シリコン基板１表面にｎ型
拡散層２ｂを形成する工程（第７Ｂ図）はイオン注入装
置などを用いて行なわれる。次に、シリコン基板１表面
にシリコン窒化膜５を形成する工程（第７Ｃ図）は減圧
ＣＶＤ装置などを用いて行なわれる。′この２つの製造
工程の間において、シリコン基板１は両装置間を搬送さ
れる。このとき、シリコン基板１はその表面が外気にさ
らされる。そして、その表面に空気中の酸素と反応した
自然酸化膜が形成される。第１１図は、この自然酸化膜
の膜厚と外気にさらされる時間との関係を示している。

この自然酸化膜１３は通常１０〜２０人程度の膜厚に形
成される。

また、第９図には減圧ＣＶＤ装置の概略構造が示されて
いる。ｐ型シリコン基板１は減圧ＣＶＤ装置１４の内部
で、その表面上にシリコン窒化膜５が形成される。減圧
ＣＶＤ装置は、反応管１５と、反応ガス導入部１６と真
空排気部１７とを備えている。反応管１５の外周には加
熱器１８が設けられている。

シリコン基板１は反応管１５の内部に載置される。そし
て、この反応管１５の内部で膜形成が行なわれる。とこ
ろが、この反応管１５内部にシリコン基板１を挿入する
際、外気が内部に混入する。

そして、この混入した外気は、５５０℃〜８５０℃に加
熱された炉内でシリコン基板１表面に酸化膜を形成する
。この酸化膜を巻き込み酸化膜と称する。

第１２図および第１３図は、この巻込み酸化膜の膜厚を
示した図である。第１２図は、反応管１５内の保持時間
と巻込み酸化膜の膜厚との関係を種々の反応炉の形式を
パラメータとして示したものである。第１３図は、反応
管内の処理温度と巻込み酸化膜の膜厚との関係を反応炉
内での保持時間をパラメータとして示したものである。

このように、従来のＤＲＡＭのメモリセルの製造方法に
おいては、キャパシタのシリコン窒化膜５とｐ型シリコ
ン基板１表面との間にシリコン酸化膜１３が形成される
。このために、キャパシタの誘電体層はシリコン酸化膜
１３とシリコン窒化膜５との多層膜構造となる。第８図
は、多′層膜構造が構成されたキャパシタの一例を示す
キャバシ夕の断面の透過走査電子顕微鏡写真である。本
図を参照して、シリコン酸化膜１３の形成が明確に判明
する。また、第１０図は、この多層膜を微量分析の方法
であるＡ　ｕ　ｇ　ｅ　ｒ電子分析により分析した膜中
の原子分析図を示している。図中、Ｎは窒素、Ｓｉはシ
リコン、Ｏは酸素を各々示している。そして、図中にも
記載のとおり、シリコン窒化膜５とシリコン基板１との
間にはシリコン酸化膜１３（自然酸化膜および巻き込み
酸化膜）が存在している。

次に、シリコン窒化膜５とシリコン酸化膜１３との多層
膜構造のキャパシタでは、シリコン窒化膜のみのキャパ
シタに比べて容量が低下することを説明する。仮に、シ
リコン窒化膜とシリコン酸化膜との比誘電率を２対１と
仮定する。このとき、シリコン窒化膜の膜厚が６０人で
あれば、この膜厚は等価な容量を有するシリコン酸化膜
の膜厚に換算すると３０人に相当する。ところが、多層
膜構造の場合、シリコン窒化膜の膜厚が６０人、シリコ
ン酸化膜の膜厚が１０Ａとすると、等価な容量を有する
シリコン酸化膜の膜厚は４０Ａとなる。

キャパシタの電荷蓄積容量は、誘電体層の膜厚が薄いほ
ど増加する。したがって、シリコン窒化膜とシリコン酸
化膜の多層膜構造は、シリコン窒化膜のみの゛単層膜構
造のキャパシタに比べて電荷蓄積容量が減少する。また
、自然酸化膜や巻込み酸化膜は意図的に形成されるもの
ではない。したがって、従来の製造方法においては、意
図した電荷蓄積容量より容量の低いキャパシタが形成さ
れるという問題があった。

したがって、本発明は上記のような問題点を解消するた
めなされたもので、絶縁膜層の膜厚が薄くかつ電荷蓄積
容量の優れたキャパシタを有する半導体装置およびその
製造方法を提供することを目的とする。

［課題を解決するための手段コ 本発明による半導体装置は、第１電極層と、第１電極層
の表面上に形成された膜厚が５人以下の酸化膜と、酸化
膜の表面上に積層された酸化膜とは異なる材質の誘電体
膜と、誘電体膜上に積層された第２電極層とを含むキャ
パシタを備えている。

また、本発明による半導体装置の製造方法は以下の工程
を備える。

ａ．　第１電極層を形成する工程。

ｂ，　第１電極層が形成された半導体基板を非酸化雰囲
気中に保持し、前記第１電極層の表面上に付随的に形成
された自然酸化膜を除去し第１電極層の表面を露川させ
る工程。

Ｃ．　半導体基板を引き続いて非酸化雰囲気中に保持し
た状態で第１電極層の表面上に自然酸化膜と異なる材質
の誘電体層を形成する工程。

ｄ．　誘電体層の表面上にキャパシタの第２電極層を形
成する工程。

［作用コ 本発明においては、第］電極層の表面上に誘電体膜を形
成する工程は、外気と遮断された非酸化雰囲気中で行な
われる。さらに、誘電体膜の形成前に、第１電極層の表
面を露出する工程を備えている。したがって、第１電極
層の表面と誘電体膜との間に自然酸化膜や巻込み酸化膜
の形成を防止することができる。

このような製造方法によって形成されたキャパシタは誘
電体膜として高誘電率の材料を使用し、薄膜化すること
が可能となる。そして、誘電体膜の優れた高誘電特性を
利用して電荷蓄積容量の大きいキャパシタを形成するこ
とができる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

最も好ましい実施例として、いわゆるプレーナ型キャパ
シタを有するＤＲＡＭのメモリセルの製造方法が第］Ａ
図ないし第ＩＦ図に示される。なお、第１Ａ図ないし第
ＩＦ図に示された製造方法は、第７八図ないし第７Ｆ図
を用いて説明された従来の製造方法とほぼ同一であるの
で、ここでの説明を省略する。本発明の製造方法におけ
る特徴点は、第ＩＢ図に示す工程および第１Ｃ図に示す
工程に示される。すなわち、キャパシタの第１電極を構
成するｐ型シリコン基板１中のｎ型拡散層２ｂと誘電体
膜を構成するシリコン窒化膜５との間にシリコン酸化膜
が形成されるのを防止する製造方法が用いられることで
ある。

まず、第１の方法は第２図を用いて説明される。

第１の方法はシリコン基板表面に形成された自然酸化膜
などを気相エッチングを用いて除去する方法である。第
２図は、改良された減圧ＣＶＤ装置の概略構造図を示し
ている。改良された減圧ＣｖＤ装置１９は２つの反応炉
２０ａ，２０ｂを備える。第１の反応炉２０ｇと第２の
反応炉２０ｂとの間にはロード／アンロードロック室２
１が形成されている。各反応炉２０ａ，２０ｂには真空
排気部２２ａ、２２ｂが設けられている。この減圧ＣＶ
Ｄ装置１９を用いて、ｎ型拡散層２ｂが形成されたシリ
コン基板コ−（ウエハ）を減圧ＣＶＤ装置１つの第２反
応炉２０ｂの内部に挿入する。次に、第２反応炉２０ｂ
の内部を真空排気部２２ｂを介して真空排気する。次に
、第２反応炉２０ｂに接続されたガス導入管２３から炉
内ヘフッ化水素（ＨＦ）の蒸気を導入する。そして、シ
リコン基板１表面に形成された自然酸化膜をエッチング
除去する。その後、ロード／アンロードロック室２］を
介してシリコン基板１を第１反応炉２Ｏａ内に移動させ
る。このとき、第１反応炉２Ｏａ内は非酸化雰囲気に設
定されている。その後、第１反応炉２Ｏａ内にガス導入
管２４を介して反応ガス（ＳｉＨ２Ｃ麩２，ＮＨ３）を
導入する。そして、ｐ型シリコン基板１表面上にシリコ
ン窒化膜５を堆積する。この方法では、シリコン是板１
表面の自然酸化膜除去からシリコン窒化膜５の薄膜形成
工程まで同一の装置内で行なわれる。このために、自然
酸化膜や巻込み酸化膜の形成を防止することができる。

次に、第２の方法が第３図を用いて説明される。

第２の方法は光励起された塩化水素ガスによるエッチン
グ法を用いたものである。そして、第３図に示した装置
がこの方法に用いられる。光励起エッチング法を利用し
た薄膜形成装置２５は、ウエハ導入室２６と反応室２７
およびロード／アンロードロック室２８とを備える。反
応室２７にはガス導入管２３が接続されている。ガス導
入管２３ハサラ１：ＨＣ　Ｌ　Ｓ　ｉ　Ｈ２Ｃ　ＩＬｚ
　、ＮＨ３オヨヒＮ２の各々のガス供給部に接続されて
いる。反応室２７の外部には紫外線の照射源２９および
加熱装置３０が形成されている。

シリコン．基板１はウェハ導入室２６内に載置される。

そしてロード／アンロードロック室２８を介して反応室
２７内部に載置される。反応室２７内は予め非酸化雰囲
気に設定されている。次に反応室２７内部にＨＣＱガス
が充填される。さらに紫外線照射源２９からシリコン基
板１表面に紫外線２９ａが照射される。反応室２７内の
ＨＣＩＩガスは紫外線２９ａによって分子を励起・解離
し、生じた活性な原子分子がシリコン基板１表面の自然
酸化膜に作用してこの自然酸化膜を除去する。

次に、反応室２７内を反応ガス（Ｓ　ｔＨ２Ｃ（ｊ２，
ＮＨ，’）雰囲気に設定し、加熱源３０からシリコン基
板１表面を加熱する。これにより、自然酸化膜が除去さ
れたシリコン基板１表面にシリコン窒化膜５が形成され
る。

この方法においても、シリコン基板１表面に自然酸化膜
や巻き込み酸化膜を生じることなくシリコン窒化膜５を
形成することができる。

さらに、第３の方法について第１４図を用いて説明する
。第３の方法は、シリコン基板１表面上の自然酸化膜を
除去する方法として低圧プラズマを用いる方法である。

第１４図に示す装置がこの方法に用いられる。この第３
の方法に用いられる薄膜形成装置４３は、プラズマエッ
チング室４４とＣＶＤ反応室４５とを備えている。プラ
ズマエッチング室４４は、その外周にプラズマ発生用の
高周波コイル４６を備えている。さらに、プラズマエッ
チング室４４には真空排気系４７と反応ガス供給系４８
とが接続されている。ＣＶＤ反応室４５は反応容器の外
部に抵抗加熱体４９を備えている。さらに、ＣＶＤ反応
室４５には反応ガス供給系４８が接続されている。また
、ＣＶＤ反応室４５とプラズマエッチング室４４との間
には、画室間の開閉を行なうゲートバルブ５０が設けら
れている。

本装置を用いた第３の方法において、まずシリコン基板
１はプラズマエッチング室４４内に導入される。反応ガ
ス供給系４８からプラズマ発生ガスとして水素と四フッ
化炭素との混合気体が導入される。そして、高周波コイ
ル４６によりプラズマを発生させ、シリコン基板１表面
の自然酸化膜がプラズマエッチング除去される。次に、
シリコン基板１にはゲートバルブ５０を介してＣＶＤ反
応室４５内へ移動される。このＣＶＤ反応室内で、シリ
コン基板１の表面上にシリコン窒化膜５が形成される。

以上のような製造方法を用いて形成されたキャパシタの
誘電体膜はシリコン窒化膜５のみから構成される。この
ことは第４図のＡｕｇｅｒ電子分析による誘電体膜の原
子分析結果の図によって明らかである。すなわち、第４
図において、シリコン窒化膜５の領域とシリコン基板１
領域との境界近傍では、酸素（０）の原子分布が低下し
ている。

すなわち、この界面においてシリコン酸化膜が存在して
いないことを示している。このように、シリコン基板１
と誘電体膜（シリコン窒化膜）５との間にシリコン酸化
膜が存在することを防止することにより、キャパシタの
容量は誘電体膜の高い誘電率を保持し、かつ優れたリー
ク電流特性を保持する。また、誘電体膜の薄膜化を促進
することができる。なぜなら、従来においては、誘電体
膜の薄膜化に伴なって自然酸化膜の影響が相対的に増大
し、キャパシタ容量の増大を阻害していたからである。

なお、本発明の製造方法を用いた場合、理想的には自然
酸化膜などのシリコン酸化膜の膜厚はＯとなる。しかし
、実際にはごくわずかであるがシリコン酸化膜の残留が
あることが想像される。さらに、シリコン酸化膜の検出
精度が最大５Ａ程度である。したがって、特許請求の範
囲に記載した酸化膜の膜厚か５人以下であるという文言
の意図は、５人以下でありさらに０の場合も含むもので
ある。

次に、本発明の好ましい他の実施例を第５図に示す。第
５図は、いわゆるスタックトキャパンタを有するＤＲＡ
Ｍの断面構造図である。ＤＲＡＭのメモリセル３１は１
つのＭＯＳ｝ランジスタ３２とキャパシタ３３とから構
成される。ＭＯＳ｝ランジスタ３２は、ｐ型シリコン基
板１中に形成された１対のｎ型拡散層２ａ，２ｂと、ｐ
型シリコン基板１表面上に形成されたゲート酸化膜３お
よびゲート電極４から構成される。キャパシタ３３はポ
リシリコンからなる下部電極層（ストレージノード）３
４と、下部電極層３４上に積層されたシリコン窒化膜か
らなる誘電体膜３５と、さらにその上に積層された上部
電極（セルプレ−１・）３６とから構成される。

このＤＲＡＭのキャパシタ３３に対して、本発１つ 明か下部電極３４上の誘電体膜３５の形成方法およびそ
の構造に適用される。すなわち、ポリシリコンからなる
下部電極３４の表面上に自然酸化膜（シリコン酸化膜）
が生じる場合には、前記の従来例と同様にキャパシタ容
量の低下が生じる。したがって、この自然酸化膜などの
存在を除去することによりキャパシタ３３の容量を増加
することができる。

さらに、本発明のさらに他の好ましい実施例について説
明する。第６図は、いわゆるトレンチキャパシタを有す
るＤＲＡＭの断面構造図である。

トレンチキャパシタを有するＤＲＡＭは１つのＭＯＳト
ランジスタ３２と１つのキャパシタ３３とから構成され
る。ＭＯＳＩ−ランジスタ３２はｐ型シリコン基板］中
に形成された１対のｎ型拡散層２ａ，２ｂと、ｐ型シリ
コン基板１表面上に形成されたゲート酸化膜３およびゲ
ート電極４とから構成される。キャパシタ３３はシリコ
ン基板１中に形成された溝部３７の中に形成される。溝
部３７の側壁には高濃度のｐ＋拡散層３８が形成されて
いる。溝部３７の内壁面およびｐ型シリコン基板１表面
上にシリコン窒化膜などからなる第１の誘電体膜３９が
形成されている。第１の誘電体膜３９の表面上には第１
電極４０が形成されている。

さらに第１電極４０の表面上には第２の誘電体膜４１が
形成されている。そして、さらに第２の誘電体膜４１の
表面上には第２電極４２が形成されている。

上記のようなＤＲＡＭのメモリセルにおいても、本発明
によるキャパシタの製造方法およびその構造は適用する
ことができる。すなわち、ｐ型シリコン基板１表面およ
び溝部３７の内表面上に形成される第１誘電体膜３９お
よび第１電極層４０の表面上に形成される第２誘電体膜
４］に対して、自然酸化膜の発生を防止することは可能
である。

これによって、トレンチキャパシタの電荷蓄積容量を増
大することができる。

なお、上記のスタックトキャパシタおよびトレンチキャ
パシタを有するＤＲＡＭの実施例においては、キャパシ
タ電極層にポリシリコンを用いて一２１ いるが、本発明はこれに限定されるものではない。

たとえばキャパシタの電極層として、Ｗ（タングステン
）、ＭＯ（モリブデン）などの高融点金属または、Ｗ，
ＭＯなどの高融点金属シリサイドを用い、かつ誘電体膜
としてＴｉｅ２　（二酸化チタン）、Ｔａ２０５　（酸
化タンタル）、金属酸化膜あるいはＰＺＴなどの強誘電
体膜を用いたキャパシタに対して本発明を適用すること
ができる。

［発明の効果］ 以上のように、本発明においては、キャパシタの第１電
極と誘電体膜との間に生じる酸化膜（自然酸化膜）を除
去し、あるいはその膜厚を５人以下と極めて薄く構成し
たので、酸化膜のキャパシタ容量への影響を排除し、か
つ誘電体膜の薄膜化を可能とし、高い誘電率を有する誘
電体膜を形成することによって電荷蓄積容量の優れたキ
ャパシタを有する半導体装置を実現することができる。

【図面の簡単な説明】

第１Ａ図、第ＩＢ図、第ＩＣ図、第ＩＤ図、第ＩＥ図お
よびｍｌＦ図は、本発明の第１実施例によるプレーナ型
キャパシタを有するＤＲＡＭのメモリセルの製造工程を
順に示した製造工程断面図である。第２図は、本発明の
ＤＲＡＭの製造工程に用いられるシリコン酸化膜（自然
酸化膜）除去およびシリコン窒化膜形成のための改良さ
れた減圧ＣＶＤ装置の概略構造図である。第３図は、第
２図と同様のシリコン酸化膜除去、シリコン窒化膜形成
工程に用いられる光励起エッチング機能を備えた薄膜形
成装置の概略構造図である。第４図は、本発明のＤＲＡ
Ｍの製造方法によって製造されたキャパシタの膜成分を
示す原子分析図である。 第５図は、本発明の第２の実施例によるスタックトキャ
バシタを有するＤＲＡＭのメモリセルの断面構造図であ
る。第６図は、本発明の第３の実施例によるトレンチキ
ャパシタを有するＤＲＡＭのメモリセルの断面構造図で
ある。 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図、第７Ｅ図お
よび第７Ｆ図は、従来のプレーナ型キャパシタを有する
ＤＲＡＭのメモリセルの製造工程を順に示した製造工程
断面図である。第８図は、従来の製造方法により製造さ
れたＤＲＡＭのプレーナ型キャパシタの断面の結晶構造
を示す透過型電子顕微鏡による顕微鏡写真である。第９
図は、従来のＤＲＡＭの製造に用いられる減圧ＣＶＤ装
置の概略構造図である。第１０図は、第８図に示したＤ
ＲＡＭのプレーナ型キャパシタの膜の原子分析図である
。第１１図は、シリコン基板表面に形成される自然酸化
膜の膜厚と外気との接触時間との関係を示す自然酸化膜
の膜厚相関図である。 第１２図は、従来の薄膜形成装置の反応工程でシリコン
基板表面に形成される巻込み酸化膜の膜厚と拡散炉の形
式および保持時間との相関関係図である。第１３図は、
従来の薄膜形成装置の処理温度とシリコン基板１表面に
形成される巻込み酸化膜の膜厚との相関図である。 第１４図は、第２図および第３図と同様に、本発明のＤ
ＲＡＭのキャパシタの製造工程に用いられる自然酸化膜
除去およびシリコン窒化膜形成に用いられるプラズマ発
生装置を有する薄膜形成装置の概略構造図である。 図において、１はｐ型シリコン基板、２ａ．２ｂはｎ型
拡散層、５はシリコン窒化膜、６はキャパシタゲート電
極、１３はシリコン酸化膜、１９は減圧ＣＶＤ装置、２
５は光励起エッチング機能を備えた薄膜形成装置、４３
はプラズマ発生装置を備えた薄膜形成装置を示している
。 なお、図中同一符号は、同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１電極層と、 前記第１電極の表面上に形成された膜厚が５Å以下の酸
   化膜と、 前記酸化膜の表面上に積層された前記酸化膜と異なる材
   質の誘電体膜と、 前記誘電体膜上に積層された第２電極層とから成るキャ
   パシタを備えた、半導体装置。
2. （２）キャパシタの第１電極層を形成する工程と、 前記第１電極層が形成された半導体基板を非酸化雰囲気
   中に保持し、前記第１電極層の表面上に付随的に形成さ
   れた自然酸化膜を除去し第１電極層の表面を露出させる
   工程と、 前記半導体基板を引き続いて非酸化雰囲気中に保持した
   状態で前記第１電極層の表面上に前記自然酸化膜とは異
   なる材質の誘電体層を形成する工程と、 前記誘電体層の表面上にキャパシタの第２電極層を形成
   する工程とを備えた、半導体装置の製造方法。