JP3095462B2 - 誘電素子、キャパシタ及びｄｒａｍ - Google Patents
誘電素子、キャパシタ及びｄｒａｍInfo
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/002—Details
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Description
【０００１】
【産業上の利用分野】本発明は、高誘電率で良好な絶縁
性を持つ誘電素子に関する。
性を持つ誘電素子に関する。
【０００２】
【従来の技術】従来用いられているキャパシタは、例え
ばＳi基板の一部にＮ+のドレインを作り、その上にＳｉ
Ｏ2層を作成し、さらにその上にポリシリコン電極を作
成して構成していたが、十分な誘電率を得ることが出来
なかった。近時、この種デバイスの集積度が高くなるに
従って、電極面積が小さくなるために誘電率の大きい物
質を用いることが要望されていた。
ばＳi基板の一部にＮ+のドレインを作り、その上にＳｉ
Ｏ2層を作成し、さらにその上にポリシリコン電極を作
成して構成していたが、十分な誘電率を得ることが出来
なかった。近時、この種デバイスの集積度が高くなるに
従って、電極面積が小さくなるために誘電率の大きい物
質を用いることが要望されていた。
【０００３】
【発明が解決しようとする課題】本発明は、前記従来の
要望に答えて、高誘電率で大きな絶縁性を持つ誘電素子
を新規に提供するものである。
要望に答えて、高誘電率で大きな絶縁性を持つ誘電素子
を新規に提供するものである。
【０００４】
【課題を解決するための手段】本発明にかかる誘電素子
は、Ｓi基板の上にＳｉＯ2の酸化膜を形成し、該酸化膜
の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉリッチ
ＳｉＯ2膜の析出したＳi領域を窒化して、ＳｉリッチＳ
ｉＯ2膜をＳｉリッチＳｉＯ2の窒化膜に形成してなるも
のである。
は、Ｓi基板の上にＳｉＯ2の酸化膜を形成し、該酸化膜
の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉリッチ
ＳｉＯ2膜の析出したＳi領域を窒化して、ＳｉリッチＳ
ｉＯ2膜をＳｉリッチＳｉＯ2の窒化膜に形成してなるも
のである。
【０００５】また、本発明はキャパシタとして、Ｓi基
板の上に酸化膜を形成し、該酸化膜の一部にＳｉリッチ
ＳｉＯ2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出した
Ｓi領域を窒化して、ＳｉリッチＳｉＯ2の窒化膜に形成
し、該窒化膜の上に電極膜を形成してなるものを提供す
る。
板の上に酸化膜を形成し、該酸化膜の一部にＳｉリッチ
ＳｉＯ2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出した
Ｓi領域を窒化して、ＳｉリッチＳｉＯ2の窒化膜に形成
し、該窒化膜の上に電極膜を形成してなるものを提供す
る。
【０００６】さらに、本発明はＤＲＡＭとして、Ｓi基
板の上に酸化膜を形成し、該酸化膜の一部にＳｉリッチ
ＳｉＯ2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出した
Ｓi領域を窒化して、ＳｉリッチＳｉＯ2の窒化膜に形成
してなる誘電素子と、Ｓi基板の上に酸化膜を形成し、
該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓ
ｉリッチＳｉＯ2膜の析出したＳi領域を窒化して、Ｓｉ
リッチＳｉＯ2の窒化膜に形成し、該窒化膜の上に電極
膜を形成してなるキャパシタを備えてなるものを提供す
る。
板の上に酸化膜を形成し、該酸化膜の一部にＳｉリッチ
ＳｉＯ2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出した
Ｓi領域を窒化して、ＳｉリッチＳｉＯ2の窒化膜に形成
してなる誘電素子と、Ｓi基板の上に酸化膜を形成し、
該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓ
ｉリッチＳｉＯ2膜の析出したＳi領域を窒化して、Ｓｉ
リッチＳｉＯ2の窒化膜に形成し、該窒化膜の上に電極
膜を形成してなるキャパシタを備えてなるものを提供す
る。
【０００７】
【作用】前記の如く、本発明の誘電素子は、ＳｉＯ2膜
層と、ＳｉリッチＳｉＯ2の窒化膜層とよりなり、Ｓｉ
リッチＳｉＯ2の窒化膜層はＳｉＯ2領域とＳｉ3Ｎ4領域
よりなるものである。
層と、ＳｉリッチＳｉＯ2の窒化膜層とよりなり、Ｓｉ
リッチＳｉＯ2の窒化膜層はＳｉＯ2領域とＳｉ3Ｎ4領域
よりなるものである。
【０００８】ＳｉＯ2膜層は十分な絶縁性（耐圧性）を
保つものであり、またＳｉリッチＳｉＯ2の窒化膜層は
ＳｉＯ2領域で絶縁性を保つ一方Ｓｉ3Ｎ4領域で誘電率
を高くするものである。すなわち、ＳｉリッチＳｉＯ2
の窒化膜層におけるＳｉ3Ｎ4領域はＳｉＯ2膜には絶縁
性で劣るが、良好な絶縁体であるため、ＳｉＯ2膜層を
従来より薄く形成することを可能にするものである。
保つものであり、またＳｉリッチＳｉＯ2の窒化膜層は
ＳｉＯ2領域で絶縁性を保つ一方Ｓｉ3Ｎ4領域で誘電率
を高くするものである。すなわち、ＳｉリッチＳｉＯ2
の窒化膜層におけるＳｉ3Ｎ4領域はＳｉＯ2膜には絶縁
性で劣るが、良好な絶縁体であるため、ＳｉＯ2膜層を
従来より薄く形成することを可能にするものである。
【０００９】一般に、キャパシタの容量は比誘電率に比
例するが、本発明ではＳｉＯ2より高誘電のＳｉ3Ｎ4領
域を一部形成しているため、同じ大きさのキャパシタで
比較した場合、容量は大きくなり、また、同容量比較し
た場合、１〜２割の薄型化が可能になる。また、ＳｉＯ
2とＳｉ3Ｎ4の比誘電率の値はそれぞれ３.９，７であ
る。
例するが、本発明ではＳｉＯ2より高誘電のＳｉ3Ｎ4領
域を一部形成しているため、同じ大きさのキャパシタで
比較した場合、容量は大きくなり、また、同容量比較し
た場合、１〜２割の薄型化が可能になる。また、ＳｉＯ
2とＳｉ3Ｎ4の比誘電率の値はそれぞれ３.９，７であ
る。
【００１０】
【実施例】以下、本発明を図面で示す実施例について説
明する。図１は、本発明の一実施例としてのＤＲＡＭセ
ルを示す断面図であり、図２は、本発明の今一つの実施
例としてのキャパシタの断面図である。
明する。図１は、本発明の一実施例としてのＤＲＡＭセ
ルを示す断面図であり、図２は、本発明の今一つの実施
例としてのキャパシタの断面図である。
【００１１】図２において、１０はＳｉＯ2膜層、８は
ＳｉリッチＳｉＯ2の窒化膜層で、８ａはＳｉＯ2領域、
８ｂはＳｉ3Ｎ4領域である。７はポリシリコン電極膜で
ある。８ｂのＳｉ3Ｎ4領域はＳｉリッチＳｉＯ2層の中
で析出したＳｉ領域を窒化して得たものである。
ＳｉリッチＳｉＯ2の窒化膜層で、８ａはＳｉＯ2領域、
８ｂはＳｉ3Ｎ4領域である。７はポリシリコン電極膜で
ある。８ｂのＳｉ3Ｎ4領域はＳｉリッチＳｉＯ2層の中
で析出したＳｉ領域を窒化して得たものである。
【００１２】図１は、図１の左側の１，２，４，５，
６，９，１２でトランジスタＴｒを構成し、図の左側１
２，６，１０，８，７，３でキャパシタＣを構成する。
６，９，１２でトランジスタＴｒを構成し、図の左側１
２，６，１０，８，７，３でキャパシタＣを構成する。
【００１３】図１中で、１はビット線、２はワード線、
３はセルプレート、４はソース、５はゲート電極、６は
ドレイン、７はポリシリコン電極膜、８はＳｉリッチＳ
ｉＯ2の窒化膜、９はゲート酸化膜、１０は酸化膜、１
１はＬＯＣＯＳ、１２はＳｉ基板を示す。
３はセルプレート、４はソース、５はゲート電極、６は
ドレイン、７はポリシリコン電極膜、８はＳｉリッチＳ
ｉＯ2の窒化膜、９はゲート酸化膜、１０は酸化膜、１
１はＬＯＣＯＳ、１２はＳｉ基板を示す。
【００１４】図１において、キャパシタ部分はＳｉＯ2
薄膜（１０ｎｍ程度以下）を形成後、ＳｉリッチＳｉＯ
2膜を成膜し、更に窒化し、電極（セルプレート；ポリ
シリコン，アルミ等）を形成する。このようにして形成
したＳｉリッチＳｉＯ2の窒化膜はＳｉＯｘとＳｉＮｘ
の二領域が主に形成されている。なお大きな絶縁性を必
要としない場合にはＳｉＯ2膜を用いず、逆に絶縁性が
必要な場合には、セルプレート下にＳｉＯ2膜を挿入し
た構造を採ることができる。
薄膜（１０ｎｍ程度以下）を形成後、ＳｉリッチＳｉＯ
2膜を成膜し、更に窒化し、電極（セルプレート；ポリ
シリコン，アルミ等）を形成する。このようにして形成
したＳｉリッチＳｉＯ2の窒化膜はＳｉＯｘとＳｉＮｘ
の二領域が主に形成されている。なお大きな絶縁性を必
要としない場合にはＳｉＯ2膜を用いず、逆に絶縁性が
必要な場合には、セルプレート下にＳｉＯ2膜を挿入し
た構造を採ることができる。
【００１５】上記の如き構成で、Ｓi基板１２の上に酸
化膜１０を形成し、該酸化膜の一部にＳｉリッチＳｉＯ
2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出したＳi領
域を窒化して、ＳｉリッチＳｉＯ2の窒化膜８に形成し
て誘電素子を提供することができる。
化膜１０を形成し、該酸化膜の一部にＳｉリッチＳｉＯ
2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出したＳi領
域を窒化して、ＳｉリッチＳｉＯ2の窒化膜８に形成し
て誘電素子を提供することができる。
【００１６】また、Ｓi基板１２の上に酸化膜１０を形
成し、該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成
し、該ＳｉリッチＳｉＯ2膜の析出したＳi領域を窒化し
て、ＳｉリッチＳｉＯ2の窒化膜８に形成し、該窒化膜
８の上にポリシリコン電極膜７を形成してキャパシタを
提供することができる。
成し、該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成
し、該ＳｉリッチＳｉＯ2膜の析出したＳi領域を窒化し
て、ＳｉリッチＳｉＯ2の窒化膜８に形成し、該窒化膜
８の上にポリシリコン電極膜７を形成してキャパシタを
提供することができる。
【００１７】さらに、Ｓｉ基板１２の上に酸化膜１０を
形成し、該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成
し、該ＳｉリッチＳｉＯ2膜の析出したＳｉ領域を窒化
して、ＳｉリッチＳｉＯ2の窒化膜８に形成してなる誘
電素子と、Ｓｉ基板１２の上に酸化膜１０を形成し、該
酸化膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉ
リッチＳｉＯ2膜の析出したＳｉ領域を窒化して、Ｓｉ
リッチＳｉＯ2の窒化膜８に形成し、該窒化膜８の上に
ポリシリコン電極膜７を形成してなるキャパシタＣとを
備えてＤＲＡＭを提供することができる。
形成し、該酸化膜の一部にＳｉリッチＳｉＯ2膜を形成
し、該ＳｉリッチＳｉＯ2膜の析出したＳｉ領域を窒化
して、ＳｉリッチＳｉＯ2の窒化膜８に形成してなる誘
電素子と、Ｓｉ基板１２の上に酸化膜１０を形成し、該
酸化膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉ
リッチＳｉＯ2膜の析出したＳｉ領域を窒化して、Ｓｉ
リッチＳｉＯ2の窒化膜８に形成し、該窒化膜８の上に
ポリシリコン電極膜７を形成してなるキャパシタＣとを
備えてＤＲＡＭを提供することができる。
【００１８】上記実施例に詳記した如く、本発明は、た
とえば、Ｓｉ基板の上に酸化膜を形成後ＳｉリッチＳｉ
Ｏ2膜を形成し、析出したＳｉ領域を窒化して、Ｓｉリ
ッチＳｉＯ2の窒化膜を作り、更に、ポリシリコン電極
膜を作りキャパシタを構成したものであるから、比誘電
率に比例するキャパシタの容量がＳｉＯ2より高誘電の
Ｓｉ3Ｎ4領域を一部形成しているため、同じ大きさのキ
ャパシタで比較した場合に大きくなり、また、同容量比
較した場合、１〜２割の薄型化が可能になるものであ
る。
とえば、Ｓｉ基板の上に酸化膜を形成後ＳｉリッチＳｉ
Ｏ2膜を形成し、析出したＳｉ領域を窒化して、Ｓｉリ
ッチＳｉＯ2の窒化膜を作り、更に、ポリシリコン電極
膜を作りキャパシタを構成したものであるから、比誘電
率に比例するキャパシタの容量がＳｉＯ2より高誘電の
Ｓｉ3Ｎ4領域を一部形成しているため、同じ大きさのキ
ャパシタで比較した場合に大きくなり、また、同容量比
較した場合、１〜２割の薄型化が可能になるものであ
る。
【００１９】
【発明の効果】したがって、本発明の誘電素子は比誘電
率の比較的高い物質を使うことを可能にし、また１０ｎ
ｍ以下の極薄ＳｉＯ2膜の使用を可能にし、さらに全体
の誘電率を高くすることでメモリーセル（キャパシタ）
の面積を小さくすることができる等の利点を有するもの
である。
率の比較的高い物質を使うことを可能にし、また１０ｎ
ｍ以下の極薄ＳｉＯ2膜の使用を可能にし、さらに全体
の誘電率を高くすることでメモリーセル（キャパシタ）
の面積を小さくすることができる等の利点を有するもの
である。
【図１】 本発明の一実施例としてＤＲＡＭセルの断面
図を示す。
図を示す。
【図２】 本発明の他の実施例としてキャパシタの断面
図を示す。
図を示す。
１ ビット線 ２ ワード線 ３ セルプレート ４ ソース ５ ゲート電極 ６ ドレイン ７ ポリシリコン電極膜 ８ ＳｉリッチＳｉＯ2の窒化膜 ９ ゲート酸化膜 １０ 酸化膜 １１ ＬＯＣＯＳ １２ Ｓｉ基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−156355（ＪＰ，Ａ) 特開 昭62−165357（ＪＰ，Ａ) 特開 昭63−58959（ＪＰ，Ａ) 特開 昭59−112657（ＪＰ，Ａ) 特開 昭60−85555（ＪＰ，Ａ) 特開 昭59−11665（ＪＰ，Ａ) 特開 昭62−69548（ＪＰ，Ａ) 特開 昭62−2563（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H03F 11/00
Claims (3)
- 【請求項１】 Ｓi基板の上に酸化膜を形成し、該酸化
膜の一部にＳiリッチＳｉＯ2膜を形成し、該Ｓｉリッチ
ＳｉＯ2膜の析出したＳi領域を窒化して、ＳｉリッチＳ
ｉＯ2の窒化膜に形成してなる誘電素子。 - 【請求項２】 Ｓi基板の上に酸化膜を形成し、該酸化
膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉリッ
チＳｉＯ2膜の析出したＳi領域を窒化して、Ｓｉリッチ
ＳｉＯ2の窒化膜に形成し、該窒化膜の上に電極膜を形
成してなるキャパシタ。 - 【請求項３】 Ｓi基板の上に酸化膜を形成し、該酸化
膜の一部にＳｉリッチＳｉＯ2膜を形成し、該Ｓｉリッ
チＳｉＯ2膜の析出したＳi領域を窒化して、Ｓｉリッチ
ＳｉＯ2の窒化膜を形成してなる誘電素子と、Ｓi基板の
上に酸化膜を形成し、該酸化膜の一部にＳｉリッチＳｉ
Ｏ2膜を形成し、該ＳｉリッチＳｉＯ2膜の析出したＳi
領域を窒化して、ＳｉリッチＳｉＯ2の窒化膜を形成
し、該窒化膜の上に電極膜を形成してなるキャパシタを
備えてなるＤＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03177911A JP3095462B2 (ja) | 1991-07-18 | 1991-07-18 | 誘電素子、キャパシタ及びｄｒａｍ |
| US07/871,493 US5187636A (en) | 1991-07-18 | 1992-04-21 | Dielectric device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03177911A JP3095462B2 (ja) | 1991-07-18 | 1991-07-18 | 誘電素子、キャパシタ及びｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529576A JPH0529576A (ja) | 1993-02-05 |
| JP3095462B2 true JP3095462B2 (ja) | 2000-10-03 |
Family
ID=16039221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03177911A Expired - Fee Related JP3095462B2 (ja) | 1991-07-18 | 1991-07-18 | 誘電素子、キャパシタ及びｄｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187636A (ja) |
| JP (1) | JP3095462B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| JPH0575133A (ja) * | 1991-09-11 | 1993-03-26 | Rohm Co Ltd | 不揮発性記憶装置 |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5792681A (en) * | 1997-01-15 | 1998-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication process for MOSFET devices and a reproducible capacitor structure |
| US6013553A (en) | 1997-07-24 | 2000-01-11 | Texas Instruments Incorporated | Zirconium and/or hafnium oxynitride gate dielectric |
| US6841439B1 (en) * | 1997-07-24 | 2005-01-11 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US7115461B2 (en) * | 1997-07-24 | 2006-10-03 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US6066525A (en) * | 1998-04-07 | 2000-05-23 | Lsi Logic Corporation | Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process |
| CN101351966A (zh) * | 2006-01-03 | 2009-01-21 | Nxp股份有限公司 | 串行数据通信系统和方法 |
| EP2278714B1 (en) * | 2009-07-02 | 2015-09-16 | Nxp B.V. | Power stage |
| US8867592B2 (en) | 2012-05-09 | 2014-10-21 | Nxp B.V. | Capacitive isolated voltage domains |
| US9007141B2 (en) | 2012-05-23 | 2015-04-14 | Nxp B.V. | Interface for communication between voltage domains |
| US8680690B1 (en) | 2012-12-07 | 2014-03-25 | Nxp B.V. | Bond wire arrangement for efficient signal transmission |
| US9467060B2 (en) | 2013-04-03 | 2016-10-11 | Nxp B.V. | Capacitive level shifter devices, methods and systems |
| US8896377B1 (en) | 2013-05-29 | 2014-11-25 | Nxp B.V. | Apparatus for common mode suppression |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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