JPH01100960A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01100960A JPH01100960A JP62257119A JP25711987A JPH01100960A JP H01100960 A JPH01100960 A JP H01100960A JP 62257119 A JP62257119 A JP 62257119A JP 25711987 A JP25711987 A JP 25711987A JP H01100960 A JPH01100960 A JP H01100960A
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- polycrystalline silicon
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- semiconductor integrated
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- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 230000010354 integration Effects 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、スタック
トキャパシタを有する半導体集積回路装置に適用して有
効な技術に関するものである。
トキャパシタを有する半導体集積回路装置に適用して有
効な技術に関するものである。
近年、１メガビット以上の高集積のダイナミックＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にお
いては、メモリセルとしていわゆるスタックトキャパシ
タ型セル（Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ
１ｌ）を用いたものが知られている（例えば、■電子材
料、１９８６年１月号、 ｐ、５８、■日経エレクトロ
ニクス、１９８５年６月３日号、ｐ、２１９）、このス
タックトキャパシタ型セルのスタックトキャパシタは、
電荷蓄積ノード及びプレートを構成する一対の多結晶シ
リコン膜の間に絶縁膜を挟んだ構造を有し、従来のプレ
ーナ型セルのキャパシタに比べて蓄積容量を大きくとる
ことができるという利点を有している。
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にお
いては、メモリセルとしていわゆるスタックトキャパシ
タ型セル（Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ
１ｌ）を用いたものが知られている（例えば、■電子材
料、１９８６年１月号、 ｐ、５８、■日経エレクトロ
ニクス、１９８５年６月３日号、ｐ、２１９）、このス
タックトキャパシタ型セルのスタックトキャパシタは、
電荷蓄積ノード及びプレートを構成する一対の多結晶シ
リコン膜の間に絶縁膜を挟んだ構造を有し、従来のプレ
ーナ型セルのキャパシタに比べて蓄積容量を大きくとる
ことができるという利点を有している。
しかしながら、上述のスタックトキャパシタを用いた場
合であっても、得られる蓄積容量には限界があり、この
ためより一層大きな蓄積容量を得るためにはキャパシタ
の占有面積を大きくせざるを得ないが、従ってメモリセ
ルの面積を低減するのが難しいという問題があった。
合であっても、得られる蓄積容量には限界があり、この
ためより一層大きな蓄積容量を得るためにはキャパシタ
の占有面積を大きくせざるを得ないが、従ってメモリセ
ルの面積を低減するのが難しいという問題があった。
本発明の目的は、スタックトキャパシタの集積密度の向
上を図ることができる技術を提供することにある。
上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、スタックトキャパシタの電荷蓄積ノードが複
層構造となっている。
層構造となっている。
上記した手段によれば、電荷蓄積ノードの複層化により
この電荷蓄積ノードの面積を増大させることができるの
で、その分だけスタックトキャパシタの蓄積容量の増大
を図ることができ、このためスタックトキャパシタの集
積密度の向上を図ることができる。
この電荷蓄積ノードの面積を増大させることができるの
で、その分だけスタックトキャパシタの蓄積容量の増大
を図ることができ、このためスタックトキャパシタの集
積密度の向上を図ることができる。
以下、本発明の実施例を図面を用いて具体的に説明する
。
。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
大１１０−
第１図は、本発明の実施例ＩによるダイナミックＲＡＭ
を示す平面図であり、第２図は、第１図のＡ−Ａ線に沿
っての断面図である。
を示す平面図であり、第２図は、第１図のＡ−Ａ線に沿
っての断面図である。
第１図及び第２図に示すように、実施例Ｉによるダイナ
ミックＲＡＭにおいては１例えばｐ型シリコン基板のよ
うな半導体基板１の表面に例えばＳｉＯ□膜のようなフ
ィールド絶縁膜２が設けられ。
ミックＲＡＭにおいては１例えばｐ型シリコン基板のよ
うな半導体基板１の表面に例えばＳｉＯ□膜のようなフ
ィールド絶縁膜２が設けられ。
これによって素子間分離が行われている。このフィール
ド絶縁膜２で囲まれた活性領域の表面には。
ド絶縁膜２で囲まれた活性領域の表面には。
例えばＳｕｎ、膜のようなゲート絶縁膜３が設けられ、
このゲート絶縁膜３及び前記フィールド絶縁膜２の上に
例えば−層目の多結晶シリコン膜から成るワード線Ｗ１
〜Ｗ４が設けられている。なお、これらのワード線Ｗ１
〜Ｗ４は、多結晶シリコン膜の上に例えばモリブデンシ
リサイド膜のような高融点金属シリサイド膜を設けた、
いわゆるポリサイド膜等により構成してもよい、また、
前記半導体基板１中には、前記ワード線Ｗ□、Ｗ４に対
して自己整合的に例えばｔ型のソース領域４及びドレイ
ン領域５が設けられている。そして、前記ワード線Ｗ□
と、これらのソース領域４及びドレイン領域５とにより
、アクセストランジスタＴ１が構成されている。同様に
、前記ワード線Ｗ４と、こわらのソース領域４及びドレ
イン領域５とにより。
このゲート絶縁膜３及び前記フィールド絶縁膜２の上に
例えば−層目の多結晶シリコン膜から成るワード線Ｗ１
〜Ｗ４が設けられている。なお、これらのワード線Ｗ１
〜Ｗ４は、多結晶シリコン膜の上に例えばモリブデンシ
リサイド膜のような高融点金属シリサイド膜を設けた、
いわゆるポリサイド膜等により構成してもよい、また、
前記半導体基板１中には、前記ワード線Ｗ□、Ｗ４に対
して自己整合的に例えばｔ型のソース領域４及びドレイ
ン領域５が設けられている。そして、前記ワード線Ｗ□
と、これらのソース領域４及びドレイン領域５とにより
、アクセストランジスタＴ１が構成されている。同様に
、前記ワード線Ｗ４と、こわらのソース領域４及びドレ
イン領域５とにより。
アクセストランジスタＴ２が構成されている。なお、こ
れらのアクセストランジスタＴいＴ２は、ドレイン領域
５に低不純物濃度部を設けることによりこのドレイン領
域近傍の電界を緩和した。いわゆるＬ Ｄ Ｄ （Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてもよ
い。
れらのアクセストランジスタＴいＴ２は、ドレイン領域
５に低不純物濃度部を設けることによりこのドレイン領
域近傍の電界を緩和した。いわゆるＬ Ｄ Ｄ （Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてもよ
い。
符号６．７．８はそれぞれ例えば二層目、三層目及び四
層目の多結晶シリコン膜であって、このうち多結晶シリ
コン膜８は、多結晶シリコン膜７に設けられたコンタク
トホール７ａを通じて多結晶シリコン膜６に接続されて
いる。この多結晶シリコン膜８は、多結晶シリコン膜６
とほぼ同一の面積を有し、かつこの多結晶シリコン膜６
と重なり合っている。符号９は１例えばＳｉＯ，／ＳＬ
、Ｎ。
層目の多結晶シリコン膜であって、このうち多結晶シリ
コン膜８は、多結晶シリコン膜７に設けられたコンタク
トホール７ａを通じて多結晶シリコン膜６に接続されて
いる。この多結晶シリコン膜８は、多結晶シリコン膜６
とほぼ同一の面積を有し、かつこの多結晶シリコン膜６
と重なり合っている。符号９は１例えばＳｉＯ，／ＳＬ
、Ｎ。
／ＳｉＯ□の三層構造の絶縁膜（誘電体膜）である。
そして、多結晶シリコン膜６．８（電荷蓄積ノード）と
、絶縁膜９と、多結晶シリコン膜７（プレート）とによ
り、スタックトキャパシタＣ１、Ｃ２が構成されている
。このスタックトキャパシタＣ□と前記アクセストラン
ジスタＴ１とにより、スタックトキャパシタ型セルが構
成されている。同様に、スタックトキャパシタＣ２と前
記アクセストランジスタＴ２とにより、他のスタックト
キャパシタ型セルが構成されている。なお、前記多結晶
シリコン膜６は、後述の絶縁膜１０に設けられたコンタ
クトホール１０ａを通じて前記ドレイン領域５に接続さ
れている。
、絶縁膜９と、多結晶シリコン膜７（プレート）とによ
り、スタックトキャパシタＣ１、Ｃ２が構成されている
。このスタックトキャパシタＣ□と前記アクセストラン
ジスタＴ１とにより、スタックトキャパシタ型セルが構
成されている。同様に、スタックトキャパシタＣ２と前
記アクセストランジスタＴ２とにより、他のスタックト
キャパシタ型セルが構成されている。なお、前記多結晶
シリコン膜６は、後述の絶縁膜１０に設けられたコンタ
クトホール１０ａを通じて前記ドレイン領域５に接続さ
れている。
上述の説明から明らかなように、二層目及び四層目の多
結晶シリコン膜６，８によりスタックトキャパシタＣ１
、Ｃ２の電荷蓄積ノードが構成されているので、同一の
占有面積に対してこれらのスタックトキャパシタＣ，，
Ｃ，の電荷蓄積ノードの面積を従来に比べて約２倍程度
増大させることができ、従ってその分だけ蓄積容量を増
大させることができる。これによって、十分な蓄積容量
を確保しつつスタックトキャパシタＣ１，Ｃ，の占有面
積の低減を図ることができるので、これらのスタックト
キャパシタＣ１，Ｃ，の集積密度の向上を図ることがで
きる。また、スタックトキャパシタＣ□、Ｃ２の占有面
積の低減によるメモリセルの面積の低減により、メモリ
セルの集積密度の向上を図ることができる。
結晶シリコン膜６，８によりスタックトキャパシタＣ１
、Ｃ２の電荷蓄積ノードが構成されているので、同一の
占有面積に対してこれらのスタックトキャパシタＣ，，
Ｃ，の電荷蓄積ノードの面積を従来に比べて約２倍程度
増大させることができ、従ってその分だけ蓄積容量を増
大させることができる。これによって、十分な蓄積容量
を確保しつつスタックトキャパシタＣ１，Ｃ，の占有面
積の低減を図ることができるので、これらのスタックト
キャパシタＣ１，Ｃ，の集積密度の向上を図ることがで
きる。また、スタックトキャパシタＣ□、Ｃ２の占有面
積の低減によるメモリセルの面積の低減により、メモリ
セルの集積密度の向上を図ることができる。
符号１０は例えばＳｉＯ□膜のような絶縁膜であって、
この絶縁膜１０に設けられたコンタクトホールエＯｂを
通じて前記ドレイン領域５に例えばアルミニウム膜から
成るビット線ＢＬが接続されている。
この絶縁膜１０に設けられたコンタクトホールエＯｂを
通じて前記ドレイン領域５に例えばアルミニウム膜から
成るビット線ＢＬが接続されている。
大嵐■工
第３図は、本発明の実施例■によるダイナミックＲＡＭ
を示す平面図であり、第４図は、第３図のＢ−Ｂ線に沿
っての断面図である。
を示す平面図であり、第４図は、第３図のＢ−Ｂ線に沿
っての断面図である。
第３図及び第４図に示すように、実施例■によるダイナ
ミックＲＡＭにおいては、スタックトキャパシタＣ１の
電荷蓄積ノードを構成する二層目の多結晶シリコン膜６
がワード線Ｗつの上方まで延びているとともに、スタッ
クトキャパシタＣ２の電荷蓄積ノードを構成する四層目
の多結晶シリコン膜８がワード線Ｗ１の上方まで延びて
おり。
ミックＲＡＭにおいては、スタックトキャパシタＣ１の
電荷蓄積ノードを構成する二層目の多結晶シリコン膜６
がワード線Ｗつの上方まで延びているとともに、スタッ
クトキャパシタＣ２の電荷蓄積ノードを構成する四層目
の多結晶シリコン膜８がワード線Ｗ１の上方まで延びて
おり。
これらの多結晶シリコン膜６，８が互いに重なり合って
いる。前記スタックトキャパシタＣ１は、多結晶シリコ
ン膜６と、絶縁膜９と、多結晶シリコン膜７とにより構
成され、スタックトキャパシタＣ２は、多結晶シリコン
膜８と、絶縁膜９と、多結晶シリコン膜７とにより構成
されている。この場合、プレートを構成する多結晶シリ
コン膜７は、これらのスタックトキャパシタＣＬ、 Ｃ
，で共通となっている。
いる。前記スタックトキャパシタＣ１は、多結晶シリコ
ン膜６と、絶縁膜９と、多結晶シリコン膜７とにより構
成され、スタックトキャパシタＣ２は、多結晶シリコン
膜８と、絶縁膜９と、多結晶シリコン膜７とにより構成
されている。この場合、プレートを構成する多結晶シリ
コン膜７は、これらのスタックトキャパシタＣＬ、 Ｃ
，で共通となっている。
上述のように、この実施例■においては、互いに隣接す
るスタックトキャパシタＣいＣ２の電荷蓄積ノードが互
いに重なり合っているので、その分だけこの電荷蓄積ノ
ードの面積を増大させることができ、従ってこれらのス
タックトキャパシタＣ１、Ｃ□の蓄積容量を増大させる
ことができる。
るスタックトキャパシタＣいＣ２の電荷蓄積ノードが互
いに重なり合っているので、その分だけこの電荷蓄積ノ
ードの面積を増大させることができ、従ってこれらのス
タックトキャパシタＣ１、Ｃ□の蓄積容量を増大させる
ことができる。
これによって、実施例■と同様に、スタックトキャパシ
タＣ１，Ｃ，の集積密度の向上を図ることができ、従っ
てメモリセルの集積密度の向上を図ることができる。
タＣ１，Ｃ，の集積密度の向上を図ることができ、従っ
てメモリセルの集積密度の向上を図ることができる。
以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば１本発明は、スタックトキャパシタを有する各種
半導体集積回路装置に適用することができる。なお、第
５図及び第６図に示すように、多結晶シリコン膜６．７
よりも下層の多結晶シリコン膜や高融点金属膜等により
ビット線ＢＬを構成し、このビット線ＢＬに設けられた
突出部ＢＬａがソース領域４にコンタクトした構造とす
ることにより、このビット線ＢＬのコンタクト部の上ま
で電荷蓄積ノードを延ばすことができるとともに、ビッ
ト線ＢＬの突出部ＢＬａによる段差により電荷蓄積ノー
ドが湾曲した構造となるので、上述の実施例！、■と同
様に、蓄積容量の増大によるスタックトキャパシタの集
積密度の向上を図ることができる。
半導体集積回路装置に適用することができる。なお、第
５図及び第６図に示すように、多結晶シリコン膜６．７
よりも下層の多結晶シリコン膜や高融点金属膜等により
ビット線ＢＬを構成し、このビット線ＢＬに設けられた
突出部ＢＬａがソース領域４にコンタクトした構造とす
ることにより、このビット線ＢＬのコンタクト部の上ま
で電荷蓄積ノードを延ばすことができるとともに、ビッ
ト線ＢＬの突出部ＢＬａによる段差により電荷蓄積ノー
ドが湾曲した構造となるので、上述の実施例！、■と同
様に、蓄積容量の増大によるスタックトキャパシタの集
積密度の向上を図ることができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、スタックトキャパシタの集積密度の向上を図
ることができる。
ることができる。
第１図は、本発明の実施例■によるダイナクＲＡＭを示
す平面図。 第２図は、第１図のＡ−Ａ線に沿っての断１第３図は、
本発明の実施例■によるダイナクＲＡＭを示す平面図、 第４図は、第３図のＢ−Ｂ線に沿っての断１第５図は、
ビット線の改良によりスタックヤパシタの蓄積容量の増
大を図ったダイナミＲＡＭを示す平面図、 第６図は、第５図のＣ−Ｃ線に沿っての断である。 図中、１・・・半導体基板、２・・・フィールド絶４・
・・ソース領域、５・・・ドレイン領域、６，７・・・
多結晶シリコン膜、９・・・絶縁膜、Ｗ１〜Ｗ。 −ド線、ＴＬ、Ｔ、・・・アクセストランジスタ、Ｃ８
・・・スタックトキャパシタである。
す平面図。 第２図は、第１図のＡ−Ａ線に沿っての断１第３図は、
本発明の実施例■によるダイナクＲＡＭを示す平面図、 第４図は、第３図のＢ−Ｂ線に沿っての断１第５図は、
ビット線の改良によりスタックヤパシタの蓄積容量の増
大を図ったダイナミＲＡＭを示す平面図、 第６図は、第５図のＣ−Ｃ線に沿っての断である。 図中、１・・・半導体基板、２・・・フィールド絶４・
・・ソース領域、５・・・ドレイン領域、６，７・・・
多結晶シリコン膜、９・・・絶縁膜、Ｗ１〜Ｗ。 −ド線、ＴＬ、Ｔ、・・・アクセストランジスタ、Ｃ８
・・・スタックトキャパシタである。
Claims (1)
- 【特許請求の範囲】 １、スタックトキャパシタを有する半導体集積回路装置
であって、前記スタックトキャパシタの電荷蓄積ノード
が複層構造となっていることを特徴とする半導体集積回
路装置。 ２、互いに隣接する前記スタックトキャパシタの前記電
荷蓄積ノードが互いに重なり合っていることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記電荷蓄積ノードが多結晶シリコン膜により構成
されていることを特徴とする特許請求の範囲第１項又は
第２項記載の半導体集積回路装置。 ４、前記スタックトキャパシタとアクセストランジスタ
とによりメモリセルが構成されていることを特徴とする
特許請求の範囲第１項〜第３項のいずれか一項記載の半
導体集積回路装置。 ５、前記半導体集積回路装置がダイナミックＲＡＭであ
ることを特徴とする特許請求の範囲第１項〜第４項のい
ずれか一項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257119A JPH01100960A (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257119A JPH01100960A (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100960A true JPH01100960A (ja) | 1989-04-19 |
Family
ID=17301993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257119A Pending JPH01100960A (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100960A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985718A (en) * | 1988-11-18 | 1991-01-15 | Nec Corporation | Semiconductor memory device of one transistor-one capacitor memory cell type |
| US5005072A (en) * | 1990-01-29 | 1991-04-02 | Micron Technology, Inc. | Stacked cell design for 16-megabit DRAM array having a pair of interconnected poly layers which enfold a single field plate layer and connect to the cell's storage node junction |
| US5233212A (en) * | 1990-05-02 | 1993-08-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having gate electrode spacing dependent upon gate side wall insulating dimension |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5438011A (en) * | 1995-03-03 | 1995-08-01 | Micron Technology, Inc. | Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| US6083831A (en) * | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
-
1987
- 1987-10-14 JP JP62257119A patent/JPH01100960A/ja active Pending
Cited By (15)
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