JPH05304271A - トレンチ型メモリセル - Google Patents
トレンチ型メモリセルInfo
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- JPH05304271A JPH05304271A JP4109511A JP10951192A JPH05304271A JP H05304271 A JPH05304271 A JP H05304271A JP 4109511 A JP4109511 A JP 4109511A JP 10951192 A JP10951192 A JP 10951192A JP H05304271 A JPH05304271 A JP H05304271A
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- Japan
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- memory cell
- film
- capacitors
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Abstract
(57)【要約】 （修正有）
【目的】ＳＴＴメモリセルの深さおよび穴径を増大する
ことなく、大容量のキャパシタおよび上記キャパシタを
有する半導体素子を提供することを目的とする。 【構成】Ｓｉ基板１上のトレンチ内に電極３ａ、容量絶
縁膜４ａ、電極３ｂによって構成されるキャパシタ構造
を複数回積層することによりキャパシタの積層構造を形
成する。そして、隣あった２つのキャパシタの一方の電
極を構成する導電膜の内側と外側を利用することによっ
て、上記１つの導電膜で２つのキャパシタの電極を形成
する。このように、キャパシタ構造の積層によって形成
された、一方の電極を共有する複数のキャパシタを１つ
のＭＯＳトランジスタと並列接続する。 【効果】（１）リフレッシュサイクルを長くすることに
より、低消費電力化が可能となる。 （２）耐アルファ線特性が向上する。 （３）信号量が大きくなるため、耐ノイズ特性が向上す
る。
ことなく、大容量のキャパシタおよび上記キャパシタを
有する半導体素子を提供することを目的とする。 【構成】Ｓｉ基板１上のトレンチ内に電極３ａ、容量絶
縁膜４ａ、電極３ｂによって構成されるキャパシタ構造
を複数回積層することによりキャパシタの積層構造を形
成する。そして、隣あった２つのキャパシタの一方の電
極を構成する導電膜の内側と外側を利用することによっ
て、上記１つの導電膜で２つのキャパシタの電極を形成
する。このように、キャパシタ構造の積層によって形成
された、一方の電極を共有する複数のキャパシタを１つ
のＭＯＳトランジスタと並列接続する。 【効果】（１）リフレッシュサイクルを長くすることに
より、低消費電力化が可能となる。 （２）耐アルファ線特性が向上する。 （３）信号量が大きくなるため、耐ノイズ特性が向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭのメモリセルに
関するものであり、特に大容量かつ高集積なメモリセル
を提供するために有効な技術である。
関するものであり、特に大容量かつ高集積なメモリセル
を提供するために有効な技術である。
【０００２】
【従来の技術】半導体装置の大容量化に伴い、高集積な
メモリセルが要求されるため、近年は上記メモリセルと
して、スタックトレンチ型（以下ＳＴＴと記す）のメモ
リセルが上記半導体素子において使用されている。図２
（ａ）に従来のＳＴＴメモリセルをＤＲＡＭに適用した
場合の断面構造の要部概略図を、図２（ｂ）に１トラン
ジスタ，１キャパシタで構成されるメモリセルの等価回
路図を示す。シリコン基板（以下Ｓｉ基板と記す）１に
ホトリソグラフィーおよびドライエッチングによって形
成されたトレンチ内に、熱酸化あるいは化学的気相法
（以下ＣＶＤ法と記す）によってシリコン酸化膜（以下
ＳｉＯ2膜と記す）２ａが形成されている。そして、上
記ＳｉＯ2膜２ａ上には、上記ＣＶＤ法，ホトリソグラ
フィー，ドライエッチングによってｐｏｌｙ−Ｓｉ膜３
ａが形成され、このｐｏｌｙ−Ｓｉ膜３ａが図２（ｂ）
におけるキャパシタＣ１の蓄積ノードＳＮである。さら
に、上記ｐｏｌｙ−Ｓｉ膜３ａ上には、上記ＣＶＤ法，
ホトリソグラフィー，ドライエッチングによってＳｉＯ
2膜２ｂが形成されており、上記ＳｉＯ2膜２ｂ上には、
上記ＣＶＤ法，ホトリソグラフィー，ドライエッチング
により形成されたｐｏｌｙ−Ｓｉ膜８が上記トレンチに
埋め込まれている。そして、このｐｏｌｙ−Ｓｉ膜８は
図２（ｂ）におけるキャパシタＣ１のプレート電極ＰＬ
１となっている。このようにして形成されたキャパシタ
Ｃ１は、拡散層６およびワード線ＷＬとしてのＭＯＳゲ
ートによって構成されたＭＯＳトランジスタＱ１と接続
され上記ＭＯＳトランジスタＱ１はビット線ＢＬと接続
されている。そして、上記ＭＯＳトランジスタＱ１およ
びキャパシタＣ１から構成されるＳＴＴメモリセルはＬ
ＯＣＯＳ酸化膜５によって、その周辺回路との素子分離
を行なっている。さらに、上記ＳＴＴメモリセルにおけ
るｐｏｌｙ−Ｓｉ膜によって形成された電極およびワー
ド線ＷＬ上にはパッシベーション膜７が形成されてい
る。しかし、このようなトレンチ型構造のＳＴＴメモリ
セルにおいて、近年のメモリの大容量化に対応していく
ためには、上記キャパシタの表面積を大きくしなければ
ならず、そのためには、上記メモリセルの深さｂを大き
くする、あるいは上記メモリセルの穴径ａを大きくする
ことが必要となる。しかし、上記メモリセルの穴径ａを
大きくすることは、半導体素子の高集積化上不利であ
り、上記メモリセルの深さｂを大きくすることは加工プ
ロセス上不利である。これは、具体的には上記ドライエ
ッチング工程において、トレンチにテーパーがつくこと
によって設計どおりの形状にならないことや、上記ＣＶ
Ｄ法の工程において、ＳｉＯ2膜、ｐｏｌｙ−Ｓｉ膜を
下地膜上に堆積させるときに、上記メモリセルにおいて
溝内と表面部における成膜速度が異なり、上記Ｓｉ基板
表面付近の成膜速度が速いため、穴が塞がってしまうと
いう問題点が有る。
メモリセルが要求されるため、近年は上記メモリセルと
して、スタックトレンチ型（以下ＳＴＴと記す）のメモ
リセルが上記半導体素子において使用されている。図２
（ａ）に従来のＳＴＴメモリセルをＤＲＡＭに適用した
場合の断面構造の要部概略図を、図２（ｂ）に１トラン
ジスタ，１キャパシタで構成されるメモリセルの等価回
路図を示す。シリコン基板（以下Ｓｉ基板と記す）１に
ホトリソグラフィーおよびドライエッチングによって形
成されたトレンチ内に、熱酸化あるいは化学的気相法
（以下ＣＶＤ法と記す）によってシリコン酸化膜（以下
ＳｉＯ2膜と記す）２ａが形成されている。そして、上
記ＳｉＯ2膜２ａ上には、上記ＣＶＤ法，ホトリソグラ
フィー，ドライエッチングによってｐｏｌｙ−Ｓｉ膜３
ａが形成され、このｐｏｌｙ−Ｓｉ膜３ａが図２（ｂ）
におけるキャパシタＣ１の蓄積ノードＳＮである。さら
に、上記ｐｏｌｙ−Ｓｉ膜３ａ上には、上記ＣＶＤ法，
ホトリソグラフィー，ドライエッチングによってＳｉＯ
2膜２ｂが形成されており、上記ＳｉＯ2膜２ｂ上には、
上記ＣＶＤ法，ホトリソグラフィー，ドライエッチング
により形成されたｐｏｌｙ−Ｓｉ膜８が上記トレンチに
埋め込まれている。そして、このｐｏｌｙ−Ｓｉ膜８は
図２（ｂ）におけるキャパシタＣ１のプレート電極ＰＬ
１となっている。このようにして形成されたキャパシタ
Ｃ１は、拡散層６およびワード線ＷＬとしてのＭＯＳゲ
ートによって構成されたＭＯＳトランジスタＱ１と接続
され上記ＭＯＳトランジスタＱ１はビット線ＢＬと接続
されている。そして、上記ＭＯＳトランジスタＱ１およ
びキャパシタＣ１から構成されるＳＴＴメモリセルはＬ
ＯＣＯＳ酸化膜５によって、その周辺回路との素子分離
を行なっている。さらに、上記ＳＴＴメモリセルにおけ
るｐｏｌｙ−Ｓｉ膜によって形成された電極およびワー
ド線ＷＬ上にはパッシベーション膜７が形成されてい
る。しかし、このようなトレンチ型構造のＳＴＴメモリ
セルにおいて、近年のメモリの大容量化に対応していく
ためには、上記キャパシタの表面積を大きくしなければ
ならず、そのためには、上記メモリセルの深さｂを大き
くする、あるいは上記メモリセルの穴径ａを大きくする
ことが必要となる。しかし、上記メモリセルの穴径ａを
大きくすることは、半導体素子の高集積化上不利であ
り、上記メモリセルの深さｂを大きくすることは加工プ
ロセス上不利である。これは、具体的には上記ドライエ
ッチング工程において、トレンチにテーパーがつくこと
によって設計どおりの形状にならないことや、上記ＣＶ
Ｄ法の工程において、ＳｉＯ2膜、ｐｏｌｙ−Ｓｉ膜を
下地膜上に堆積させるときに、上記メモリセルにおいて
溝内と表面部における成膜速度が異なり、上記Ｓｉ基板
表面付近の成膜速度が速いため、穴が塞がってしまうと
いう問題点が有る。
【０００３】
【発明が解決しようとする課題】本発明は、ＳＴＴメモ
リセルの深さおよび穴径を増大することなく、大容量の
キャパシタおよび上記キャパシタを有する半導体素子を
提供することを目的とする。
リセルの深さおよび穴径を増大することなく、大容量の
キャパシタおよび上記キャパシタを有する半導体素子を
提供することを目的とする。
【０００４】
【課題を解決するための手段】Ｓｉ基板上のトレンチ内
に電極、容量絶縁膜、電極によって構成されるキャパシ
タ構造を複数回積層することによりキャパシタの積層構
造を形成する。そして、隣あった２つのキャパシタの一
方の電極を構成する導電膜の内側と外側を利用すること
によって、上記１つの導電膜で２つのキャパシタの電極
を形成する。このように、キャパシタ構造の積層によっ
て形成された、一方の電極を共有する複数のキャパシタ
を１つのＭＯＳトランジスタと並列接続する。
に電極、容量絶縁膜、電極によって構成されるキャパシ
タ構造を複数回積層することによりキャパシタの積層構
造を形成する。そして、隣あった２つのキャパシタの一
方の電極を構成する導電膜の内側と外側を利用すること
によって、上記１つの導電膜で２つのキャパシタの電極
を形成する。このように、キャパシタ構造の積層によっ
て形成された、一方の電極を共有する複数のキャパシタ
を１つのＭＯＳトランジスタと並列接続する。
【０００５】
【作用】複数回積層して構成されたキャパシタ構造にお
いて、上記キャパシタの任意の積層回数により、任意の
数の並列接続のキャパシタを形成することができ、キャ
パシタの表面積を大きくすることができる。このため、
高集積かつ大容量のメモリセルおよび半導体素子が実現
できる。そして、上記メモリセルを用いたダイナミック
型ＲＡＭにおいては、リフレッシュサイクルを長くして
低消費電力化、耐アルファ線特性の向上、大信号量によ
る耐ノイズ特性の向上が可能となる。
いて、上記キャパシタの任意の積層回数により、任意の
数の並列接続のキャパシタを形成することができ、キャ
パシタの表面積を大きくすることができる。このため、
高集積かつ大容量のメモリセルおよび半導体素子が実現
できる。そして、上記メモリセルを用いたダイナミック
型ＲＡＭにおいては、リフレッシュサイクルを長くして
低消費電力化、耐アルファ線特性の向上、大信号量によ
る耐ノイズ特性の向上が可能となる。
【０００６】
【実施例】図１（ａ）に本発明をＤＲＡＭメモリセルに
適用した場合のＳＴＴメモリセルの断面構造の要部概略
図を、図１（ｂ）に本発明のＳＴＴメモリセルの等価回
路図を示す。Ｓｉ基板１上に従来と同様にトレンチが形
成されており、上記トレンチ内にはＳｉＯ2膜２ａが形
成されている。そして、上記ＳｉＯ2膜２ａ上にメタル
膜３ａが形成され、図１（ｂ）に示したキャパシタＣ１
のプレート電極ＰＬ１となっている。さらに、容量絶縁
膜として、窒化シリコン膜（以下Ｓｉ−Ｎ膜と記す）４
ａが形成され、その上にメタル膜３ｂが形成されてお
り、これが図１（ｂ）に示したキャパシタＣ１及びキャ
パシタＣ２の蓄積ノードＳＮとなっている。更に上記蓄
積ノードＳＮの容量を大きくするために、再びＳｉ−Ｎ
膜４ｂが容量絶縁膜として形成され、再びメタル膜３ｃ
が形成されている。そして、上記メタル膜３ｃは図１
（ｂ）に示すキャパシタＣ２のプレート電極ＰＬ２とな
っている。このようにして形成されたキャパシタＣ１お
よびＣ２は、拡散層６およびワード線ＷＬとしてのＭＯ
Ｓゲートによって構成されたＭＯＳトランジスタＱ１と
接続され、上記ＭＯＳトランジスタＱ１はビット線ＢＬ
と接続されている。そして、上記ＭＯＳトランジスタＱ
１およびキャパシタＣ１，Ｃ２から構成されるＳＴＴメ
モリセルはＬＯＣＯＳ酸化膜５によってその周辺回路と
の素子分離を行なっている。さらに、上記ＳＴＴメモリ
セルにおけるメタル膜によって形成された電極およびワ
ード線ＷＬ上にはパッシベーション膜７が形成されてい
る。本実施例は電極，容量絶縁膜，電極の順に構成した
キャパシタ構造を２回積層した構造であるため、上記Ｍ
ＯＳトランジスタと２つの並列接続されたキャパシタに
よって構成されるメモリセルが実現できる。このため、
上記ＳＴＴメモリセルの有する容量は従来の約２倍とな
る。
適用した場合のＳＴＴメモリセルの断面構造の要部概略
図を、図１（ｂ）に本発明のＳＴＴメモリセルの等価回
路図を示す。Ｓｉ基板１上に従来と同様にトレンチが形
成されており、上記トレンチ内にはＳｉＯ2膜２ａが形
成されている。そして、上記ＳｉＯ2膜２ａ上にメタル
膜３ａが形成され、図１（ｂ）に示したキャパシタＣ１
のプレート電極ＰＬ１となっている。さらに、容量絶縁
膜として、窒化シリコン膜（以下Ｓｉ−Ｎ膜と記す）４
ａが形成され、その上にメタル膜３ｂが形成されてお
り、これが図１（ｂ）に示したキャパシタＣ１及びキャ
パシタＣ２の蓄積ノードＳＮとなっている。更に上記蓄
積ノードＳＮの容量を大きくするために、再びＳｉ−Ｎ
膜４ｂが容量絶縁膜として形成され、再びメタル膜３ｃ
が形成されている。そして、上記メタル膜３ｃは図１
（ｂ）に示すキャパシタＣ２のプレート電極ＰＬ２とな
っている。このようにして形成されたキャパシタＣ１お
よびＣ２は、拡散層６およびワード線ＷＬとしてのＭＯ
Ｓゲートによって構成されたＭＯＳトランジスタＱ１と
接続され、上記ＭＯＳトランジスタＱ１はビット線ＢＬ
と接続されている。そして、上記ＭＯＳトランジスタＱ
１およびキャパシタＣ１，Ｃ２から構成されるＳＴＴメ
モリセルはＬＯＣＯＳ酸化膜５によってその周辺回路と
の素子分離を行なっている。さらに、上記ＳＴＴメモリ
セルにおけるメタル膜によって形成された電極およびワ
ード線ＷＬ上にはパッシベーション膜７が形成されてい
る。本実施例は電極，容量絶縁膜，電極の順に構成した
キャパシタ構造を２回積層した構造であるため、上記Ｍ
ＯＳトランジスタと２つの並列接続されたキャパシタに
よって構成されるメモリセルが実現できる。このため、
上記ＳＴＴメモリセルの有する容量は従来の約２倍とな
る。
【０００７】図３に本発明の２つのキャパシタと１つの
ＭＯＳトランジスタによって構成されるＳＴＴメモリセ
ル形成のためのプロセスフローの概略図を示す。図３
（ａ）の工程において、Ｓｉ基板１上に従来のホトリソ
グラフィーおよびドライエッチング技術を用いてトレン
チを形成している。そして、図３（ｂ）の工程におい
て、上記トレンチ内を従来の技術を用いて熱酸化し、Ｓ
ｉＯ2膜２ａを形成する。更に図３（ｃ）の工程におい
て、従来のＣＶＤ法および上記ホトリソグラフィー，ド
ライエッチングを用いてメタル膜３ａを形成し、このこ
とによってプレート電極を形成する。そして、図３
（ｄ）の工程で従来のＣＶＤ法，ホトリソグラフィー，
ドライエッチングによってＳｉ−Ｎ膜４ａを形成し、容
量絶縁膜とする。図３（ｅ）の工程で、上記ＣＶＤ法，
ホトリソグラフィー，ドライエッチングによってメタル
膜３ｂを形成することによって、２つのキャパシタにお
ける共通の蓄積ノードとしている。そして、図３（ｆ）
の工程によって、従来のホトリソグラフィー，ドライエ
ッチングにより上記蓄積ノードにスルーホールを形成
し、再び上記ＣＶＤ法，ホトリソグラフィー，ドライエ
ッチングによってＳｉ−Ｎ膜４ｂを形成することにより
容量絶縁膜を形成する。最後に図３（ｇ）の工程によ
り、トレンチ内に上記ＣＶＤ法，ホトリソグラフィー，
ドライエッチングによってメタル膜３ｃを埋め込むこと
によってプレート電極を形成している。
ＭＯＳトランジスタによって構成されるＳＴＴメモリセ
ル形成のためのプロセスフローの概略図を示す。図３
（ａ）の工程において、Ｓｉ基板１上に従来のホトリソ
グラフィーおよびドライエッチング技術を用いてトレン
チを形成している。そして、図３（ｂ）の工程におい
て、上記トレンチ内を従来の技術を用いて熱酸化し、Ｓ
ｉＯ2膜２ａを形成する。更に図３（ｃ）の工程におい
て、従来のＣＶＤ法および上記ホトリソグラフィー，ド
ライエッチングを用いてメタル膜３ａを形成し、このこ
とによってプレート電極を形成する。そして、図３
（ｄ）の工程で従来のＣＶＤ法，ホトリソグラフィー，
ドライエッチングによってＳｉ−Ｎ膜４ａを形成し、容
量絶縁膜とする。図３（ｅ）の工程で、上記ＣＶＤ法，
ホトリソグラフィー，ドライエッチングによってメタル
膜３ｂを形成することによって、２つのキャパシタにお
ける共通の蓄積ノードとしている。そして、図３（ｆ）
の工程によって、従来のホトリソグラフィー，ドライエ
ッチングにより上記蓄積ノードにスルーホールを形成
し、再び上記ＣＶＤ法，ホトリソグラフィー，ドライエ
ッチングによってＳｉ−Ｎ膜４ｂを形成することにより
容量絶縁膜を形成する。最後に図３（ｇ）の工程によ
り、トレンチ内に上記ＣＶＤ法，ホトリソグラフィー，
ドライエッチングによってメタル膜３ｃを埋め込むこと
によってプレート電極を形成している。
【０００８】このようにして、プレート電極，容量絶縁
膜，蓄積ノードを積層構造とすることによって、上記キ
ャパシタを並列に形成することが可能となり、キャパシ
タの表面積が増加し、従来と同一のトレンチの深さと穴
径で、従来の数倍の容量のメモリセルを構成することが
可能となる。本実施例では絶縁膜としてＳｉＯ2膜及び
Ｓｉ−Ｎ膜、導電膜としてメタル膜を記載したが、絶縁
膜，導電膜であれば他の材料を使用することも可能であ
り、上記メタル膜の一例として、ｐｏｌｙ−Ｓｉを使用
することもできる。また、本実施例では２つの並列キャ
パシタを形成した場合について記載したが、加工プロセ
スが許すかぎり複数回積層することも可能であり、積層
回数によって上記キャパシタの容量が倍増する。また、
上記トレンチ内の上記蓄積ノードとプレート電極は逆の
構成にしても差し支えない。
膜，蓄積ノードを積層構造とすることによって、上記キ
ャパシタを並列に形成することが可能となり、キャパシ
タの表面積が増加し、従来と同一のトレンチの深さと穴
径で、従来の数倍の容量のメモリセルを構成することが
可能となる。本実施例では絶縁膜としてＳｉＯ2膜及び
Ｓｉ−Ｎ膜、導電膜としてメタル膜を記載したが、絶縁
膜，導電膜であれば他の材料を使用することも可能であ
り、上記メタル膜の一例として、ｐｏｌｙ−Ｓｉを使用
することもできる。また、本実施例では２つの並列キャ
パシタを形成した場合について記載したが、加工プロセ
スが許すかぎり複数回積層することも可能であり、積層
回数によって上記キャパシタの容量が倍増する。また、
上記トレンチ内の上記蓄積ノードとプレート電極は逆の
構成にしても差し支えない。
【０００９】
【発明の効果】（１）リフレッシュサイクルを長くする
ことにより、低消費電力化が可能となる。（２）耐アル
ファ線特性が向上する。
ことにより、低消費電力化が可能となる。（２）耐アル
ファ線特性が向上する。
【００１０】（３）信号量が大きくなるため、耐ノイズ
特性が向上する。
特性が向上する。
【図１】本発明をＤＲＡＭのＳＴＴメモリセルに適用し
た場合の断面構造の要部概略図。
た場合の断面構造の要部概略図。
【図２】従来のＤＲＡＭのＳＴＴメモリセルの断面構造
の要部概略図。
の要部概略図。
【図３】本発明のＳＴＴメモリセルを形成するためのプ
ロセスフローの要部概略図。
ロセスフローの要部概略図。
１・・・Ｓｉ基板、２ａ，２ｂ・・・ＳｉＯ2膜、３ａ，３
ｂ，３ｃ・・・メタル膜、４ａ，４ｂ・・・Ｓｉ−Ｎ膜、５・・
・ＬＯＣＯＳ酸化膜、６・・・拡散層、７・・・パッシベーシ
ョン膜、８・・・ｐｏｌｙ−Ｓｉ膜、ＢＬ・・・ビット線、Ｗ
Ｌ・・・ワード線、ＳＮ・・・蓄積ノード、ＰＬ・・・プレー
ト、Ｃ１，Ｃ２・・・キャパシタ
ｂ，３ｃ・・・メタル膜、４ａ，４ｂ・・・Ｓｉ−Ｎ膜、５・・
・ＬＯＣＯＳ酸化膜、６・・・拡散層、７・・・パッシベーシ
ョン膜、８・・・ｐｏｌｙ−Ｓｉ膜、ＢＬ・・・ビット線、Ｗ
Ｌ・・・ワード線、ＳＮ・・・蓄積ノード、ＰＬ・・・プレー
ト、Ｃ１，Ｃ２・・・キャパシタ
Claims (2)
- 【請求項１】１トランジスタとキャパシタを有するトレ
ンチ型メモリセルにおいて、シリコン基板にトレンチを
有し、該トレンチ内に電極，容量絶縁膜，電極によって
構成されるキャパシタ構造を有し、上記電極と上記容量
絶縁膜が複数回積層された少なくとも２つのキャパシタ
が構成されてなり、上記隣合う２つのキャパシタのそれ
ぞれの蓄積ノード又はプレート電極を共通の電極とする
ことを特徴とするトレンチ型メモリセル。 - 【請求項２】上記電極としてメタル膜を用い、上記容量
絶縁膜として窒化シリコンを用いることを特徴とする特
許請求項１に記載のトレンチ型メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109511A JPH05304271A (ja) | 1992-04-28 | 1992-04-28 | トレンチ型メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109511A JPH05304271A (ja) | 1992-04-28 | 1992-04-28 | トレンチ型メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304271A true JPH05304271A (ja) | 1993-11-16 |
Family
ID=14512123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109511A Pending JPH05304271A (ja) | 1992-04-28 | 1992-04-28 | トレンチ型メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328743B1 (ko) * | 1995-11-28 | 2002-10-31 | 삼성전자 주식회사 | 다이내믹 강유전체 랜덤 액세서 메모리 |
| US6744658B2 (en) | 2002-09-13 | 2004-06-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of holding write data for long time |
-
1992
- 1992-04-28 JP JP4109511A patent/JPH05304271A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328743B1 (ko) * | 1995-11-28 | 2002-10-31 | 삼성전자 주식회사 | 다이내믹 강유전체 랜덤 액세서 메모리 |
| US6744658B2 (en) | 2002-09-13 | 2004-06-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of holding write data for long time |
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