JPS6177357A - 半導体記憶装置とその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、容量素子を有する半導体記憶装置に適用して
特に有効な技術に関するものであり、例えばダイナミッ
ク型ランダムアクセスメモリ〔以下、Ｄ　ＲＡ　Ｍ　（
Ｄｙｎａｍｉ　ｃ　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）という〕に利用して有効な技術に関するもの
である。

〔背景技術〕

情報蓄積部である容量と絶縁ゲート型電界効果トランジ
スタ（以下、ＭＩＳＦＥＴという）を直列に接続したＤ
ＲＡＭは、蓄積すべき情報量を増太させるために高集積
化の傾向にある。高集積化においてはメモリセルの縮小
化が必要であるが、安定した読み出しを行うためにはメ
モリセル部の容量素子に所定の容量値を持たせる必要が
ある。

所定の容量値を持たせた上で高集積化を実現するために
、半導体基板の内部に溝又は細孔（ｍｏａｔ）を形成し
、そこに容量素子を形成する技術が特開昭５１−１３０
７８号公報に記載されている。

また、ＤＲＡＭの情報読み出し方法の一つとして、メモ
リセル容量素子の１／２の容量値をもつ容量素子とＭＩ
ＳＦＥＴを接続したセル（以下、ダミーセルという）を
用い、メモリセルの容量素子とダミーセルの容量素子と
の容量値を比較することによって情報を読み出す方法が
ある。この方法によりメモリセルの情報を読み出す為に
は、前述のようにダミーセルの容量素子の容量値をメモ
リセルの容量素子の容量値の約１／２にする必要がある
。そのため一般的には、ダミーセルの容量素子の面積を
メモリセルの容量素子の面積の約□１／２にしている。

しかし、この方法では両者を半導体基板の主表面上に形
成しているためにチップ全体の面積が大きくなってしま
うという欠点がある。　　　　・ 本発明者は、半導体基板内部に細孔を形成してその内壁
に沿って容量素子を形成するＤＲＡＭにおいて、メモリ
セルの容量素子とダミーセルの容量素子の両方な細孔を
用いて形成し、ダミーセルの容量素子の容量値をメモリ
セルの容量素子の容量値の約１／２にすることを考えた
。本発明者は、細孔の深さは等しくし細孔の半導体基板
主表面における表面積の異なる細孔を形成することによ
って実現しようとした。そのためには、半導体基板主面
において異なる面積の細孔を形成する必要がある。しか
し、半導体基板主表面において異なる面積の細孔を同時
に形成することは製造プロセスの点で非常に困難である
という問題点が本発明者により抽出された。また、これ
を避けるために異なる工程でダミーセルの容量素子とメ
モリセルの容量素子の細孔を形成するとすれば、工程数
が大幅に増加してしまうという問題点が生じる。

〔発明の目的〕

本発明の目的は、異なる構造の容量素子を有する半導体
記憶装置を提供することにある。

本発明の他の目的は、異なる構造の容量素子を有する半
導体記憶装置の製造方法を提供することにある。

本発明の他の目的は、情報を蓄積すべき容量素子を半導
体基板主表面から半導体基板内部へ向けて設けた細孔を
用いて形成し、情報読み出し時に基準とすべき容量値で
ある情報を蓄積すべき容量素子の１／２の容量値を有す
る容量素子は、半導体基板主表面に沿って形成した半導
体装置を提供することにある。

尚、本発明の前記ならびにその他の目的と新規な特徴は
、本明細書の以下の記述ならびに添付図面から更に明ら
かになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、第１容量素子であるメモリセルの容量素子を
主として半導体基板内に設けた細孔を利用することによ
り形成し、第２容量素子であるダミーセルの容量素子を
半導体基板主表面に平面的に形成することにより、製造
工程を低減しかつ高集積化に適した半導体記憶装置を提
供するものである。

〔実施例〕

以下、実施例とともに本発明の詳細な説明する。

本実施例は、ＤＲＡＭのメモリセル及びダミーセルにつ
き、その構造ならびにその製造方法について説明する。

第１図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイ要部及びダミーセル要部を示す等価
回路図である。

第１図において、ＳＡ、、ＳＡｔ・・・・・・はセンス
アンプであり、後述する所定のメモリセルと所定のダミ
ーセルとの間の微小な電位差を増幅するためのものであ
る。ＢＬ、、、ＢＬ、、はセンスアンプＳＡ、の一端側
から行方向に延在するビット線である。ＢＬ、、、ＢＬ
、、はセンスアンプＳＡ、の−側端から行方向に延在す
るビット線である。これらのビット線ＢＬは、情報とな
る電荷を伝達するためのものである。ＷＬＤｌ、ＷＬＤ
２は列方向に延在するワード線であり、後述するダミー
セルのスイッチング用ＭＩＳＦＥＴを構成する所定のゲ
ー□ト電極に接続し、当該ＭＩＳＦＥＴのＯＮ、ＯＦＦ
動作をさせるためのものである。ＷＬ、、ＷＬ。

は列方向に延在するワード線であり、後述するメモリセ
ルのスイッチング用ＭＩ　５ＦＥＴを構成する所定のゲ
ート電極に接続し、当該ＭＩＳＦＥＴのＯＮ、ＯＦＦ動
作をさせるためのものである。

ＭＩ、、　ＭＨ２、ＭＨ、Ｍ２２　、・・・・・・はメ
モリセルであり、情報となる電荷を保持するようになっ
ている。

メモリセルＭ、、、Ｍ、、、Ｍ、、、Ｍ、、は、その一
端が所定のビット線ＢＬに接続されゲート電極が所定の
ワード線ＷＬに接続されたＭ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔ　Ｑ
＋＋。

Ｑ菫！　ｌ　Ｑｔｔ　＊　Ｑｔｔ・・・・・・と、該Ｍ
Ｉ　５ＦＥＴＱ＋＋　−Ｑ＋２ｔ　Ｑｔｔ　ｒ　Ｑｔｔ
・・・・・・の他端にその一端が接続され、かつ、他端
が固定電位ＶＳＢ端子に接続された容量部ｃＮ　ｔ　ｃ
ａ２ｙ　ｃｗｔ　Ｉ　Ｃ□・・・・・・とによって構成
されている。Ｄ、、、Ｄ、！、Ｄ、、、Ｄ、、、・・・
・・・はダミー゛セルであり、メモリセルＭの情報であ
る＠１＠、″Ｏ”　を判断し得るような電荷を保持する
ようになっている。ダミーセルＤＩｌ　ＩＤＩｔ　１Ｄ
２１１Ｄ□は、その一端が所定のビット線ＢＬに接続さ
れゲート電極が所定のワード線ＷＬに接続されたＭＩＳ
ＦＥＴＱＤｌｌ・ＣＤ１２・ＣＤ２１・ＣＤ２２　　°
°°°゛。

と・該ＭＩ　Ｓ　Ｆ　ＥＴＱＤＩＩ　ｔ　ＣＤ１２　ｔ
　ＣＤ２１　＊　ＣＤ２２゛、 ＣＤ２２と、該容量部ＣＤ１ｌ　ｓ　ＣＤ１２　＊　Ｃ
Ｄ２１　ｔ　ＣＤ２２　’−に蓄積された電荷をクリア
するための、？　ＩＪア用ＭＩ　５ＦＥＴＣＱとによっ
て構成されている。φ０はクリア用ＭＩＳＦＥＴＣＱの
ゲート電極と接続するようになっている端子である。

第２図（３）およびＣＢ）は、夫々メモリセル及びダミ
ーセルのレイアウト図の一部分である。但しここでは、
層間絶縁膜及びファイナルパッシベーション膜は、省略
しである。このＤＲＡＭの構成の詳細は第３図及び第４
図を用いた製造方法の説明とともに述べるので、ここで
は簡単に概略を述べる。

第２図（至）および（Ｂ）においては、第１図と対応づ
けて表わし、対応のつくものについてのみ記号を付しで
ある。すなわち、ＢＬ、、、ＢＬ□、ＢＬ、、はビット
線、ＷＬ、、ＷＬ、はメモリセル選択用のワード線・Ｗ
ＬＤｌ・ＷＬＤ２はダミーセル選択用のワード線である
。また、ＣＩｌ　＋　ｃｎ　ｊ　ｃ、、はメモリセルの
容量素子であり、基板及び基板主表面からその内部へ向
けて略垂直に形成された細孔表面に形成された絶縁膜及
び容量電極により構成されている。

さらにＣＤ、１１　＋　ＣＤ！２＋　ＣＤ２１はダミー
セルの容量素子であり、半導体基板の主表面に基板及び
基板表面の絶縁膜及びその上の容量電極により構成され
ている。このような構成にすることにより容量素子形成
時に、基板主表面において異なる面積の細孔を設けるこ
となくダミーセルの容量素子の容量値をメモリセルの容
量素子の容量値の約】／２の値にすることが可能となっ
た。

第３図（ト）〜０は、例えば第１図のメモリセルＭ、１
であり第２図（ト）の断面Ｘ−Ｘ部分の製造工程を示す
図である。第４図は例えば第１図のダミーセルＤ８．で
あり第２図の断面Ｙ−Ｙ部分の製造工程を示す図である
。第４図の（３）、　（Ｂ）　、　（Ｃ）　、　ＩＤ）
　、　（Ｅ）の工程は、夫々第３図（７）Ｃ）、　１０
）ｔ　但）、　（Ｆ）、　Ｇ）１７）工程ト対応してい
る。そこで、第３図及び第４図で共通する部分には同じ
番号を付して表わしである。以下、製造工程を順追って
説明する。

第３図（ト）Ｋ示すように、まず単結晶シリコンからな
る第１導電型の半導体基板】の表面に熱酸化時のバッフ
ァとして薄い酸化膜２を設け、図示しない耐酸化膜をマ
スクとして用い半導体基板１の表面を選択的に熱酸化す
ることによりフィールド酸化膜（Ｓ　ｒ　Ｏを膜）３を
形成する。

次に半導体基板１上に化学的気相析出〔以下、ＣＶＤ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ　）という〕技術によって細孔形成用のマスクとして
図示しない絶縁膜を析出する。この絶縁膜を周知のホト
レジ技術によりバターニングし、細孔形成部に開口部を
形成する。そしてこの開口部を設けた絶縁膜をマスクと
して異方性のドライエツチングにより半導体基板に深さ
約５〔μｍ〕の細孔４を形成する。その後第３図（Ｂ）
に示すようにマスクとして用いた絶縁膜及び薄い酸化膜
２を除去し、半導体基板１の表面に薄い熱酸化膜５を付
は直す。

次に第３図Ｃ）及び第４図（ト）に示すように、ＣＶＤ
技術によりナイトライド膜６を析出し、さらにこのナイ
トライド膜表面を酸化し酸化膜７を形成する。こうして
できた酸化膜５−ナイトライド膜６−酸化膜７の３層構
造の膜がメモリセルの容量素子の誘電体膜となる。

第３図Ｇ））及び第４図０３）に示すように、メモリセ
ル及びダミーセルの容量素子の電極を形成するためにＣ
ＶＤ技術により多結晶シリコン層８を析出する。

第３図■及び第４図０に示すように、析出した多結晶シ
リコン８をパターニングし不要部分の多結晶シリコン層
及び３層構造の誘電体膜をエツチング除去する。さらに
半導体基板表面及び多結晶シリコン表面を熱酸化し酸化
膜９を形成する。このようにバターニングされた多結晶
シリコン層１０及び１０’を容量電極として、夫々メモ
リセルの容量素子およびダミーセルの容量素子が形成さ
れる。

第３図０及び第４図０）に示すように、２層目の多結晶
シリコン層をＣＶＤ技術により析出し、ＭＩＳＦＥＴの
ゲート電極１】を形成すべくバターニングする。パター
ニングした多結晶シリコン層の表面を熱酸化して薄い酸
化膜を形成した後、フィールド酸化膜３および多結晶シ
リコン層をマスクとして半導体基板内にイオンインプラ
により不純物を導入して基板とは反対の第２導電型の半
導体領域１２を形成する。

さらに、ＣＶＤ技術によりＰＳＧ等の眉間絶縁膜１３を
形成し、必要部分にコンタクト穴を開けた後、蒸着また
はスパッタ等により金属配線層１４ヲ形成スル。最後に
ファイナルパッシベーション膜１５としてＰＳＧ膜又は
ナイトライド膜等をＣＶＤ技術により形成する。

以上のような製造プロセスによれば、細孔を用いたメモ
リセルの容量素子の容量値と、半導体基板上にほぼ平面
的に形成したダミーセルの容量素子の容量値は、それぞ
れ独立に所定の値にすることが可能であり、ダミーセル
の容量素子の容量値をメモリセルの容量素子の容量値の
約１／２にすることが容易となる。

〔効果〕

（１１メモリセルの容量素子は細孔の表面に沿って形成
し、ダミーセルの容量素子は半導体基板上にｉｔぼ平面
的に形成することにより、独立して両者の容量値を決定
することができ、ダミーセルの容量素子の容量値をメモ
リセルの容量素子の容量値の約１／２にすることができ
る。

（２）ダミーセルの容量素子な細孔を用いないで半導体
基板上にほぼ平面的に形成することにより、新たなプロ
セスを追加することな〈従来の細孔を用いた半導体記憶
装置の製造方法で製造することができる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である２交点のＤＲＡＭに
適用した場合について説明したが、本発明はワード線材
料の異なるＤＲＡＭ又は、１交点のＤＲＡＭ等において
適用できることは言うまでもなく、異なる誘電体膜又は
異なる埋込方法を用いた半導体装置にも適用できる。ま
た、本発明は、例えばスイッチド会キャパシタ、Ｄ／Ａ
。

Ａ／Ｄ変換器などに適用できる。

【図面の簡単な説明】

第１図は、ＤＲＡＭのメモリセルアレイ及びダミーセル
の要部を示す等価回路図、 第２図（至）および（Ｂ）は、本発明の一実施例のＤＲ
ＡＭのメモリセルアレイ及びダミーセルアレイの要部を
示す平面図、 第３図（ト）〜第３図Ｇは、第２図（Ａ）の断面Ｘ−Ｘ
部における製造工程を示す図、 第４図（ト）〜第４図０は、第２図（Ｂ）の断面Ｙ−Ｙ
部における製造工程を示す図である。 図中、１・・・第１導電型の半導体基板、２，５゜７．
９・・・熱酸化膜、３・・・フィールド酸化膜、４・・
・細孔、６・・・ナイトライド膜、８　、１０　、１０
’、１１・・・多結晶シリコン層、１２・・・第２導電
型の半導体領域、１３・・・ＰＳＧ膜、１４・・・配線
層、１５・・・ファイナルパッシベーション。

Claims (1)

1. 【特許請求の範囲】 １、一つの半導体基板内に異なる容量値の容量素子を有
   する半導体記憶装置であって、前記半導体基板主表面か
   ら前記基板内部へ向けて設けた細孔の内壁表面に沿って
   形成した第１容量素子と、前記半導体基板主表面に沿っ
   て形成した第２容量素子とを有することを特徴とする半
   導体記憶装置。 ２、情報を蓄積すべき第１容量素子の情報読み出し時に
   、前記第１容量素子の容量値と、基準となる第２容量素
   子の容量値とを比較することにより情報を判別する半導
   体記憶装置において、前記第１の容量素子は半導体基板
   主表面から前記半導体基板の内部へ向けて設けた細孔の
   内壁表面に沿って形成し、前記第２の容量素子は、前記
   半導体基板主表面に沿って形成することを特徴とする半
   導体記憶装置。 ３、半導体基板内に、少なくとも２つの構造が異なる第
   １および第２の容量素子を有する半導体記憶装置の製法
   において、前記半導体基板の第１容量素子部に、前記半
   導体基板の主表面から内部へ向かう細孔を形成する工程
   、前記容量素子部の細孔の内壁表面及び前記半導体基板
   主面の第２容量素子部に、同時に誘電体膜を形成する工
   程、前記第１容量素子部及び前記第２容量素子部に、同
   時に容量素子の電極を形成する工程とを具備することを
   特徴とする半導体記憶装置の製法。