JPH0529573A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0529573A JPH0529573A JP3184298A JP18429891A JPH0529573A JP H0529573 A JPH0529573 A JP H0529573A JP 3184298 A JP3184298 A JP 3184298A JP 18429891 A JP18429891 A JP 18429891A JP H0529573 A JPH0529573 A JP H0529573A
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Landscapes
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Abstract
(57)【要約】
【目的】 ＤＲＡＭ（Dynamic Random Access Memory）
のメモリセルの集積度を向上させる。 【構成】 ビット線23が形成された第１のシリコン基板
21と、アクセストランジスタ25が縦型に形成された第２
のシリコン基板22とを貼り合わせ、その後ワード線32お
よびキャパシタ34を形成することにより、ビット線23と
アクセストランジスタ25とキャパシタ34とが縦に並ん
だ、ＤＲＡＭのメモリセルを得る。
のメモリセルの集積度を向上させる。 【構成】 ビット線23が形成された第１のシリコン基板
21と、アクセストランジスタ25が縦型に形成された第２
のシリコン基板22とを貼り合わせ、その後ワード線32お
よびキャパシタ34を形成することにより、ビット線23と
アクセストランジスタ25とキャパシタ34とが縦に並ん
だ、ＤＲＡＭのメモリセルを得る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に保持すべき記憶情報が随時
書き換え可能で、１トランジスタ、１キャパシタ型のメ
モリセルに関するものである。
びその製造方法に関し、特に保持すべき記憶情報が随時
書き換え可能で、１トランジスタ、１キャパシタ型のメ
モリセルに関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、任意のアドレスに対し高速に書き込み読み出し
が可能で、書き込み読み出しに必要な時間はほぼ同じで
ある。データの保持をコンデンサで行なうため、長時間
（数msec以上）はデータを保持することができず、デー
タの書き直しを一定時間内に行なうリフレッシュ動作が
必要であるが、大容量という点で一番である。
ry）は、任意のアドレスに対し高速に書き込み読み出し
が可能で、書き込み読み出しに必要な時間はほぼ同じで
ある。データの保持をコンデンサで行なうため、長時間
（数msec以上）はデータを保持することができず、デー
タの書き直しを一定時間内に行なうリフレッシュ動作が
必要であるが、大容量という点で一番である。
【０００３】図18は、一般的なＤＲＡＭの基本構成を示
すブロック系統図である。図18に示す様に、ＤＲＡＭ50
は、記憶情報のデータ信号を蓄積するメモリセルアレイ
51と、個々の単位記憶回路としてのメモリセルを選択す
るためのアドレス信号を外部から受けるロウアンドカラ
ムアドレスバッファ52と、アドレス信号を解読すること
によって該当メモリセルを指定するロウデコーダ53、お
よびカラムデコーダ54と、指定されたメモリセルに蓄積
された信号を増幅して読み出すセンスリフレッシュアン
プ55と、データ入出力のためのデータインバッファ56、
およびデータアウトバッファ57と、クロック信号を発生
するクロックジェネレータ58とを含んでいる。また、ア
ドレス信号は行（ロウ）と列（カラム）の選択信号（Ｒ
ＡＳ，ＣＡＳ）に同期して入力端子Ａ0 〜Ａ9 から時分
割的に入力される。
すブロック系統図である。図18に示す様に、ＤＲＡＭ50
は、記憶情報のデータ信号を蓄積するメモリセルアレイ
51と、個々の単位記憶回路としてのメモリセルを選択す
るためのアドレス信号を外部から受けるロウアンドカラ
ムアドレスバッファ52と、アドレス信号を解読すること
によって該当メモリセルを指定するロウデコーダ53、お
よびカラムデコーダ54と、指定されたメモリセルに蓄積
された信号を増幅して読み出すセンスリフレッシュアン
プ55と、データ入出力のためのデータインバッファ56、
およびデータアウトバッファ57と、クロック信号を発生
するクロックジェネレータ58とを含んでいる。また、ア
ドレス信号は行（ロウ）と列（カラム）の選択信号（Ｒ
ＡＳ，ＣＡＳ）に同期して入力端子Ａ0 〜Ａ9 から時分
割的に入力される。
【０００４】ここで、前記メモリセルアレイ51は、単位
記憶情報を蓄積するメモリセルを平面的に規則正しくマ
トリックス状に並べた構成となっており、半導体チップ
上において最も大きな面積を占める。図19は、ＤＲＡＭ
におけるメモリセルアレイ51を構成するメモリセル60の
４ビット分の等価回路図である。図において、61は、メ
モリセルアレイ51のうち行（ロウ）方向のメモリセル60
を選択するための信号線であるワード線、62は、アクセ
スされたメモリセル60の情報が転送されるビット線であ
る。また63はＭＯＳ（Metal Oxide Semiconductor ) ト
ランジスタ、64はＭＯＳキャパシタである。メモリセル
60は、電荷を記憶するＭＯＳキャパシタ64と、その電荷
を転送するＭＯＳトランジスタ63とのみで構成された１
トランジスタ、１キャパシタ型である。この型のメモリ
セル60は、構造自体が比較的簡単であって、メモリセル
60自体の集積度向上もまた容易であることから、大容量
のＤＲＡＭに広く用いられている。
記憶情報を蓄積するメモリセルを平面的に規則正しくマ
トリックス状に並べた構成となっており、半導体チップ
上において最も大きな面積を占める。図19は、ＤＲＡＭ
におけるメモリセルアレイ51を構成するメモリセル60の
４ビット分の等価回路図である。図において、61は、メ
モリセルアレイ51のうち行（ロウ）方向のメモリセル60
を選択するための信号線であるワード線、62は、アクセ
スされたメモリセル60の情報が転送されるビット線であ
る。また63はＭＯＳ（Metal Oxide Semiconductor ) ト
ランジスタ、64はＭＯＳキャパシタである。メモリセル
60は、電荷を記憶するＭＯＳキャパシタ64と、その電荷
を転送するＭＯＳトランジスタ63とのみで構成された１
トランジスタ、１キャパシタ型である。この型のメモリ
セル60は、構造自体が比較的簡単であって、メモリセル
60自体の集積度向上もまた容易であることから、大容量
のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭの高集積化に伴い、メモリ
セルのサイズが縮小されると、これに対応してキャパシ
タなどの面積自体も縮小される。一方、記憶装置として
のＤＲＡＭの安定化動作、ならびに信頼性の観点から、
たとえ、高集積化により１個当たりの単位面積自体が縮
小されても、１ビットのメモリセルに蓄えられる電荷量
をほぼ一定に維持する必要がある。このために従来よ
り、ＤＲＡＭの構成において、キャパシタを素子分離領
域上に重ねて配置するようにした、いわゆる三次元化構
造などの手段によって、蓄積可能な電荷量の増加を図っ
てきた。
セルのサイズが縮小されると、これに対応してキャパシ
タなどの面積自体も縮小される。一方、記憶装置として
のＤＲＡＭの安定化動作、ならびに信頼性の観点から、
たとえ、高集積化により１個当たりの単位面積自体が縮
小されても、１ビットのメモリセルに蓄えられる電荷量
をほぼ一定に維持する必要がある。このために従来よ
り、ＤＲＡＭの構成において、キャパシタを素子分離領
域上に重ねて配置するようにした、いわゆる三次元化構
造などの手段によって、蓄積可能な電荷量の増加を図っ
てきた。
【０００６】図20は、従来例によるＤＲＡＭのメモリセ
ル部の構造を示した断面図である。図において、１はシ
リコン単結晶等からなる半導体基板（以下、シリコン基
板と称す）、２はシリコン基板１に形成され、素子間を
分離するフィールド絶縁膜、３はシリコン基板１内に作
り込まれたメモリセルのアクセストランジスタである。
４は導電膜よりなり、アクセストランジスタ３のゲート
電極を兼ねたワード線で、所定方向に相互に所定間隔を
隔てて並設され、フィールド絶縁膜２の内央側およびフ
ィールド絶縁膜２上に形成される。５はワード線4aの周
囲を覆うように形成されたゲート酸化膜、６はワード線
4bを覆うように形成された絶縁膜、７、８はアクセスト
ランジスタ３のソース領域およびドレイン領域である。
９はシリコン基板１上に形成されたメモリセルのキャパ
シタ、10は多結晶シリコンなどの導電材料からなり、ソ
ース領域（あるいはドレイン領域）８に接続されたキャ
パシタ９の下部電極、11は窒化膜と酸化膜との積層膜、
あるいはタンタル酸化膜などからなり、下部電極10上に
形成され、キャパシタ９の誘電層となる誘電体膜、12は
誘電体膜11上に形成され、多結晶シリコンなどの導電材
料からなる、キャパシタ９の上部電極である。13は上部
電極12上に形成された層間絶縁膜、14は導電膜からな
り、各ワード線４に直交する方向に、層間絶縁膜13上に
形成されたビット線、15はビット線14とドレイン領域
（あるいはソース領域）７を持続するための、上面が平
坦化された導電膜である。なお、この場合、シリコン基
板(1) はＰ型、ソース・ドレイン領域７、８はＮ+型に
それぞれ形成されている。
ル部の構造を示した断面図である。図において、１はシ
リコン単結晶等からなる半導体基板（以下、シリコン基
板と称す）、２はシリコン基板１に形成され、素子間を
分離するフィールド絶縁膜、３はシリコン基板１内に作
り込まれたメモリセルのアクセストランジスタである。
４は導電膜よりなり、アクセストランジスタ３のゲート
電極を兼ねたワード線で、所定方向に相互に所定間隔を
隔てて並設され、フィールド絶縁膜２の内央側およびフ
ィールド絶縁膜２上に形成される。５はワード線4aの周
囲を覆うように形成されたゲート酸化膜、６はワード線
4bを覆うように形成された絶縁膜、７、８はアクセスト
ランジスタ３のソース領域およびドレイン領域である。
９はシリコン基板１上に形成されたメモリセルのキャパ
シタ、10は多結晶シリコンなどの導電材料からなり、ソ
ース領域（あるいはドレイン領域）８に接続されたキャ
パシタ９の下部電極、11は窒化膜と酸化膜との積層膜、
あるいはタンタル酸化膜などからなり、下部電極10上に
形成され、キャパシタ９の誘電層となる誘電体膜、12は
誘電体膜11上に形成され、多結晶シリコンなどの導電材
料からなる、キャパシタ９の上部電極である。13は上部
電極12上に形成された層間絶縁膜、14は導電膜からな
り、各ワード線４に直交する方向に、層間絶縁膜13上に
形成されたビット線、15はビット線14とドレイン領域
（あるいはソース領域）７を持続するための、上面が平
坦化された導電膜である。なお、この場合、シリコン基
板(1) はＰ型、ソース・ドレイン領域７、８はＮ+型に
それぞれ形成されている。
【０００７】
【発明が解決しようとする課題】従来のＤＲＡＭに用い
られるメモリセルは以上のように構成されているので、
アクセストランジスタ３とキャパシタ９とが、シリコン
基板１上に横方向に並べて配設されている。このため、
メモリセルの面積が大きくなり、高密度集積化の妨げに
なるという問題点があった。
られるメモリセルは以上のように構成されているので、
アクセストランジスタ３とキャパシタ９とが、シリコン
基板１上に横方向に並べて配設されている。このため、
メモリセルの面積が大きくなり、高密度集積化の妨げに
なるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、アクセストランジスタとキャパ
シタとが、シリコン基板上に、縦方向に並べて配設され
た、ＤＲＡＭのメモリセルを提供することを目的とす
る。
ためになされたもので、アクセストランジスタとキャパ
シタとが、シリコン基板上に、縦方向に並べて配設され
た、ＤＲＡＭのメモリセルを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、キャパシタとトランジスタとを単位記憶セル
として備え、前記トランジスタのソース・ドレイン領域
の一方に前記キャパシタの下部電極が接続され、他の一
方に接続されたビット線と、このビット線に直交する方
向に延び、前記トランジスタのゲート電極に接続された
ワード線とを有する構造であって、半導体基板に形成さ
れた前記トランジスタのソース領域とドレイン領域とが
縦方向に配設され、ソース領域とドレイン領域とその間
の領域との縦に並んだ３層で形成される領域の側面を囲
む状態で、ゲート酸化膜を介した前記ゲート電極が形成
され、前記キャパシタと、前記トランジスタと、前記ビ
ット線とが縦に一列に並んで形成されたものである。
憶装置は、キャパシタとトランジスタとを単位記憶セル
として備え、前記トランジスタのソース・ドレイン領域
の一方に前記キャパシタの下部電極が接続され、他の一
方に接続されたビット線と、このビット線に直交する方
向に延び、前記トランジスタのゲート電極に接続された
ワード線とを有する構造であって、半導体基板に形成さ
れた前記トランジスタのソース領域とドレイン領域とが
縦方向に配設され、ソース領域とドレイン領域とその間
の領域との縦に並んだ３層で形成される領域の側面を囲
む状態で、ゲート酸化膜を介した前記ゲート電極が形成
され、前記キャパシタと、前記トランジスタと、前記ビ
ット線とが縦に一列に並んで形成されたものである。
【００１０】更にこの発明の製造方法は、第１の半導体
基板にビット線を形成する工程と、第２の半導体基板
に、トランジスタのソース・ドレイン領域の一方の領域
とゲート酸化膜とゲート電極とを形成する工程と、前記
第１の半導体基板上に前記第２の半導体基板を上下逆に
して貼り合わせて、前記ソース・ドレイン領域の一方の
領域とビット線とを接続する工程と、その後、ソース・
ドレイン領域の他の一方の領域と、それに接続するキャ
パシタと、隣接するゲート電極を接続するワード線とを
形成する工程とを有するものである。
基板にビット線を形成する工程と、第２の半導体基板
に、トランジスタのソース・ドレイン領域の一方の領域
とゲート酸化膜とゲート電極とを形成する工程と、前記
第１の半導体基板上に前記第２の半導体基板を上下逆に
して貼り合わせて、前記ソース・ドレイン領域の一方の
領域とビット線とを接続する工程と、その後、ソース・
ドレイン領域の他の一方の領域と、それに接続するキャ
パシタと、隣接するゲート電極を接続するワード線とを
形成する工程とを有するものである。
【００１１】
【作用】この発明における半導体記憶装置は、トランジ
スタのソース領域とドレイン領域を縦方向に配設し、ゲ
ート電極も縦に形成されているため、トランジスタ自身
の素子面積が減少し、さらに、ビット線とトランジスタ
とキャパシタとが縦に一列に並んで形成されているた
め、従来の横に並べて形成されているものに比べ素子面
積が著しく減少し、高密度集積化を効果的に向上するこ
とができる。
スタのソース領域とドレイン領域を縦方向に配設し、ゲ
ート電極も縦に形成されているため、トランジスタ自身
の素子面積が減少し、さらに、ビット線とトランジスタ
とキャパシタとが縦に一列に並んで形成されているた
め、従来の横に並べて形成されているものに比べ素子面
積が著しく減少し、高密度集積化を効果的に向上するこ
とができる。
【００１２】また、２枚の半導体基板を貼り合わせて製
造するため、１枚の半導体基板上に、様々な、素子の構
成要素を積み上げていく方法に比べ、平坦度が向上し、
素子間の配線の信頼性が向上する。
造するため、１枚の半導体基板上に、様々な、素子の構
成要素を積み上げていく方法に比べ、平坦度が向上し、
素子間の配線の信頼性が向上する。
【００１３】
【実施例】以下、この発明を図について説明する。図１
はこの発明の一実施例によるＤＲＡＭのメモリセルの構
造を示した平面図であり、図２は図１のII−II線におけ
る断面図である。図において、21はシリコン単結晶など
からなる第１の半導体基板（以下、第１のシリコン基板
と称す。）、22は第１のシリコン基板21上に位置し、同
じくシリコン単結晶などからなる第２の半導体基板（以
下、第２のシリコン基板と称す）、23は第１のシリコン
基板21に形成されたビット線、24は、第１のシリコン基
板21に形成され、シリコン層と、ビット線23および第２
のシリコン基板22との境界となる第１の酸化膜である。
25は第２のシリコン基板22に形成されたアクセストラン
ジスタ、26、27は、アクセストランジスタ25のソース領
域およびドレイン領域で、特に26は第１のソース・ドレ
イン領域、27は第２のソース・ドレイン領域である。28
は第２のシリコン基板22に縦に形成された、アクセスト
ランジスタ25のゲート電極、29はゲート電極28のソース
・ドレイン領域26、27側の側面に形成されたゲート酸化
膜、30は、第２のシリコン基板22のアクセストランジス
タ25間に形成された第２の酸化膜である。31は第２のシ
リコン基板22上に形成された第３の酸化膜、32は隣接す
るゲート電極28を接続するワード線、33はワード線32お
よび第３の酸化膜31上に形成された第４の酸化膜であ
る。34は第２のシリコン基板22の上方に形成されたキャ
パシタ、35はキャパシタ34の下部電極、36は下部電極35
上に形成され、キャパシタ34の誘電層となる誘電体膜、
37は誘電体膜36上に形成された、キャパシタ34上部電
極、38は素子の表面を保護するパッシベーション膜であ
る。
はこの発明の一実施例によるＤＲＡＭのメモリセルの構
造を示した平面図であり、図２は図１のII−II線におけ
る断面図である。図において、21はシリコン単結晶など
からなる第１の半導体基板（以下、第１のシリコン基板
と称す。）、22は第１のシリコン基板21上に位置し、同
じくシリコン単結晶などからなる第２の半導体基板（以
下、第２のシリコン基板と称す）、23は第１のシリコン
基板21に形成されたビット線、24は、第１のシリコン基
板21に形成され、シリコン層と、ビット線23および第２
のシリコン基板22との境界となる第１の酸化膜である。
25は第２のシリコン基板22に形成されたアクセストラン
ジスタ、26、27は、アクセストランジスタ25のソース領
域およびドレイン領域で、特に26は第１のソース・ドレ
イン領域、27は第２のソース・ドレイン領域である。28
は第２のシリコン基板22に縦に形成された、アクセスト
ランジスタ25のゲート電極、29はゲート電極28のソース
・ドレイン領域26、27側の側面に形成されたゲート酸化
膜、30は、第２のシリコン基板22のアクセストランジス
タ25間に形成された第２の酸化膜である。31は第２のシ
リコン基板22上に形成された第３の酸化膜、32は隣接す
るゲート電極28を接続するワード線、33はワード線32お
よび第３の酸化膜31上に形成された第４の酸化膜であ
る。34は第２のシリコン基板22の上方に形成されたキャ
パシタ、35はキャパシタ34の下部電極、36は下部電極35
上に形成され、キャパシタ34の誘電層となる誘電体膜、
37は誘電体膜36上に形成された、キャパシタ34上部電
極、38は素子の表面を保護するパッシベーション膜であ
る。
【００１４】このように構成されるＤＲＡＭのメモリセ
ルは次のように製造される。これを図３〜図７に基いて
説明する。まず、第１のシリコン基板21上の全面に酸化
膜（図示せず）を形成し、所望のビット線23のパターン
にパターニングし、その酸化膜のパターンをマスクにし
て、下地の第１のシリコン基板21をエッチングして除去
する。その後マスクとなった酸化膜パターンを除去した
後、第１のシリコン基板21上の全面に、第１の酸化膜24
を、熱酸化法により形成する。次に、第１の酸化膜24上
の全面に多結晶シリコン膜23ａを形成する（図３）。次
に、多結晶シリコン膜23ａ上の全面にホトレジスト膜40
を形成して、表面を平坦にする（図４）。次に、エッチ
バック法により、第１の酸化膜24の表面が現われるま
で、ホトレジスト膜40および多結晶シリコン膜23ａをエ
ッチングして、第１のシリコン基板21表面を水平にす
る。これにより、多結晶シリコン膜23ａの一部が第１の
シリコン基板21の溝に埋め込まれた状態で残存してビッ
ト線23が形成される（図５）。
ルは次のように製造される。これを図３〜図７に基いて
説明する。まず、第１のシリコン基板21上の全面に酸化
膜（図示せず）を形成し、所望のビット線23のパターン
にパターニングし、その酸化膜のパターンをマスクにし
て、下地の第１のシリコン基板21をエッチングして除去
する。その後マスクとなった酸化膜パターンを除去した
後、第１のシリコン基板21上の全面に、第１の酸化膜24
を、熱酸化法により形成する。次に、第１の酸化膜24上
の全面に多結晶シリコン膜23ａを形成する（図３）。次
に、多結晶シリコン膜23ａ上の全面にホトレジスト膜40
を形成して、表面を平坦にする（図４）。次に、エッチ
バック法により、第１の酸化膜24の表面が現われるま
で、ホトレジスト膜40および多結晶シリコン膜23ａをエ
ッチングして、第１のシリコン基板21表面を水平にす
る。これにより、多結晶シリコン膜23ａの一部が第１の
シリコン基板21の溝に埋め込まれた状態で残存してビッ
ト線23が形成される（図５）。
【００１５】次に、Ｐ型の第２のシリコン基板22上の全
面に、熱酸化法により第５の酸化膜41を形成し、その上
の全面に、ＣＶＤ（Chemical Vapor Deposition)法によ
り窒化膜42を形成し、さらにその上の全面に、ＣＶＤ法
により第６の酸化膜43を形成する。次に第６の酸化膜43
上の全面にホトレジスト膜44を形成し、これをフォトリ
ソグラフィ技術によりパターン化する。このレジストパ
ターン44をマスクにして、下地の第６の酸化膜43、窒化
膜42、および第５の酸化膜41をそれぞれエッチングして
除去する（図６）。次に、ホトレジスト膜44を除去した
後、第６の酸化膜43をマスクして下地の第２のシリコン
基板22をエッチングして、シリコンエッチされた溝45を
形成する。この溝45は縦、横に直交して等間隔に形成さ
れている。言い換えれば、シリコンの柱46が、縦、横に
直交して等間隔に並んだ状態となる（図７）。次に、露
出している第２のシリコン基板22のシリコン面を熱酸化
法により酸化した後、形成された酸化膜を除去して、シ
リコンエッチによりダメージを受けている第２のシリコ
ン基板22のシリコン面を除去する。その後、再度熱酸化
法によりゲート酸化膜29をシリコンエッチされた溝45の
側面および底面に形成する（図８）。次に、第６の酸化
膜43および窒化膜42を除去し、その後、第２のシリコン
基板22上の全面に多結晶シリコン膜28ａを形成する（図
９）。
面に、熱酸化法により第５の酸化膜41を形成し、その上
の全面に、ＣＶＤ（Chemical Vapor Deposition)法によ
り窒化膜42を形成し、さらにその上の全面に、ＣＶＤ法
により第６の酸化膜43を形成する。次に第６の酸化膜43
上の全面にホトレジスト膜44を形成し、これをフォトリ
ソグラフィ技術によりパターン化する。このレジストパ
ターン44をマスクにして、下地の第６の酸化膜43、窒化
膜42、および第５の酸化膜41をそれぞれエッチングして
除去する（図６）。次に、ホトレジスト膜44を除去した
後、第６の酸化膜43をマスクして下地の第２のシリコン
基板22をエッチングして、シリコンエッチされた溝45を
形成する。この溝45は縦、横に直交して等間隔に形成さ
れている。言い換えれば、シリコンの柱46が、縦、横に
直交して等間隔に並んだ状態となる（図７）。次に、露
出している第２のシリコン基板22のシリコン面を熱酸化
法により酸化した後、形成された酸化膜を除去して、シ
リコンエッチによりダメージを受けている第２のシリコ
ン基板22のシリコン面を除去する。その後、再度熱酸化
法によりゲート酸化膜29をシリコンエッチされた溝45の
側面および底面に形成する（図８）。次に、第６の酸化
膜43および窒化膜42を除去し、その後、第２のシリコン
基板22上の全面に多結晶シリコン膜28ａを形成する（図
９）。
【００１６】次に、多結晶シリコン膜28ａを反応性イオ
ンエッチング（ＲＩＥ）によりエッチングすると、シリ
コンエッチされた溝45の側面、すなわちシリコンの柱46
の周囲を囲む状態に、多結晶シリコン膜28ａがサイドウ
ォールとなって残存し、ゲート電極28が形成される。そ
の後、第５の酸化膜41を除去した後、第２のシリコン基
板22上の全面に、ＣＶＤ法により第２の酸化膜30を形成
してシリコンエッチされた溝45を埋める（図10）。次
に、第２の酸化膜30上の全面に、ホトレジスト膜（図示
せず）を形成して表面を平坦にした後、エッチバック法
により第２の酸化膜30をエッチングする。このとき、第
２の酸化膜30はシリコンの柱46の上面に所望の膜厚を残
して、表面が水平になるようにエッチングする。その
後、砒素イオンを第２のシリコン基板22上より注入し、
熱処理を行って、Ｎ+ 型の第１のソース・ドレイン領域
26を形成する。（図11）。次に、第２の酸化膜30をエッ
チバック法により全面エッチングして、シリコンエッチ
された溝45にのみ第２の酸化膜30が残るように、第２の
シリコン基板22表面を水平にする（図12）。
ンエッチング（ＲＩＥ）によりエッチングすると、シリ
コンエッチされた溝45の側面、すなわちシリコンの柱46
の周囲を囲む状態に、多結晶シリコン膜28ａがサイドウ
ォールとなって残存し、ゲート電極28が形成される。そ
の後、第５の酸化膜41を除去した後、第２のシリコン基
板22上の全面に、ＣＶＤ法により第２の酸化膜30を形成
してシリコンエッチされた溝45を埋める（図10）。次
に、第２の酸化膜30上の全面に、ホトレジスト膜（図示
せず）を形成して表面を平坦にした後、エッチバック法
により第２の酸化膜30をエッチングする。このとき、第
２の酸化膜30はシリコンの柱46の上面に所望の膜厚を残
して、表面が水平になるようにエッチングする。その
後、砒素イオンを第２のシリコン基板22上より注入し、
熱処理を行って、Ｎ+ 型の第１のソース・ドレイン領域
26を形成する。（図11）。次に、第２の酸化膜30をエッ
チバック法により全面エッチングして、シリコンエッチ
された溝45にのみ第２の酸化膜30が残るように、第２の
シリコン基板22表面を水平にする（図12）。
【００１７】次に、第２のシリコン基板22を上下逆にし
て、第１のシリコン基板21上に載置する。このとき、第
１のシリコン基板21に形成されたビット線23が、第２の
シリコン基板22に形成された第１のソース・ドレイン領
域26と接し、また、縦横に直交して等間隔に並んでいる
シリコンエッチされた溝45の縦あるいは横の線が、ビッ
ト線23と平行になるようにする。その後、２枚のシリコ
ン基板21、22に圧力をかけて圧着した後熱処理を加えて
貼り合わせる（図13）。次に、第２のシリコン基板22
を、アルゴンイオンによるスパッタエッチング法により
全面のエッチングを行う。このとき、ゲート酸化膜29の
第２のシリコン基板22に平行な部分を除去するまでエッ
チングして表面を水平にする。その後、第２のシリコン
基板22上の全面に、砒素イオンを注入する。次に、砒素
イオンが注入された第２のシリコン基板22上の全面に、
第３の酸化膜31をＣＶＤ法により形成して、露出してい
るシリコン表面を第３の酸化膜31で覆う。その後、熱処
理を行って、シリコンの柱46の上面に第２のソース・ド
レイン領域27を形成する（図14）。
て、第１のシリコン基板21上に載置する。このとき、第
１のシリコン基板21に形成されたビット線23が、第２の
シリコン基板22に形成された第１のソース・ドレイン領
域26と接し、また、縦横に直交して等間隔に並んでいる
シリコンエッチされた溝45の縦あるいは横の線が、ビッ
ト線23と平行になるようにする。その後、２枚のシリコ
ン基板21、22に圧力をかけて圧着した後熱処理を加えて
貼り合わせる（図13）。次に、第２のシリコン基板22
を、アルゴンイオンによるスパッタエッチング法により
全面のエッチングを行う。このとき、ゲート酸化膜29の
第２のシリコン基板22に平行な部分を除去するまでエッ
チングして表面を水平にする。その後、第２のシリコン
基板22上の全面に、砒素イオンを注入する。次に、砒素
イオンが注入された第２のシリコン基板22上の全面に、
第３の酸化膜31をＣＶＤ法により形成して、露出してい
るシリコン表面を第３の酸化膜31で覆う。その後、熱処
理を行って、シリコンの柱46の上面に第２のソース・ド
レイン領域27を形成する（図14）。
【００１８】次に、第３の酸化膜31上の全面にホトレジ
スト膜（図示せず）を形成しフォトリソグラフィ技術に
よりパターン化する。このレジストパターンをマスクに
して下地の第３の酸化膜31をエッチングして除去する。
これにより、第２の酸化膜30上からゲート電極28上にわ
たって、主面の一部が露出して開孔される。その後この
開孔部を埋めるように、第２のシリコン基板22上の全面
に多結晶シリコン膜を形成し、さらにその上の全面にホ
トレジスト膜（図示せず）を形成し、フォトリソグラフ
ィ技術によりパターン化する。このレジストパターンを
マスクにして下地の多結晶シリコン膜をエッチングして
除去する。これにより、隣接するゲート電極28を接続す
る多結晶シリコン膜のワード線32が、ビット線23と直交
するように形成される（図15）。次に、第２のシリコン
基板22上の全面に、第４の酸化膜33をＣＶＤ法により形
成した後、第４の酸化膜33および第３の酸化膜31を選択
的に角度をつけてエッチングし、下地の第２のソース・
ドレイン領域27の主面の一部を露出して開孔部を形成す
る。その後、この開孔部を埋めるように、第４の酸化膜
33上の全面に多結晶シリコン膜を形成した後、この多結
晶シリコン膜をパターニングすることにより、開孔部を
介して第２のソース・ドレイン領域27に接続する、キャ
パシタ34の下部電極35を形成する（図16）。
スト膜（図示せず）を形成しフォトリソグラフィ技術に
よりパターン化する。このレジストパターンをマスクに
して下地の第３の酸化膜31をエッチングして除去する。
これにより、第２の酸化膜30上からゲート電極28上にわ
たって、主面の一部が露出して開孔される。その後この
開孔部を埋めるように、第２のシリコン基板22上の全面
に多結晶シリコン膜を形成し、さらにその上の全面にホ
トレジスト膜（図示せず）を形成し、フォトリソグラフ
ィ技術によりパターン化する。このレジストパターンを
マスクにして下地の多結晶シリコン膜をエッチングして
除去する。これにより、隣接するゲート電極28を接続す
る多結晶シリコン膜のワード線32が、ビット線23と直交
するように形成される（図15）。次に、第２のシリコン
基板22上の全面に、第４の酸化膜33をＣＶＤ法により形
成した後、第４の酸化膜33および第３の酸化膜31を選択
的に角度をつけてエッチングし、下地の第２のソース・
ドレイン領域27の主面の一部を露出して開孔部を形成す
る。その後、この開孔部を埋めるように、第４の酸化膜
33上の全面に多結晶シリコン膜を形成した後、この多結
晶シリコン膜をパターニングすることにより、開孔部を
介して第２のソース・ドレイン領域27に接続する、キャ
パシタ34の下部電極35を形成する（図16）。
【００１９】次に、第２のシリコン基板22上の全面にＣ
ＶＤ法により、窒化膜または酸化膜、あるいはこれらの
複合膜からなるキャパシタ34の誘電体膜36、その上に多
結晶シリコン膜よりなるキャパシタ34の上部電極37、さ
らにその上に窒化膜よりなるパッシベーション膜38をそ
れぞれ順に重ねて形成する。これにより、ＤＲＡＭのメ
モリセルは完成される（図17）。
ＶＤ法により、窒化膜または酸化膜、あるいはこれらの
複合膜からなるキャパシタ34の誘電体膜36、その上に多
結晶シリコン膜よりなるキャパシタ34の上部電極37、さ
らにその上に窒化膜よりなるパッシベーション膜38をそ
れぞれ順に重ねて形成する。これにより、ＤＲＡＭのメ
モリセルは完成される（図17）。
【００２０】以上のように構成されるＤＲＡＭのメモリ
セルは、ビット線23が埋め込まれた第１のシリコン基板
21の上に、アクセストランジスタ25が形成された第２の
シリコン基板22が張り合わされ、さらにその上にキャパ
シタ34が形成されている。また、第２のシリコン基板22
に、縦横に格子状に形成されたシリコンの柱46には、Ｎ
型、Ｐ型、Ｎ型の３つの層が縦に形成されて、上下のＮ
型層がアクセストランジスタ25のソース・ドレイン領域
26、27となり、そのシリコンの柱46の周囲を囲むよう
に、ゲート酸化膜29を介したゲート電極28が縦に形成さ
れ、ビット線23に直交する方向に隣接するゲート電極28
をワード線32が接続する。さらにアクセストランジスタ
25の第２のソース・ドレイン領域27上にキャパシタ34が
形成され、アクセストランジスタ25の第１のソース・ド
レイン領域26は、さらにその下層のビット線23に接す
る。このように、アクセストランジスタ25が縦型に構成
されることによって、素子面積が縮小され、さらに、ビ
ット線23、アクセストランジスタ25、およびキャパシタ
34が縦に一列に並んで配設されることにより、従来例に
おけるＤＲＡＭのメモリセルに比べて格段に集積度が向
上する。
セルは、ビット線23が埋め込まれた第１のシリコン基板
21の上に、アクセストランジスタ25が形成された第２の
シリコン基板22が張り合わされ、さらにその上にキャパ
シタ34が形成されている。また、第２のシリコン基板22
に、縦横に格子状に形成されたシリコンの柱46には、Ｎ
型、Ｐ型、Ｎ型の３つの層が縦に形成されて、上下のＮ
型層がアクセストランジスタ25のソース・ドレイン領域
26、27となり、そのシリコンの柱46の周囲を囲むよう
に、ゲート酸化膜29を介したゲート電極28が縦に形成さ
れ、ビット線23に直交する方向に隣接するゲート電極28
をワード線32が接続する。さらにアクセストランジスタ
25の第２のソース・ドレイン領域27上にキャパシタ34が
形成され、アクセストランジスタ25の第１のソース・ド
レイン領域26は、さらにその下層のビット線23に接す
る。このように、アクセストランジスタ25が縦型に構成
されることによって、素子面積が縮小され、さらに、ビ
ット線23、アクセストランジスタ25、およびキャパシタ
34が縦に一列に並んで配設されることにより、従来例に
おけるＤＲＡＭのメモリセルに比べて格段に集積度が向
上する。
【００２１】
【発明の効果】以上のように、この発明は、電界効果ト
ランジスタを縦型に形成し、さらに、ビット線と前記ト
ランジスタとキャパシタとが縦に一列に並んで形成され
るため、半導体記憶装置の集積度が著しく向上する。
ランジスタを縦型に形成し、さらに、ビット線と前記ト
ランジスタとキャパシタとが縦に一列に並んで形成され
るため、半導体記憶装置の集積度が著しく向上する。
【００２２】また、２枚の半導体基板を貼り合わせて製
造しているため、平坦度が向上し、素子間の配線の信頼
性が向上するとともに、ビット線とトランジスタとキャ
パシタとを縦に配設する構成を容易に実現することが可
能になり、半導体記憶装置の集積化が効果的に行える。
造しているため、平坦度が向上し、素子間の配線の信頼
性が向上するとともに、ビット線とトランジスタとキャ
パシタとを縦に配設する構成を容易に実現することが可
能になり、半導体記憶装置の集積化が効果的に行える。
【図１】この発明の一実施例によるＤＲＡＭのメモリセ
ルの構造を示す平面図である。
ルの構造を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図４】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図５】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図６】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図７】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図８】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図９】この発明の一実施例によるＤＲＡＭのメモリセ
ルの製造方法の一工程を示す断面図である。
ルの製造方法の一工程を示す断面図である。
【図１０】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１１】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１２】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１３】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１４】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１５】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１６】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１７】この発明の一実施例によるＤＲＡＭのメモリ
セルの製造方法の一工程を示す断面図である。
セルの製造方法の一工程を示す断面図である。
【図１８】ＤＲＡＭの基本構成を示すブロック系統図で
ある。
ある。
【図１９】ＤＲＡＭのメモリセルの４ビット分の等価回
路図である。
路図である。
【図２０】従来のＤＲＡＭのメモリセルの構造を示す断
面図である。
面図である。
21 第１の半導体基板
22 第２の半導体基板
23 ビット線
25 アクセストランジスタ
26 第１のソース・ドレイン領域
27 第２のソース・ドレイン領域
28 ゲート電極
29 ゲート酸化膜
32 ワード線
34 キャパシタ
35 下部電極
Claims (2)
- 【請求項１】 キャパシタとトランジスタとを単位記憶
セルとして備え、前記トランジスタのソース・ドレイン
領域の一方に前記キャパシタの下部電極が接続され、他
の一方に接続されたビット線と、このビット線に直交す
る方向に延び、前記トランジスタのゲート電極に接続さ
れたワード線とを有する半導体記憶装置において、半導
体基板に形成された前記トランジスタのソース領域とド
レイン領域とが縦方向に配設され、ソース領域とドレイ
ン領域とその間の領域との縦に並んだ３層で構成される
領域の側面を囲む状態で、ゲート酸化膜を介した前記ゲ
ート電極が形成され、前記キャパシタと、前記トランジ
スタと、前記ビット線とが縦に一列に並んで形成された
ことを特徴とする半導体記憶装置。 - 【請求項２】 第１の半導体基板にビット線を形成する
工程と、第２の半導体基板に、トランジスタのソース・
ドレイン領域の一方の領域とゲート酸化膜とゲート電極
とを形成する工程と、前記第１の半導体基板上に前記第
２の半導体基板を上下逆にして貼り合わせて、前記ソー
ス・ドレイン領域の一方の領域とビット線とを接続する
工程と、その後、ソース・ドレイン領域の他の一方の領
域と、それに接続するキャパシタと、隣接するゲート電
極を接続するワード線とを形成する工程とを有すること
を特徴とする請求項１記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184298A JPH0529573A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184298A JPH0529573A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529573A true JPH0529573A (ja) | 1993-02-05 |
Family
ID=16150889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184298A Pending JPH0529573A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529573A (ja) |
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