JP2570153B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2570153B2 JP2570153B2 JP5302558A JP30255893A JP2570153B2 JP 2570153 B2 JP2570153 B2 JP 2570153B2 JP 5302558 A JP5302558 A JP 5302558A JP 30255893 A JP30255893 A JP 30255893A JP 2570153 B2 JP2570153 B2 JP 2570153B2
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- Japan
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- insulating film
- transistor
- memory cell
- contact hole
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、１トランジスタと強誘電体材料からなる容量
素子により構成された半導体記憶装置に関する。
し、特に、１トランジスタと強誘電体材料からなる容量
素子により構成された半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の記憶装置として、日経マ
イクロデバイス（１９９２，６月号，Ｐ７８〜Ｐ８３）
および月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ
（１９９０．５，Ｐ１１８〜Ｐ１２５）で発表されてい
るものがある。そのメモリセルおよび断面構造を、図１
３〜図１７に示す。
イクロデバイス（１９９２，６月号，Ｐ７８〜Ｐ８３）
および月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ
（１９９０．５，Ｐ１１８〜Ｐ１２５）で発表されてい
るものがある。そのメモリセルおよび断面構造を、図１
３〜図１７に示す。
【０００３】図１３に示すように、メモリセルの回路構
成は、選択線（以下、ワード線と称す）２０１によりア
ドレスが選択され、書き込まれる情報は、信号配線（以
下、ビット線と称す）２０２から選択トランジスタ２０
４を介して、容量部２０５に蓄積される。通常の１トラ
ンジスタ１キャパシタ型のＤＲＡＭにおいては、対極配
線２０６は共通で、メモリ情報の保持のため、一定時間
内（容量部２０５に蓄えられた電荷の消滅前）にワード
線２０１を選択し、セル情報をビット線２０２に出し、
ビット線遠端に設けられた増幅回路により充分な記憶情
報（電荷）にして、再度、容量部２０５に書き込む必要
がある。
成は、選択線（以下、ワード線と称す）２０１によりア
ドレスが選択され、書き込まれる情報は、信号配線（以
下、ビット線と称す）２０２から選択トランジスタ２０
４を介して、容量部２０５に蓄積される。通常の１トラ
ンジスタ１キャパシタ型のＤＲＡＭにおいては、対極配
線２０６は共通で、メモリ情報の保持のため、一定時間
内（容量部２０５に蓄えられた電荷の消滅前）にワード
線２０１を選択し、セル情報をビット線２０２に出し、
ビット線遠端に設けられた増幅回路により充分な記憶情
報（電荷）にして、再度、容量部２０５に書き込む必要
がある。
【０００４】もちろん、電源がしゃ断されれば、情報も
消滅することになる。これに対して上記発表の記憶装置
は、１．容量部２０５の容量膜は、強誘電体材料（例え
ばＰＺＴ）を用い、シリコン窒化膜の数十倍の比誘電率
をもっており、小さい面積で大きな誘電率が得られる、
２．対極配線２０６にある電位を与え、強誘電体の自発
分極の方向を配向させるに必要な電位差を与えること
で、電流をしゃ断しても、記憶情報は強誘電体膜の分極
という形で保持され、不揮発性メモリとなる、という利
点をもっている。
消滅することになる。これに対して上記発表の記憶装置
は、１．容量部２０５の容量膜は、強誘電体材料（例え
ばＰＺＴ）を用い、シリコン窒化膜の数十倍の比誘電率
をもっており、小さい面積で大きな誘電率が得られる、
２．対極配線２０６にある電位を与え、強誘電体の自発
分極の方向を配向させるに必要な電位差を与えること
で、電流をしゃ断しても、記憶情報は強誘電体膜の分極
という形で保持され、不揮発性メモリとなる、という利
点をもっている。
【０００５】図１４に、このメモリセルの平面図を、図
１５，図１６，図１７に、図１４に示された、Ｄ−
Ｄ′，Ｅ−Ｅ′，Ｆ−Ｆ′のそれぞれの断面図を示す。
以下、このメモリセルの構造の説明を行う。
１５，図１６，図１７に、図１４に示された、Ｄ−
Ｄ′，Ｅ−Ｅ′，Ｆ−Ｆ′のそれぞれの断面図を示す。
以下、このメモリセルの構造の説明を行う。
【０００６】図１４に示す様に、多結晶シリコン（又は
ポリサイド）のワード線２０１によりアドレスが選択さ
れ、記憶情報（電荷）は、アルミで形成されたビット線
２０２から、コンタクト２０８〜Ｎ+ 拡散層２０７を通
して、選択トランジスタ２０４に入り、以下Ｎ+ 拡散層
２０７〜コンタクト２０９〜アルミで形成された内部配
線２１０〜コンタクト２１１をとおして、白金で形成さ
れた蓄積電極２１２に蓄積される。強誘電体膜２１３
は、図１５，図１６に示すように、蓄積電極２１２とオ
ンラインで形成され、その下に白金で形成された対極配
線２０６が形成されて、メモリセルが構成されている。
ポリサイド）のワード線２０１によりアドレスが選択さ
れ、記憶情報（電荷）は、アルミで形成されたビット線
２０２から、コンタクト２０８〜Ｎ+ 拡散層２０７を通
して、選択トランジスタ２０４に入り、以下Ｎ+ 拡散層
２０７〜コンタクト２０９〜アルミで形成された内部配
線２１０〜コンタクト２１１をとおして、白金で形成さ
れた蓄積電極２１２に蓄積される。強誘電体膜２１３
は、図１５，図１６に示すように、蓄積電極２１２とオ
ンラインで形成され、その下に白金で形成された対極配
線２０６が形成されて、メモリセルが構成されている。
【０００７】蓄積電極および対極電極として白金を用い
る理由は、強誘電体膜（ＰＺＴ）との界面整合性が良い
ためである。
る理由は、強誘電体膜（ＰＺＴ）との界面整合性が良い
ためである。
【０００８】なお、図１４〜図１７において、２１３は
容量膜（強誘電体）、２１４はＰ型基板、２１５はフィ
ールド酸化膜、２１６はゲート酸化膜、２１７は層間絶
縁膜である。
容量膜（強誘電体）、２１４はＰ型基板、２１５はフィ
ールド酸化膜、２１６はゲート酸化膜、２１７は層間絶
縁膜である。
【０００９】
【発明が解決しようとする課題】この従来の記憶装置の
構造では、図１５に示すように、ワード線方向のメモリ
セル寸法は、アルミで形成された内部配線２１０、ビッ
ト線２０２の幅と間隔によって決定され、その他のＮ+
拡散層間隔および蓄積電極２１２の間隔には、まだ充分
に余裕があった。つまり、ワード線方向のメモリセル寸
法は、ビット線２０２および内部配線２１０の２本の配
線層の間隔および幅で決定され、セルの縮小に問題があ
った。
構造では、図１５に示すように、ワード線方向のメモリ
セル寸法は、アルミで形成された内部配線２１０、ビッ
ト線２０２の幅と間隔によって決定され、その他のＮ+
拡散層間隔および蓄積電極２１２の間隔には、まだ充分
に余裕があった。つまり、ワード線方向のメモリセル寸
法は、ビット線２０２および内部配線２１０の２本の配
線層の間隔および幅で決定され、セルの縮小に問題があ
った。
【００１０】本発明の目的は、１トランジスタと強誘電
体膜からなる容量素子により構成された記憶装置におい
て、メモリセルサイズの縮小化を図ることにある。
体膜からなる容量素子により構成された記憶装置におい
て、メモリセルサイズの縮小化を図ることにある。
【００１１】本発明の他の目的は、メモリセルサイズの
縮小化にあたり、強誘電体膜の製造時の熱ストレスを増
加させないようにすることにある。
縮小化にあたり、強誘電体膜の製造時の熱ストレスを増
加させないようにすることにある。
【００１２】
【課題を解決するための手段】本発明は、一導電型の半
導体基板上に形成された１つのトランジスタと１つの容
量素子でメモリセルを構成する半導体記憶装置におい
て、前記トランジスタ上に形成された第１の絶縁膜と、
前記トランジスタのソース・ドレイン領域の一方の拡散
層上の前記第１の絶縁膜を開口して形成された第１のコ
ンタクト穴と、この第１のコンタクト穴を介して接続さ
れた信号配線と、この信号配線上に形成された第２の絶
縁膜と、この第２の絶縁膜上に形成された前記容量素子
の対極配線と、この対極配線上に容量絶縁膜を介して形
成された前記容量素子の蓄積電極と、この蓄積電極上に
形成された第３の絶縁膜と、前記蓄積電極上の前記第３
の絶縁膜を開口して形成された第２のコンタクト穴と、
前記トランジスタのソース・ドレイン領域の他方の拡散
層上の前記第１，第２，第３の絶縁膜を開口して形成さ
れた第３のコンタクト穴と、前記第２，第３のコンタク
ト穴を介して前記トランジスタのソース・ドレイン領域
の他方の拡散層と前記蓄積電極とを接続するメモリセル
内部配線と、を有することを特徴とする。
導体基板上に形成された１つのトランジスタと１つの容
量素子でメモリセルを構成する半導体記憶装置におい
て、前記トランジスタ上に形成された第１の絶縁膜と、
前記トランジスタのソース・ドレイン領域の一方の拡散
層上の前記第１の絶縁膜を開口して形成された第１のコ
ンタクト穴と、この第１のコンタクト穴を介して接続さ
れた信号配線と、この信号配線上に形成された第２の絶
縁膜と、この第２の絶縁膜上に形成された前記容量素子
の対極配線と、この対極配線上に容量絶縁膜を介して形
成された前記容量素子の蓄積電極と、この蓄積電極上に
形成された第３の絶縁膜と、前記蓄積電極上の前記第３
の絶縁膜を開口して形成された第２のコンタクト穴と、
前記トランジスタのソース・ドレイン領域の他方の拡散
層上の前記第１，第２，第３の絶縁膜を開口して形成さ
れた第３のコンタクト穴と、前記第２，第３のコンタク
ト穴を介して前記トランジスタのソース・ドレイン領域
の他方の拡散層と前記蓄積電極とを接続するメモリセル
内部配線と、を有することを特徴とする。
【００１３】
【実施例】（第１の実施例）本発明の第１の実施例を、
図１〜図１０を参照して説明する。図２は本実施例のメ
モリセルの平面図、図１は図２のＡ−Ａ′の断面図であ
る。図３〜図６は、本実施例の製造方法を示す図であ
り、図２のＡ−Ａ′断面図である。図７〜図１０は同じ
くＢ−Ｂ′断面図である。
図１〜図１０を参照して説明する。図２は本実施例のメ
モリセルの平面図、図１は図２のＡ−Ａ′の断面図であ
る。図３〜図６は、本実施例の製造方法を示す図であ
り、図２のＡ−Ａ′断面図である。図７〜図１０は同じ
くＢ−Ｂ′断面図である。
【００１４】図１および図２において、Ｐ型基板１１４
上に、フィールド酸化膜１１５により素子分離を行い、
ゲート酸化膜１１６を介して、多結晶シリコンのワード
線１０１が形成され、層間絶縁膜１１７を介して、ビッ
ト線１０２、その上に層間絶縁膜１１８を介して、白金
で形成された対極配線１０６上に強誘電体膜１１３，蓄
積電極（白金）１１２が順次形成され、層間絶縁膜１１
９上に、内部配線１１０が形成され、コンタクト穴１１
１を介して、蓄積電極１１２と電気的に接続されてい
る。
上に、フィールド酸化膜１１５により素子分離を行い、
ゲート酸化膜１１６を介して、多結晶シリコンのワード
線１０１が形成され、層間絶縁膜１１７を介して、ビッ
ト線１０２、その上に層間絶縁膜１１８を介して、白金
で形成された対極配線１０６上に強誘電体膜１１３，蓄
積電極（白金）１１２が順次形成され、層間絶縁膜１１
９上に、内部配線１１０が形成され、コンタクト穴１１
１を介して、蓄積電極１１２と電気的に接続されてい
る。
【００１５】なお図２において、１０７はＮ+ 拡散層、
１０８，１０９はコンタクトである。
１０８，１０９はコンタクトである。
【００１６】図３〜図１０を用いて、第１の実施例の製
造方法を説明する。
造方法を説明する。
【００１７】図３および図７に示すように、Ｐ型基板１
１４上に従来方法によりフィールド酸化膜１１５（６０
００オングストローム）形成し、ゲート酸化膜（膜厚２
００オングストローム）１１６を形成する。その後、Ｃ
ＶＤ法により多結晶シリコン層を３０００オングストロ
ーム成長し、リンを拡散しＮ型化した後、所定のパター
ンにエッチングし、ワード線１０１を形成する。そし
て、フィールド酸化膜１１５およびワード線１０１をマ
スクにイオン注入によりヒ素をエネルギー７０ｋｅ，ド
ーズ量５×１０15ｃｍ-2の条件で注入し、Ｎ+ 拡散層１
０７を形成し、ＣＶＤ法により層間絶縁膜１１７を形成
する。なお、図３，図７には図示されていないが、図２
に示すように層間絶縁膜１１７をエッチングし、コンタ
クト穴１０８を形成する。
１４上に従来方法によりフィールド酸化膜１１５（６０
００オングストローム）形成し、ゲート酸化膜（膜厚２
００オングストローム）１１６を形成する。その後、Ｃ
ＶＤ法により多結晶シリコン層を３０００オングストロ
ーム成長し、リンを拡散しＮ型化した後、所定のパター
ンにエッチングし、ワード線１０１を形成する。そし
て、フィールド酸化膜１１５およびワード線１０１をマ
スクにイオン注入によりヒ素をエネルギー７０ｋｅ，ド
ーズ量５×１０15ｃｍ-2の条件で注入し、Ｎ+ 拡散層１
０７を形成し、ＣＶＤ法により層間絶縁膜１１７を形成
する。なお、図３，図７には図示されていないが、図２
に示すように層間絶縁膜１１７をエッチングし、コンタ
クト穴１０８を形成する。
【００１８】次に、図４および図８に示すように、スパ
ッタ法によりＷＳｉを２０００オングストローム形成し
所定のパターンにエッチングし、ビット線１０２を形成
し、ＣＶＤ法により層間絶縁膜１１８を形成する。
ッタ法によりＷＳｉを２０００オングストローム形成し
所定のパターンにエッチングし、ビット線１０２を形成
し、ＣＶＤ法により層間絶縁膜１１８を形成する。
【００１９】続いて、図５および図９に示すように、ス
パッタ法により白金を２０００オングストローム形成
し、所定のパターンにエッチングし、対極配線１０６を
形成する。その後、スパッタ法にて、ＰＺＴ膜を４００
０オングストローム、続いて白金を２０００オングスト
ローム順次形成し、所定のパターンにエッチングし、容
量膜（強誘電体膜）１１３，蓄積電極１１２を形成す
る。
パッタ法により白金を２０００オングストローム形成
し、所定のパターンにエッチングし、対極配線１０６を
形成する。その後、スパッタ法にて、ＰＺＴ膜を４００
０オングストローム、続いて白金を２０００オングスト
ローム順次形成し、所定のパターンにエッチングし、容
量膜（強誘電体膜）１１３，蓄積電極１１２を形成す
る。
【００２０】次に図６および図１０に示すように、ＣＶ
Ｄ法により層間絶縁膜１１９を形成した後、層間絶縁膜
１１８をエッチングし、所定の位置にコンタクト穴１０
９，コンタクト穴１１１を形成する。続いて、スパッタ
法によりアルミを９０００オングストローム形成し、所
定のパターンにエッチングし、内部配線１１０を形成
し、メモリセルが完成する。
Ｄ法により層間絶縁膜１１９を形成した後、層間絶縁膜
１１８をエッチングし、所定の位置にコンタクト穴１０
９，コンタクト穴１１１を形成する。続いて、スパッタ
法によりアルミを９０００オングストローム形成し、所
定のパターンにエッチングし、内部配線１１０を形成
し、メモリセルが完成する。
【００２１】（第２の実施例）図１１および図１２に第
２の実施例を示す。図１１はメモリセルの平面図で、図
１２は図１１のＣ−Ｃ′の断面図である。
２の実施例を示す。図１１はメモリセルの平面図で、図
１２は図１１のＣ−Ｃ′の断面図である。
【００２２】このメモリセルは、図１２に示すように、
対極配線１０６を共通電極として、蓄積電極１１２，容
量膜１１３を大きくとり、メモリセルの容量を増大させ
た構造であり、その他の構造は第１の実施例と同様であ
る。したがって、図１１および図１２の参照番号は、図
１および図２の参照番号と同じものを用いて示してい
る。
対極配線１０６を共通電極として、蓄積電極１１２，容
量膜１１３を大きくとり、メモリセルの容量を増大させ
た構造であり、その他の構造は第１の実施例と同様であ
る。したがって、図１１および図１２の参照番号は、図
１および図２の参照番号と同じものを用いて示してい
る。
【００２３】以上説明した第１および第２の実施例で
は、強誘電体膜を用いた不揮発性メモリとして説明した
が、強誘電体膜の代わりに、比誘電率の大きい常誘電体
膜を用いた通常のＤＲＡＭとすることもできる。
は、強誘電体膜を用いた不揮発性メモリとして説明した
が、強誘電体膜の代わりに、比誘電率の大きい常誘電体
膜を用いた通常のＤＲＡＭとすることもできる。
【００２４】
【発明の効果】以上説明したように、本発明は、ビット
線と内部配線を別の配線層で形成し、かつ、容量部をビ
ット線上に形成したので、容量膜としての強誘電体膜に
かかる製造時の熱ストレスは従来例と変わることなく、
安定した容量膜の特性が得られ、メモリセルのワード方
向の寸法が、ビット線と内部配線の幅および間隔によっ
て決定されることなく、メモリセルの縮小化が図れると
いう効果を有する。
線と内部配線を別の配線層で形成し、かつ、容量部をビ
ット線上に形成したので、容量膜としての強誘電体膜に
かかる製造時の熱ストレスは従来例と変わることなく、
安定した容量膜の特性が得られ、メモリセルのワード方
向の寸法が、ビット線と内部配線の幅および間隔によっ
て決定されることなく、メモリセルの縮小化が図れると
いう効果を有する。
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第１の実施例の平面図である。
【図３】本発明の第１の実施例の製造工程を示すＡ−
Ａ′断面図である。
Ａ′断面図である。
【図４】本発明の第１の実施例の製造工程を示すＡ−
Ａ′断面図である。
Ａ′断面図である。
【図５】本発明の第１の実施例の製造工程を示すＡ−
Ａ′断面図である。
Ａ′断面図である。
【図６】本発明の第１の実施例の製造工程を示すＡ−
Ａ′断面図である。
Ａ′断面図である。
【図７】本発明の第１の実施例の製造工程を示すＢ−
Ｂ′断面図である。
Ｂ′断面図である。
【図８】本発明の第１の実施例の製造工程を示すＢ−
Ｂ′断面図である。
Ｂ′断面図である。
【図９】本発明の第１の実施例の製造工程を示すＢ−
Ｂ′断面図である。
Ｂ′断面図である。
【図１０】本発明の第１の実施例の製造工程を示すＢ−
Ｂ′断面図である。
Ｂ′断面図である。
【図１１】本発明の第２の実施例の断面図である。
【図１２】本発明の第２の実施例の平面図である。
【図１３】従来のメモリセルの回路図である。
【図１４】従来のメモリセルの平面図である。
【図１５】従来のメモリセルの断面図である。
【図１６】従来のメモリセルの断面図である。
【図１７】従来のメモリセルの断面図である。
１０１，２０１ ワード線 １０２，２０２ ビット線 ２０４ 選択トランジスタ ２０５ 容量部 １０６，２０６ 対極配線 １０７，２０７ Ｎ+ 拡散層 １０８，２０８ コンタクト穴 １０９，２０９ コンタクト穴 １１０，２１０ 内部配線 １１１，２１１ コンタクト穴 １１２，２１２ 蓄積電極 １１３，２１３ 容量膜（強誘電体） １１４，２１４ Ｐ型基板 １１５，２１５ フィールド酸化膜 １１６，２１６ ゲート酸化膜 １１７，２１７ 層間絶縁膜 １１８．２１８ 層間絶縁膜 １１９ 層間絶縁膜
Claims (4)
- 【請求項１】一導電型の半導体基板上に形成された１つ
のトランジスタと１つの容量素子でメモリセルを構成す
る半導体記憶装置において、 前記トランジスタ上に形成された第１の絶縁膜と、 前記トランジスタのソース・ドレイン領域の一方の拡散
層上の前記第１の絶縁膜を開口して形成された第１のコ
ンタクト穴と、 この第１のコンタクト穴を介して接続された信号配線
と、 この信号配線上に形成された第２の絶縁膜と、 この第２の絶縁膜上に形成された前記容量素子の対極配
線と、 この対極配線上に容量絶縁膜を介して形成された前記容
量素子の蓄積電極と、 この蓄積電極上に形成された第３の絶縁膜と、 前記蓄積電極上の前記第３の絶縁膜を開口して形成され
た第２のコンタクト穴と、 前記トランジスタのソース・ドレイン領域の他方の拡散
層上の前記第１，第２，第３の絶縁膜を開口して形成さ
れた第３のコンタクト穴と、 前記第２，第３のコンタクト穴を介して前記トランジス
タのソース・ドレイン領域の他方の拡散層と前記蓄積電
極とを接続するメモリセル内部配線と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】前記容量絶縁膜が強誘電体材料にて構成さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記対極配線が共通電極であることを特徴
とする請求項１または２記載の半導体記憶装置。 - 【請求項４】前記トランジスタがＭＯＳ型トランジスタ
であることを特徴とする請求項１，２または３記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302558A JP2570153B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302558A JP2570153B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161828A JPH07161828A (ja) | 1995-06-23 |
| JP2570153B2 true JP2570153B2 (ja) | 1997-01-08 |
Family
ID=17910428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5302558A Expired - Lifetime JP2570153B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570153B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039420B2 (ja) | 1997-02-14 | 2000-05-08 | 日本電気株式会社 | 半導体メモリ |
-
1993
- 1993-12-02 JP JP5302558A patent/JP2570153B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161828A (ja) | 1995-06-23 |
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