JP3039420B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とスイッチングトランジスタとでメ
モリセルが構成される半導体メモリに関する。
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とスイッチングトランジスタとでメ
モリセルが構成される半導体メモリに関する。
【０００２】
【従来の技術】図６は、特開平４−１４４２８２号公報
に記載されているメモリセルアレイ構成を示す平面図で
ある。
に記載されているメモリセルアレイ構成を示す平面図で
ある。
【０００３】上記従来の半導体メモリでは、強誘電体容
量素子の下部電極を細長い板状に形成し、その線沿いの
メモリセルでは、下部電極を共通に用いるようなメモリ
セルアレイ構成が用いられる。
量素子の下部電極を細長い板状に形成し、その線沿いの
メモリセルでは、下部電極を共通に用いるようなメモリ
セルアレイ構成が用いられる。
【０００４】この従来の半導体メモリは、強誘電体容量
素子と電界効果トランジスタとからなる複数のメモリセ
ルを有している。そして、電界効果トランジスタは、ポ
リシリコンなどからなりワードラインを構成するゲート
電極１０１と、素子領域１０２とから構成されている。
また、素子領域１０２は、そのドレイン拡散層がコンタ
クトホール１０３によりビットラインの配線電極１０４
に接続される。強誘電体容量素子の上部電極１１０はコ
ンタクトホール１１１により配線電極１０７に接続さ
れ、さらにコンタクトホール１０５により電界効果トラ
ンジスタのソース拡散層に接続されている。強誘電体膜
１０９は、上部電極１１０の下部にも形成されている。
素子と電界効果トランジスタとからなる複数のメモリセ
ルを有している。そして、電界効果トランジスタは、ポ
リシリコンなどからなりワードラインを構成するゲート
電極１０１と、素子領域１０２とから構成されている。
また、素子領域１０２は、そのドレイン拡散層がコンタ
クトホール１０３によりビットラインの配線電極１０４
に接続される。強誘電体容量素子の上部電極１１０はコ
ンタクトホール１１１により配線電極１０７に接続さ
れ、さらにコンタクトホール１０５により電界効果トラ
ンジスタのソース拡散層に接続されている。強誘電体膜
１０９は、上部電極１１０の下部にも形成されている。
【０００５】また、下部電極１１３は、そのまま各メモ
リセルの配線電極となっている。また、第２配線電極１
０８は、下部電極１１３と平行に設置されている。コン
タクトホール１１２は、下部電極１１３と第１配線電極
１１４とを接続し、さらにコンタクトホール１１５によ
り第２配線電極１０８に接続されている。
リセルの配線電極となっている。また、第２配線電極１
０８は、下部電極１１３と平行に設置されている。コン
タクトホール１１２は、下部電極１１３と第１配線電極
１１４とを接続し、さらにコンタクトホール１１５によ
り第２配線電極１０８に接続されている。
【０００６】配線１０７およびコンタクトホール１０５
を介して上部電極１１０とメモリセルトランジスタのソ
ース１０２が接続されている。図６には、２つのメモリ
セルが示されているが、それぞれのメモリセルの上部電
極１１０は、細長い板状に形成された共通な下部電極１
１３上に形成されている。
を介して上部電極１１０とメモリセルトランジスタのソ
ース１０２が接続されている。図６には、２つのメモリ
セルが示されているが、それぞれのメモリセルの上部電
極１１０は、細長い板状に形成された共通な下部電極１
１３上に形成されている。
【０００７】図７は図６に示した従来の半導体メモリの
平面模式図、図８は図７の半導体メモリの断面摸式図で
ある。
平面模式図、図８は図７の半導体メモリの断面摸式図で
ある。
【０００８】この従来の半導体メモリは、メモリセルト
ランジスタとして使用される複数の電解効果トランジス
タをその表面に有した半導体基板１０と、半導体基板１
０上に絶縁膜８を介して形成された複数の細長い板状の
下部電極９と、下部電極９の上部の全面に形成された強
誘電体膜５１と、強誘電体膜５１上に等間隔で形成され
た複数の上部電極２と、各電界効果トランジスタの拡散
層７上の絶縁膜８に設けられた複数のコンタクト孔３
と、各上部電極２上の絶縁膜８に設けられた複数のコン
タクト孔５と、各上部電極２と各電界効果トランジスタ
の拡散層７とを絶縁膜８に形成されたコンタクト孔３と
コンタクト孔５を通ってそれぞれ接続する複数の配線４
とから構成されている。
ランジスタとして使用される複数の電解効果トランジス
タをその表面に有した半導体基板１０と、半導体基板１
０上に絶縁膜８を介して形成された複数の細長い板状の
下部電極９と、下部電極９の上部の全面に形成された強
誘電体膜５１と、強誘電体膜５１上に等間隔で形成され
た複数の上部電極２と、各電界効果トランジスタの拡散
層７上の絶縁膜８に設けられた複数のコンタクト孔３
と、各上部電極２上の絶縁膜８に設けられた複数のコン
タクト孔５と、各上部電極２と各電界効果トランジスタ
の拡散層７とを絶縁膜８に形成されたコンタクト孔３と
コンタクト孔５を通ってそれぞれ接続する複数の配線４
とから構成されている。
【０００９】この従来例では、上部電極２と、強誘電体
膜５１と、下部電極９により強誘電体容量素子が形成さ
れている。
膜５１と、下部電極９により強誘電体容量素子が形成さ
れている。
【００１０】また、各下部電極９はそれぞれ独立して電
圧を印加できるようにするため、電気的に絶縁されてい
る。
圧を印加できるようにするため、電気的に絶縁されてい
る。
【００１１】図７の平面摸式図において、その構造が理
解し易いように絶縁膜８は省略して図示している。ま
た、図の端におけるメモリセルにおいては配線４を省略
して図示している。これは、図１〜６までの説明でも同
様である。
解し易いように絶縁膜８は省略して図示している。ま
た、図の端におけるメモリセルにおいては配線４を省略
して図示している。これは、図１〜６までの説明でも同
様である。
【００１２】なお、各下部電極９の全面に強誘電体膜５
１が形成されているため、下部電極９は図７中では表さ
れない。
１が形成されているため、下部電極９は図７中では表さ
れない。
【００１３】ここで、上部電極２を一辺の長さａの正方
形、上部電極２と下部電極９の幅の差をｄ、下部電極９
とコンタクト孔３の間隔をｘ、コンタクト孔３を一辺の
長さｃの正方形、下部電極９上の上部電極２同士の間隔
をｙとすると、単位メモリセルの面積は、 （ａ＋ｄ＋ｃ＋２ｘ）×（ａ＋ｙ） ・・・・ という式で表される。図７のメモリセル構造を用いる
と、上部電極２と下部電極９の幅の差をｄ＋△ｄに広げ
ると、単位メモリセルの大きさは、 （ａ＋ｄ＋△ｄ＋ｃ＋２ｘ）×（ａ＋ｙ） ・・ となり、上部電極２と下部電極９の幅の差を広げる前に
比べて △ｄ×（ａ＋ｙ） だけ面積が大きくなる。
形、上部電極２と下部電極９の幅の差をｄ、下部電極９
とコンタクト孔３の間隔をｘ、コンタクト孔３を一辺の
長さｃの正方形、下部電極９上の上部電極２同士の間隔
をｙとすると、単位メモリセルの面積は、 （ａ＋ｄ＋ｃ＋２ｘ）×（ａ＋ｙ） ・・・・ という式で表される。図７のメモリセル構造を用いる
と、上部電極２と下部電極９の幅の差をｄ＋△ｄに広げ
ると、単位メモリセルの大きさは、 （ａ＋ｄ＋△ｄ＋ｃ＋２ｘ）×（ａ＋ｙ） ・・ となり、上部電極２と下部電極９の幅の差を広げる前に
比べて △ｄ×（ａ＋ｙ） だけ面積が大きくなる。
【００１４】図７において、上部電極２の幅は下部電極
９の幅よりも狭くなっているが、この幅の差を例えば
０．２μｍとすると、側壁からの加工ダメージにより、
強誘電体容量素子の残留分極値が、本来持っている値の
約６０％に減少するという特性劣化が生じる。そのた
め、その幅の差は１．０μｍ程度以上を確保する必要が
あるが、この幅の差を大きくすると単位メモリセルの面
積が大きくなり、高集積化の妨げとなる。
９の幅よりも狭くなっているが、この幅の差を例えば
０．２μｍとすると、側壁からの加工ダメージにより、
強誘電体容量素子の残留分極値が、本来持っている値の
約６０％に減少するという特性劣化が生じる。そのた
め、その幅の差は１．０μｍ程度以上を確保する必要が
あるが、この幅の差を大きくすると単位メモリセルの面
積が大きくなり、高集積化の妨げとなる。
【００１５】ここで、上部電極と下部電極の幅の差が
０．２μｍの場合と１．０μｍの場合の単位メモリセル
の面積を計算して比較する。
０．２μｍの場合と１．０μｍの場合の単位メモリセル
の面積を計算して比較する。
【００１６】まず、上部電極２と下部電極９の幅の差が
０．２μｍの場合、ａ＝２．０μｍ、ｄ＝０．２μｍ、
ｘ＝０．６μｍ、ｃ＝０．９μｍ、ｙ＝２．０μｍとす
ると、単位メモリセルの大きさは、上記の式より、
（２．０＋０．２＋０．９＋２×０．６）×（２．０＋
２．０）＝１７．２μｍ2 となる。
０．２μｍの場合、ａ＝２．０μｍ、ｄ＝０．２μｍ、
ｘ＝０．６μｍ、ｃ＝０．９μｍ、ｙ＝２．０μｍとす
ると、単位メモリセルの大きさは、上記の式より、
（２．０＋０．２＋０．９＋２×０．６）×（２．０＋
２．０）＝１７．２μｍ2 となる。
【００１７】また、上部電極２と下部電極９の幅の差を
ｄを１．０μｍに広げると、単位メモリセルの大きさ
は、上記式より、（２．０＋１．０＋０．９＋２×
０．６）×（２．０＋２．０）＝２０．４μｍ2 とな
り、上部電極２と下部電極９の幅の差を広げる前に比べ
て３．２μｍ2、割合にすると約１９％面積が大きくな
る。
ｄを１．０μｍに広げると、単位メモリセルの大きさ
は、上記式より、（２．０＋１．０＋０．９＋２×
０．６）×（２．０＋２．０）＝２０．４μｍ2 とな
り、上部電極２と下部電極９の幅の差を広げる前に比べ
て３．２μｍ2、割合にすると約１９％面積が大きくな
る。
【００１８】また、上記従来の半導体メモリは、下部電
極９が独立した細長い板状で形成されているため、他の
配線との寄生容量は小さくなる。しかし、下部電極９に
近接して電位の変化が大きいある特定の配線が存在する
場合、その特定配線と下部電極９間の寄生容量が大きい
と特定配線の電位の変化により下部電極９の電位が変動
する。しかし、この変動は電位の変動しない他の配線と
下部電極９との寄生容量が大きいと抑えられる。つま
り、下部電極９の電位の変動は、他の配線との寄生容量
と、特定配線との寄生容量との比により決定される。
極９が独立した細長い板状で形成されているため、他の
配線との寄生容量は小さくなる。しかし、下部電極９に
近接して電位の変化が大きいある特定の配線が存在する
場合、その特定配線と下部電極９間の寄生容量が大きい
と特定配線の電位の変化により下部電極９の電位が変動
する。しかし、この変動は電位の変動しない他の配線と
下部電極９との寄生容量が大きいと抑えられる。つま
り、下部電極９の電位の変動は、他の配線との寄生容量
と、特定配線との寄生容量との比により決定される。
【００１９】例えば、細長い板状に形成された下部電極
９の１本あたりの寄生容量を５０ｆＦ、ある特定の配線
と下部電極９との寄生容量を０．６ｆＦとすると、その
特定の配線の電位が５Ｖ変化すると、下部電極９の電位
は下記の式のように約６０ｍＶ変化する。 ５Ｖ×０．６ｆＦ／５０ｆＦ＝６０ｍＶ
９の１本あたりの寄生容量を５０ｆＦ、ある特定の配線
と下部電極９との寄生容量を０．６ｆＦとすると、その
特定の配線の電位が５Ｖ変化すると、下部電極９の電位
は下記の式のように約６０ｍＶ変化する。 ５Ｖ×０．６ｆＦ／５０ｆＦ＝６０ｍＶ
【００２０】
【発明が解決しようとする課題】上述した従来の半導体
メモリでは、下記のような問題点があった。 （１）強誘電体容量素子が形成時のダメージにより容量
特性が劣化してしまうことを防ぐため、上部電極と下部
電極の幅の差を大きくすると単位メモリセルの面積が大
きくなり高集積化の妨げとなる。 （２）下部電極が細長い板状に形成されているため、他
の配線との寄生容量が小さく、特定の配線との容量値に
対する他の配線との容量値の比が小さくなり、したがっ
て、特定の配線の電位が変化すると、他の配線との容量
分割により下部電極の電位が変化するため、雑音の影響
によって下部電極の電位が変化しやすい。
メモリでは、下記のような問題点があった。 （１）強誘電体容量素子が形成時のダメージにより容量
特性が劣化してしまうことを防ぐため、上部電極と下部
電極の幅の差を大きくすると単位メモリセルの面積が大
きくなり高集積化の妨げとなる。 （２）下部電極が細長い板状に形成されているため、他
の配線との寄生容量が小さく、特定の配線との容量値に
対する他の配線との容量値の比が小さくなり、したがっ
て、特定の配線の電位が変化すると、他の配線との容量
分割により下部電極の電位が変化するため、雑音の影響
によって下部電極の電位が変化しやすい。
【００２１】本発明の目的は、単位メモリセル面積を広
げることなく、下部電極幅を上部電極幅に比べて十分大
きくとって、加工時のダメージによる容量特性の劣化が
生じないようにすること、また、雑音の影響を受けにく
くすることにより、信頼性が高く高集積化に適した強誘
電体メモリを提供することにある。
げることなく、下部電極幅を上部電極幅に比べて十分大
きくとって、加工時のダメージによる容量特性の劣化が
生じないようにすること、また、雑音の影響を受けにく
くすることにより、信頼性が高く高集積化に適した強誘
電体メモリを提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリは、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、行方向および列方向に等間隔に複数の
開口部を有する格子状の下部電極と、前記下部電極の上
部の全面に形成された強誘電体膜と、前記強誘電体膜上
の各開口部の位置する行または列から外れた位置に形成
された複数の上部電極と、前記各電界効果トランジスタ
の拡散層上の絶縁膜に設けられた複数の第１のコンタク
ト孔と、前記各上部電極上の絶縁膜に設けられた複数の
第２のコンタクト孔と、前記各上部電極と前記各電界効
果トランジスタの拡散層とを、前記各第１のコンタクト
孔と前記各第２のコンタクト孔と前記各開口部とを通っ
てそれぞれ接続する複数の配線とから構成される。
に、本発明の半導体メモリは、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、行方向および列方向に等間隔に複数の
開口部を有する格子状の下部電極と、前記下部電極の上
部の全面に形成された強誘電体膜と、前記強誘電体膜上
の各開口部の位置する行または列から外れた位置に形成
された複数の上部電極と、前記各電界効果トランジスタ
の拡散層上の絶縁膜に設けられた複数の第１のコンタク
ト孔と、前記各上部電極上の絶縁膜に設けられた複数の
第２のコンタクト孔と、前記各上部電極と前記各電界効
果トランジスタの拡散層とを、前記各第１のコンタクト
孔と前記各第２のコンタクト孔と前記各開口部とを通っ
てそれぞれ接続する複数の配線とから構成される。
【００２３】本発明は、下部電極を行方向および列方向
に等間隔に複数の開口部を有する格子状とし、強誘電体
膜を下部電極の上部の全面に形成し、上部電極を強誘電
体膜上の開口部の位置する行または列から外れた位置に
形成するようにしたものである。
に等間隔に複数の開口部を有する格子状とし、強誘電体
膜を下部電極の上部の全面に形成し、上部電極を強誘電
体膜上の開口部の位置する行または列から外れた位置に
形成するようにしたものである。
【００２４】したがって、単位メモリセル面積を広げる
ことなく上部電極と下部電極との幅の差を確保すること
ができ、強誘電体容量素子がダメージを受けないように
することができる。
ことなく上部電極と下部電極との幅の差を確保すること
ができ、強誘電体容量素子がダメージを受けないように
することができる。
【００２５】また、本発明は、下部電極を格子状にとし
ているため、他の配線との寄生容量値を大きくするよう
にしたので、電位が変動するある特定の配線との容量値
の相対的な比を小さくし、ある特定の配線の電位が変動
した場合の雑音の影響による下部電極の電位の変動を小
さくすることができる。
ているため、他の配線との寄生容量値を大きくするよう
にしたので、電位が変動するある特定の配線との容量値
の相対的な比を小さくし、ある特定の配線の電位が変動
した場合の雑音の影響による下部電極の電位の変動を小
さくすることができる。
【００２６】また、本発明は、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、上部電極を形成しようとする場所の周
辺位置の幅のみ他の場所より幅が広がっている細長い板
状の下部電極と、前記下部電極の上部の全面に形成され
た強誘電体膜と、前記強誘電体膜上の他の場所より幅の
広がっている場所に形成された複数の上部電極と、前記
各電界効果トランジスタの拡散層上の絶縁膜に設けられ
た複数の第１のコンタクト孔と、前記各上部電極上の絶
縁膜に設けられた複数の第２のコンタクト孔と、前記各
上部電極と前記各電界効果トランジスタの拡散層とを、
前記各第１のコンタクト孔と前記各第２のコンタクト孔
とを通ってそれぞれ接続する複数の配線とから構成され
る。
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、上部電極を形成しようとする場所の周
辺位置の幅のみ他の場所より幅が広がっている細長い板
状の下部電極と、前記下部電極の上部の全面に形成され
た強誘電体膜と、前記強誘電体膜上の他の場所より幅の
広がっている場所に形成された複数の上部電極と、前記
各電界効果トランジスタの拡散層上の絶縁膜に設けられ
た複数の第１のコンタクト孔と、前記各上部電極上の絶
縁膜に設けられた複数の第２のコンタクト孔と、前記各
上部電極と前記各電界効果トランジスタの拡散層とを、
前記各第１のコンタクト孔と前記各第２のコンタクト孔
とを通ってそれぞれ接続する複数の配線とから構成され
る。
【００２７】本発明は、下部電極を、上部電極を形成し
ようとする場所の周辺位置の幅のみ他の場所より幅が広
がっている細長い板状とし、強誘電体膜を下部電極の上
部の全面に形成し、上部電極を強誘電体膜上の他の場所
より幅の広がっている場所に形成するようにしたもので
ある。
ようとする場所の周辺位置の幅のみ他の場所より幅が広
がっている細長い板状とし、強誘電体膜を下部電極の上
部の全面に形成し、上部電極を強誘電体膜上の他の場所
より幅の広がっている場所に形成するようにしたもので
ある。
【００２８】したがって、単位メモリセル面積を広げる
ことなく上部電極と下部電極との幅の差を確保すること
ができ、強誘電体容量素子がダメージを受けないように
することができる。
ことなく上部電極と下部電極との幅の差を確保すること
ができ、強誘電体容量素子がダメージを受けないように
することができる。
【００２９】また、本発明は、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、行方向および列方向に等間隔に複数の
開口部を有する格子状の下部電極と、前記下部電極の上
部の全面に形成された強誘電体膜と、前記強誘電体膜の
各開口部の位置する行または列の位置上に形成された複
数の上部電極と、前記各電界効果トランジスタの拡散層
上の絶縁膜に設けられた複数の第１のコンタクト孔と、
前記各上部電極上の絶縁膜に設けられた複数の第２のコ
ンタクト孔と、前記各上部電極と前記各電界効果トラン
ジスタの拡散層とを、前記各第１のコンタクト孔と前記
各第２のコンタクト孔と前記開口部とを通ってそれぞれ
接続する複数の配線とから構成される。
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、行方向および列方向に等間隔に複数の
開口部を有する格子状の下部電極と、前記下部電極の上
部の全面に形成された強誘電体膜と、前記強誘電体膜の
各開口部の位置する行または列の位置上に形成された複
数の上部電極と、前記各電界効果トランジスタの拡散層
上の絶縁膜に設けられた複数の第１のコンタクト孔と、
前記各上部電極上の絶縁膜に設けられた複数の第２のコ
ンタクト孔と、前記各上部電極と前記各電界効果トラン
ジスタの拡散層とを、前記各第１のコンタクト孔と前記
各第２のコンタクト孔と前記開口部とを通ってそれぞれ
接続する複数の配線とから構成される。
【００３０】本発明は、下部電極を格子状にとしている
ため、他の配線との寄生容量値を大きくするようにした
ので、電位が変動するある特定の配線との容量値の相対
的な比を小さくし、ある特定の配線の電位が変動した場
合の雑音の影響による下部電極電位の変動を小さくする
ことができる。
ため、他の配線との寄生容量値を大きくするようにした
ので、電位が変動するある特定の配線との容量値の相対
的な比を小さくし、ある特定の配線の電位が変動した場
合の雑音の影響による下部電極電位の変動を小さくする
ことができる。
【００３１】また、本発明は、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、複数の細長い板状の部分と隣接する細
長い板状の部分どうしを接続する部分とからなる下部電
極と、前記下部電極の上部の全面に形成された強誘電体
膜と、前記強誘電体膜の細長い板状の部分に等間隔に形
成された複数の上部電極と、前記各電界効果トランジス
タの拡散層上の絶縁膜に設けられた複数の第１のコンタ
クト孔と、前記各上部電極上の絶縁膜に設けられた複数
の第２のコンタクト孔と、前記各上部電極と前記各電界
効果トランジスタの拡散層とを、前記各第１のコンタク
ト孔と前記各第２のコンタクト孔とを通ってそれぞれ接
続する複数の配線とから構成される。
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成され、複数の細長い板状の部分と隣接する細
長い板状の部分どうしを接続する部分とからなる下部電
極と、前記下部電極の上部の全面に形成された強誘電体
膜と、前記強誘電体膜の細長い板状の部分に等間隔に形
成された複数の上部電極と、前記各電界効果トランジス
タの拡散層上の絶縁膜に設けられた複数の第１のコンタ
クト孔と、前記各上部電極上の絶縁膜に設けられた複数
の第２のコンタクト孔と、前記各上部電極と前記各電界
効果トランジスタの拡散層とを、前記各第１のコンタク
ト孔と前記各第２のコンタクト孔とを通ってそれぞれ接
続する複数の配線とから構成される。
【００３２】本発明は、下部電極どうしを電気的に接続
することにより、他の配線との寄生容量値を大きくする
ようにしたので、電位が変動するある特定の配線との容
量値の相対的な比を小さくし、ある特定の配線の電位が
変動した場合の雑音の影響による下部電極電位の変動を
小さくすることができる。
することにより、他の配線との寄生容量値を大きくする
ようにしたので、電位が変動するある特定の配線との容
量値の相対的な比を小さくし、ある特定の配線の電位が
変動した場合の雑音の影響による下部電極電位の変動を
小さくすることができる。
【００３３】また、本発明は、メモリセルトランジスタ
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成された細長い板状の下部電極と、前記下部電
極の上部の全面に形成された強誘電体膜と、前記強誘電
体膜上に等間隔で形成された複数の上部電極と、前記各
電界効果トランジスタの拡散層上の絶縁膜に設けられた
複数の第１のコンタクト孔と、前記各上部電極上の絶縁
膜に設けられた複数の第２のコンタクト孔と、前記各上
部電極と前記各電界効果トランジスタの拡散層とを、前
記各第１のコンタクト孔と前記各第２のコンタクト孔と
を通ってそれぞれ接続する複数の第１の配線と、前記各
下部電極どうしを接続する第２の配線とから構成され
る。
として使用される複数の電解効果トランジスタをその表
面に有した半導体基板と、前記半導体基板上に絶縁膜を
介して形成された細長い板状の下部電極と、前記下部電
極の上部の全面に形成された強誘電体膜と、前記強誘電
体膜上に等間隔で形成された複数の上部電極と、前記各
電界効果トランジスタの拡散層上の絶縁膜に設けられた
複数の第１のコンタクト孔と、前記各上部電極上の絶縁
膜に設けられた複数の第２のコンタクト孔と、前記各上
部電極と前記各電界効果トランジスタの拡散層とを、前
記各第１のコンタクト孔と前記各第２のコンタクト孔と
を通ってそれぞれ接続する複数の第１の配線と、前記各
下部電極どうしを接続する第２の配線とから構成され
る。
【００３４】本発明は、下部電極どうしを電気的に接続
することにより、他の配線との寄生容量値を大きくする
ようにしたので、電位が変動するある特定の配線との容
量値の相対的な比を小さくし、ある特定の配線の電位が
変動した場合の雑音の影響による下部電極電位の変動を
小さくすることができる。
することにより、他の配線との寄生容量値を大きくする
ようにしたので、電位が変動するある特定の配線との容
量値の相対的な比を小さくし、ある特定の配線の電位が
変動した場合の雑音の影響による下部電極電位の変動を
小さくすることができる。
【００３５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３６】（第１の実施形態）まず、本発明の第１の
実施形態について、図面を参照して説明する。
実施形態について、図面を参照して説明する。
【００３７】図１は、本発明の第１の実施形態の半導体
メモリの平面摸式図である。図７中と同番号は同じ構成
要素を示す。
メモリの平面摸式図である。図７中と同番号は同じ構成
要素を示す。
【００３８】本実施形態の半導体メモリは、メモリセル
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、行方向および列方向に等間隔
に複数の開口部６を有する格子状の下部電極と、下部電
極の上部の全面に形成された強誘電体膜１と、強誘電体
膜１上の各開口部６の位置する行または列から外れた位
置に形成された複数の上部電極２と、各電界効果トラン
ジスタの拡散層上の絶縁膜に設けられた複数のコンタク
ト孔３と、各上部電極２上の絶縁膜に設けられた複数の
コンタクト孔５と、各上部電極２と各電界効果トランジ
スタの拡散層とを、各コンタクト孔３と各コンタクト孔
５と各開口部６とを通ってそれぞれ接続する複数の配線
４とから構成される。
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、行方向および列方向に等間隔
に複数の開口部６を有する格子状の下部電極と、下部電
極の上部の全面に形成された強誘電体膜１と、強誘電体
膜１上の各開口部６の位置する行または列から外れた位
置に形成された複数の上部電極２と、各電界効果トラン
ジスタの拡散層上の絶縁膜に設けられた複数のコンタク
ト孔３と、各上部電極２上の絶縁膜に設けられた複数の
コンタクト孔５と、各上部電極２と各電界効果トランジ
スタの拡散層とを、各コンタクト孔３と各コンタクト孔
５と各開口部６とを通ってそれぞれ接続する複数の配線
４とから構成される。
【００３９】また、下部電極は、耐酸化性の強いＰｔや
Ａｕまたは、酸化物が導電体であるＲｕ、Ｉｒおよびそ
の酸化物であるＲｕＯ2 やＩｒＯ2 により形成されてい
る。上部電極２の材料としては下部電極と同様にＰｔ，
Ａｕ，Ｒｕ，Ｉｒ，ＲｕＯ 2 またはＩｒＯ2 を用いる
か、あるいはＬＳＩの配線材料として用いられている、
Ａｌ，Ｔｉ，ＴｉＮ，ＷまたはＣｕ等を用いる。
Ａｕまたは、酸化物が導電体であるＲｕ、Ｉｒおよびそ
の酸化物であるＲｕＯ2 やＩｒＯ2 により形成されてい
る。上部電極２の材料としては下部電極と同様にＰｔ，
Ａｕ，Ｒｕ，Ｉｒ，ＲｕＯ 2 またはＩｒＯ2 を用いる
か、あるいはＬＳＩの配線材料として用いられている、
Ａｌ，Ｔｉ，ＴｉＮ，ＷまたはＣｕ等を用いる。
【００４０】配線４の材料としては、ＬＳＩの配線材料
として用いられているＡｌ，Ｔｉ，ＴｉＮ，ＷまたはＣ
ｕ等を用いる。
として用いられているＡｌ，Ｔｉ，ＴｉＮ，ＷまたはＣ
ｕ等を用いる。
【００４１】従来技術を用いる場合、容量特性の劣化を
生じさせないためには、上部電極２と下部電極の幅の差
を１．０μｍ以上にしなければならないために単位メモ
リセル面積が２０．４μｍ2 に広がるが、本実施形態で
はメモリセル面積を１７．２μｍ2 としたままで、上部
電極２と下部電極の幅の差を１．０μｍ以上確保するこ
とができる。つまり、従来技術により上部電極２と下部
電極の幅の差を１．０μｍ確保した場合と比較して、メ
モリセル面積を小さくすることができる。
生じさせないためには、上部電極２と下部電極の幅の差
を１．０μｍ以上にしなければならないために単位メモ
リセル面積が２０．４μｍ2 に広がるが、本実施形態で
はメモリセル面積を１７．２μｍ2 としたままで、上部
電極２と下部電極の幅の差を１．０μｍ以上確保するこ
とができる。つまり、従来技術により上部電極２と下部
電極の幅の差を１．０μｍ確保した場合と比較して、メ
モリセル面積を小さくすることができる。
【００４２】また、本実施形態では、下部電極を格子状
に形成しているため、下部電極と他の配線との間の寄生
容量は１列あたりの寄生容量５０ｆＦに下部電極の列数
を乗じた容量値となる。ここで例えば下部電極の列の数
を５１２本とすると、下部電極全体の寄生容量値は２
５．６ｐＦとなる。さらに加えて、各列を接続する部分
の寄生容量も加わるので、多く見積もっても、特定の配
線の電位が５Ｖ変化したときの下部電極の電位変化は下
記の式より約０．１ｍＶとなり、従来技術における下部
電極の電位変化の６０ｍＶと比較して、雑音による下部
電極電位の変化量を小さくすることができる。 ５Ｖ×０．６ｆＦ／２５．６ｐＦ≒０．１ｍＶ （第２の実施形態）次に、本発明の第２の実施形態につ
いて、図面を参照して説明する。
に形成しているため、下部電極と他の配線との間の寄生
容量は１列あたりの寄生容量５０ｆＦに下部電極の列数
を乗じた容量値となる。ここで例えば下部電極の列の数
を５１２本とすると、下部電極全体の寄生容量値は２
５．６ｐＦとなる。さらに加えて、各列を接続する部分
の寄生容量も加わるので、多く見積もっても、特定の配
線の電位が５Ｖ変化したときの下部電極の電位変化は下
記の式より約０．１ｍＶとなり、従来技術における下部
電極の電位変化の６０ｍＶと比較して、雑音による下部
電極電位の変化量を小さくすることができる。 ５Ｖ×０．６ｆＦ／２５．６ｐＦ≒０．１ｍＶ （第２の実施形態）次に、本発明の第２の実施形態につ
いて、図面を参照して説明する。
【００４３】図２は、本発明の第２の実施形態の半導体
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
【００４４】本実施形態の半導体メモリは、メモリセル
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、上部電極２を形成しようとす
る場所の周辺位置の幅のみ他の場所より幅が広がってい
る細長い板状の下部電極と、下部電極の上部の全面に形
成された強誘電体膜１１と、強誘電体膜１１上の他の場
所より幅の広がっている場所に形成された複数の上部電
極２と、各電界効果トランジスタの拡散層上の絶縁膜に
設けられた複数のコンタクト孔３と、各上部電極２上の
絶縁膜に設けられた複数のコンタクト孔５と、各上部電
極２と各電界効果トランジスタの拡散層とを、各コンタ
クト孔３と各コンタクト孔５とを通ってそれぞれ接続す
る複数の配線４とから構成される。
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、上部電極２を形成しようとす
る場所の周辺位置の幅のみ他の場所より幅が広がってい
る細長い板状の下部電極と、下部電極の上部の全面に形
成された強誘電体膜１１と、強誘電体膜１１上の他の場
所より幅の広がっている場所に形成された複数の上部電
極２と、各電界効果トランジスタの拡散層上の絶縁膜に
設けられた複数のコンタクト孔３と、各上部電極２上の
絶縁膜に設けられた複数のコンタクト孔５と、各上部電
極２と各電界効果トランジスタの拡散層とを、各コンタ
クト孔３と各コンタクト孔５とを通ってそれぞれ接続す
る複数の配線４とから構成される。
【００４５】本実施形態のメモリセル構造を用いると、
上部電極２と下部電極の幅の差は図７に示したメモリセ
ル構造に比べて広がっているにも関わらず、メモリセル
面積は、図７で上部電極２と下部電極の幅の差を広げる
前と同じである。すなわち、上記第１の実施形態と同様
に、上部電極２と下部電極の幅の差は図７に示したメモ
リセル構造に比べて広がっているにも関わらず、メモリ
セル面積は、図７で上部電極２と下部電極の幅の差を広
げる前と同じであり、従来技術と比較して単位メモリセ
ル面積を小さくすることができる。
上部電極２と下部電極の幅の差は図７に示したメモリセ
ル構造に比べて広がっているにも関わらず、メモリセル
面積は、図７で上部電極２と下部電極の幅の差を広げる
前と同じである。すなわち、上記第１の実施形態と同様
に、上部電極２と下部電極の幅の差は図７に示したメモ
リセル構造に比べて広がっているにも関わらず、メモリ
セル面積は、図７で上部電極２と下部電極の幅の差を広
げる前と同じであり、従来技術と比較して単位メモリセ
ル面積を小さくすることができる。
【００４６】（第３の実施形態）次に、本発明の第３の
実施形態について、図面を参照して説明する。
実施形態について、図面を参照して説明する。
【００４７】図３は、本発明の第３の実施形態の半導体
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
【００４８】本実施形態は、図１の第１の実施形態に対
して、上部電極２をコンタクト孔３が設けられた位置ど
うしを結ぶ線上に設けたものである。
して、上部電極２をコンタクト孔３が設けられた位置ど
うしを結ぶ線上に設けたものである。
【００４９】図３では、上部電極２は、格子状に配置さ
れた下部電極のコンタクト孔３が設けられた位置どうし
を結ぶ線上に配置されているが、下部電極上ならばどこ
に配置されていても良い。
れた下部電極のコンタクト孔３が設けられた位置どうし
を結ぶ線上に配置されているが、下部電極上ならばどこ
に配置されていても良い。
【００５０】本実施形態では、下部電極が格子状に形成
されているため、上記第１の実施形態と同様に、従来技
術と比較して、雑音による下部電極電位の変化量を小さ
くすることができる。
されているため、上記第１の実施形態と同様に、従来技
術と比較して、雑音による下部電極電位の変化量を小さ
くすることができる。
【００５１】（第４の実施形態）次に、本発明の第４の
実施形態について、図面を参照して説明する。
実施形態について、図面を参照して説明する。
【００５２】図４は、本発明の第４の実施形態の半導体
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
【００５３】本実施形態の半導体メモリは、メモリセル
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、複数の細長い板状の部分と隣
接する細長い板状の部分どうしを接続する部分とからな
る下部電極と、下部電極の上部の全面に形成された強誘
電体膜３１と、強誘電体膜３１の細長い板状の部分に等
間隔に形成された複数の上部電極２と、各電界効果トラ
ンジスタの拡散層上の絶縁膜に設けられた複数のコンタ
クト孔３と、各上部電極２上の絶縁膜に設けられた複数
のコンタクト孔５と、各上部電極２と各電界効果トラン
ジスタの拡散層とを、各コンタクト孔３と各コンタクト
孔５とを通ってそれぞれ接続する複数の配線４とから構
成される。
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成され、複数の細長い板状の部分と隣
接する細長い板状の部分どうしを接続する部分とからな
る下部電極と、下部電極の上部の全面に形成された強誘
電体膜３１と、強誘電体膜３１の細長い板状の部分に等
間隔に形成された複数の上部電極２と、各電界効果トラ
ンジスタの拡散層上の絶縁膜に設けられた複数のコンタ
クト孔３と、各上部電極２上の絶縁膜に設けられた複数
のコンタクト孔５と、各上部電極２と各電界効果トラン
ジスタの拡散層とを、各コンタクト孔３と各コンタクト
孔５とを通ってそれぞれ接続する複数の配線４とから構
成される。
【００５４】本実施形態は、図７の従来の半導体メモリ
に対して、隣接する細長い板状の下部電極どうしを接続
するようにしたものである。
に対して、隣接する細長い板状の下部電極どうしを接続
するようにしたものである。
【００５５】本実施形態では、下部電極どうしが電気的
に接続されているため、上記第１の実施形態および第３
の実施形態と同様に、従来技術と比較して、雑音による
下部電極電位の変化量を小さくすることができる。
に接続されているため、上記第１の実施形態および第３
の実施形態と同様に、従来技術と比較して、雑音による
下部電極電位の変化量を小さくすることができる。
【００５６】（第５の実施形態）次に、本発明の第５の
実施形態について、図面を参照して説明する。
実施形態について、図面を参照して説明する。
【００５７】図５は、本発明の第５の実施形態の半導体
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
メモリの平面摸式図である。図１中と同番号は同じ構成
要素を示す。
【００５８】本実施形態の半導体メモリは、メモリセル
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成された細長い板状の下部電極と、下
部電極の上部の全面に形成された強誘電体膜４１と、強
誘電体膜４１上に等間隔で形成された複数の上部電極２
と、各電界効果トランジスタの拡散層上の絶縁膜に設け
られた複数のコンタクト孔３と、各上部電極２上の絶縁
膜に設けられた複数のコンタクト孔５と、各上部電極２
と各電界効果トランジスタの拡散層とを、各コンタクト
孔３と各コンタクト孔５とを通ってそれぞれ接続する複
数の配線４と、各下部電極どうしをコンタクト孔４６を
通って接続する配線４５とから構成される。
トランジスタとして使用される複数の電解効果トランジ
スタをその表面に有した半導体基板と、半導体基板上に
絶縁膜を介して形成された細長い板状の下部電極と、下
部電極の上部の全面に形成された強誘電体膜４１と、強
誘電体膜４１上に等間隔で形成された複数の上部電極２
と、各電界効果トランジスタの拡散層上の絶縁膜に設け
られた複数のコンタクト孔３と、各上部電極２上の絶縁
膜に設けられた複数のコンタクト孔５と、各上部電極２
と各電界効果トランジスタの拡散層とを、各コンタクト
孔３と各コンタクト孔５とを通ってそれぞれ接続する複
数の配線４と、各下部電極どうしをコンタクト孔４６を
通って接続する配線４５とから構成される。
【００５９】本実施形態は、図７の従来の半導体メモリ
に対して、下部電極９上部の絶縁膜８にコンタクト孔４
６を設け下部電極９どうしを配線４５により電気的に接
続したものである。
に対して、下部電極９上部の絶縁膜８にコンタクト孔４
６を設け下部電極９どうしを配線４５により電気的に接
続したものである。
【００６０】本実施形態では、下部電極どうしが電気的
に接続されているため、上記第１の実施形態、第３の実
施形態および第４の実施形態と同様に、従来技術と比較
して、雑音による下部電極電位の変化量を小さくするこ
とができる。
に接続されているため、上記第１の実施形態、第３の実
施形態および第４の実施形態と同様に、従来技術と比較
して、雑音による下部電極電位の変化量を小さくするこ
とができる。
【００６１】上記第１〜第２の実施形態において、上部
電極２が２．０μｍ角の正方形の場合について説明した
が、上部電極２の大きさが小さくなるにしたがって、第
１または第２の本実施形態を用いた場合のメモリセル面
積の従来技術を用いた場合のメモリセル面積に対する比
は小さくなり、本発明の効果がより顕著に表れる。
電極２が２．０μｍ角の正方形の場合について説明した
が、上部電極２の大きさが小さくなるにしたがって、第
１または第２の本実施形態を用いた場合のメモリセル面
積の従来技術を用いた場合のメモリセル面積に対する比
は小さくなり、本発明の効果がより顕著に表れる。
【００６２】
【発明の効果】以上説明したように、本発明の半導体メ
モリは以下に示す効果を有する。 （１）請求項１、２記載の発明は、単位メモリセル面積
を増大させずに、充分な上部電極と下部電極の幅の差を
確保することができ強誘電体容量素子の特性劣化を防ぐ
ことができる。 （２）請求項１、３、４、５記載の発明は、下部電極ど
うしを電気的に接続することにより、他の配線との寄生
容量値が大きくなり、電位が変動するある特定の配線と
の容量値の相対的な比が小さくなるため、ある特定の配
線の電位が変動した場合の雑音の影響による下部電極電
位の変動を小さくすることができる。
モリは以下に示す効果を有する。 （１）請求項１、２記載の発明は、単位メモリセル面積
を増大させずに、充分な上部電極と下部電極の幅の差を
確保することができ強誘電体容量素子の特性劣化を防ぐ
ことができる。 （２）請求項１、３、４、５記載の発明は、下部電極ど
うしを電気的に接続することにより、他の配線との寄生
容量値が大きくなり、電位が変動するある特定の配線と
の容量値の相対的な比が小さくなるため、ある特定の配
線の電位が変動した場合の雑音の影響による下部電極電
位の変動を小さくすることができる。
【図１】本発明の第１の実施形態の半導体メモリの平面
摸式図である。
摸式図である。
【図２】本発明の第２の実施形態の半導体メモリの平面
摸式図である。
摸式図である。
【図３】本発明の第３の実施形態の半導体メモリの平面
摸式図である。
摸式図である。
【図４】本発明の第４の実施形態の半導体メモリの平面
摸式図である。
摸式図である。
【図５】本発明の第５の実施形態の半導体メモリの平面
摸式図である。
摸式図である。
【図６】従来の半導体メモリの平面図である。
【図７】図６の従来の半導体メモリの平面摸式図であ
る。
る。
【図８】図７の従来の半導体メモリの断面摸式図であ
る。
る。
１ 強誘電体膜 ２ 上部電極 ３ コンタクト孔 ４ 配線 ５ コンタクト孔 ７ 拡散層 ８ 絶縁膜 ９ 下部電極 １０ 半導体基板 １１ 強誘電体膜 ２１ 強誘電体膜 ３１ 強誘電体膜 ４１ 強誘電体膜 ４５ 配線 ４６ コンタクト孔 ５１ 強誘電体膜 １０１ ゲート電極 １０２ 素子領域 １０３ コンタクトホール １０４ ビットラインの配線電極 １０５ コンタクトホール １０７ 配線電極 １０８ 第２配線電極 １０９ 強誘電体膜 １１０ 上部電極 １１１ コンタクトホール １１２ コンタクトホール １１３ 下部電極 １１４ 第１配線電極 １１５ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (3)
- 【請求項１】 メモリセルトランジスタとして使用され
る複数の電解効果トランジスタをその表面に有した半導
体基板と、 前記半導体基板上に絶縁膜を介して形成され、行方向お
よび列方向に等間隔に複数の開口部を有する格子状の下
部電極と、 前記下部電極の上部の全面に形成された強誘電体膜と、 前記強誘電体膜上の各開口部の位置する行または列から
外れた位置に形成された複数の上部電極と、 前記各電界効果トランジスタの拡散層上の絶縁膜に設け
られた複数の第１のコンタクト孔と、 前記各上部電極上の絶縁膜に設けられた複数の第２のコ
ンタクト孔と、 前記各上部電極と前記各電界効果トランジスタの拡散層
とを、前記各第１のコンタクト孔と前記各第２のコンタ
クト孔と前記各開口部とを通ってそれぞれ接続する複数
の配線とから構成される半導体メモリ。 - 【請求項２】 メモリセルトランジスタとして使用され
る複数の電解効果トランジスタをその表面に有した半導
体基板と、 前記半導体基板上に絶縁膜を介して形成され、上部電極
を形成しようとする場所の周辺位置の幅のみ他の場所よ
り幅が広がっている細長い板状となっていて、他の場所
より幅が広がっている部分が並ぶように隣接するものど
うしが設けられた複数の下部電極と、 前記各下部電極の上部の全面に形成された強誘電体膜
と、 前記強誘電体膜上の他の場所より幅の広がっている場所
にそれぞれ形成されることにより縦横一直線上に配列さ
れた複数の上部電極と、 前記各電界効果トランジスタの拡散層上の絶縁膜に設け
られた複数の第１のコンタクト孔と、 前記各上部電極上の絶縁膜に設けられた複数の第２のコ
ンタクト孔と、 前記各上部電極と前記各電界効果トランジスタの拡散層
とを、前記各第１のコンタクト孔と前記各第２のコンタ
クト孔とを通ってそれぞれ接続する複数の配線とから構
成される半導体メモリ。 - 【請求項３】 メモリセルトランジスタとして使用され
る複数の電解効果トランジスタをその表面に有した半導
体基板と、 前記半導体基板上に絶縁膜を介して形成され、行方向お
よび列方向に等間隔に複数の開口部を有する格子状の下
部電極と、 前記下部電極の上部の全面に形成された強誘電体膜と、 前記強誘電体膜の各開口部の位置する行または列の位置
上に形成された複数の上部電極と、 前記各電界効果トランジスタの拡散層上の絶縁膜に設け
られた複数の第１のコンタクト孔と、 前記各上部電極上の絶縁膜に設けられた複数の第２のコ
ンタクト孔と、 前記各上部電極と前記各電界効果トランジスタの拡散層
とを、前記各第１のコンタクト孔と前記各第２のコンタ
クト孔と前記開口部とを通ってそれぞれ接続する複数の
配線とから構成される半導体メモリ。
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