JPH04144282A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04144282A JPH04144282A JP2267602A JP26760290A JPH04144282A JP H04144282 A JPH04144282 A JP H04144282A JP 2267602 A JP2267602 A JP 2267602A JP 26760290 A JP26760290 A JP 26760290A JP H04144282 A JPH04144282 A JP H04144282A
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- electrode
- wiring electrode
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- capacitor
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、強誘電体を用いた、メモリ、特に電気的に書
き換え可能な不揮発性メモリの構造に関するものである
。
き換え可能な不揮発性メモリの構造に関するものである
。
本発明は、強誘電体を用いたキャノくシタを半導体装置
基板上に集積したメモリの構造、特にメ４すを形成する
琳位セルの構造において、強誘電やキャパシタの一方の
電極を、ＭＯＳ）ランジス？を構成するソース拡散層に
接続し、ＭＯＳトラシジスタを構成するドレイン拡散層
を例えたＡｌｆａ主成分とする第１配線電極に接続し、
キャパシｉの他方の電極をそのまま第２配線電極とし、
例天ばＡ１を主成分とする第３配線電極が、第２配廖電
極と平行に配置され、第１配線電極に直接、ｙは、第２
配線電極を介して接続することにより、集積化に適し、
かつ高速動作の可能なメモリをやるようにしたものであ
る。
基板上に集積したメモリの構造、特にメ４すを形成する
琳位セルの構造において、強誘電やキャパシタの一方の
電極を、ＭＯＳ）ランジス？を構成するソース拡散層に
接続し、ＭＯＳトラシジスタを構成するドレイン拡散層
を例えたＡｌｆａ主成分とする第１配線電極に接続し、
キャパシｉの他方の電極をそのまま第２配線電極とし、
例天ばＡ１を主成分とする第３配線電極が、第２配廖電
極と平行に配置され、第１配線電極に直接、ｙは、第２
配線電極を介して接続することにより、集積化に適し、
かつ高速動作の可能なメモリをやるようにしたものであ
る。
従来の半導体不揮発性メモリとしては絶縁ゲート中のト
ラップまたは浮遊ゲートにシリコン基もからの電荷を注
入することによりシリコン基板（表面ポテンシャルが変
調される現象を用いたＭｌＳ型トランジスタが一般に使
用されており、ＥＦＲＯＭ（紫外線照射型不揮発性メモ
リ）やＥＥＰＲＯＭ（電気的書き換え可能型不揮発性メ
モリ）などとして実用化されている。
ラップまたは浮遊ゲートにシリコン基もからの電荷を注
入することによりシリコン基板（表面ポテンシャルが変
調される現象を用いたＭｌＳ型トランジスタが一般に使
用されており、ＥＦＲＯＭ（紫外線照射型不揮発性メモ
リ）やＥＥＰＲＯＭ（電気的書き換え可能型不揮発性メ
モリ）などとして実用化されている。
〔発明が解決しようとする課題〕
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長（・（例えばｚＥＰＲＯＭの場合数十ミリ秒）な
どの欠点を有す。また、情報の書き換え回数が約１０５
回程度であり、非常に少なく、繰り返し使用するような
場合には問題が多い。
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長（・（例えばｚＥＰＲＯＭの場合数十ミリ秒）な
どの欠点を有す。また、情報の書き換え回数が約１０５
回程度であり、非常に少なく、繰り返し使用するような
場合には問題が多い。
電気的に分極が反転可能である強誘電体を用いた不揮発
性メモリに関しては、書き込み時間と読み出し時間が原
理的に同じであり、また電源を切っても分極は保持され
るため、理想的な不揮発性メモリとなる可能性を有する
。こりような強誘電体を用いた不揮発性メモリについて
は、例えば米国特許４１４９３０２のように、シリコン
基板上に強誘電体からなるキャパシタを集積化した構造
や、米国特許５８５２７００のようにＭ工Ｓトラジスタ
のゲート部分に強誘電体膜を配置した不揮発性メモリな
どが提案されている。また、最近では、第４図のように
ＭＯ３型半導体装置に積層した構造の不揮発性メモリが
工ＥＤＭ’８７ｐｐ。
性メモリに関しては、書き込み時間と読み出し時間が原
理的に同じであり、また電源を切っても分極は保持され
るため、理想的な不揮発性メモリとなる可能性を有する
。こりような強誘電体を用いた不揮発性メモリについて
は、例えば米国特許４１４９３０２のように、シリコン
基板上に強誘電体からなるキャパシタを集積化した構造
や、米国特許５８５２７００のようにＭ工Ｓトラジスタ
のゲート部分に強誘電体膜を配置した不揮発性メモリな
どが提案されている。また、最近では、第４図のように
ＭＯ３型半導体装置に積層した構造の不揮発性メモリが
工ＥＤＭ’８７ｐｐ。
８５０−８５１に報告されている。第４図において、４
０１はＰ型Ｓ１基板であり、４０２は素子分離用のＬＯ
（！ＯＳ酸化膜、４０５はソースとなるＮ型拡散層であ
り、４０４はドレインとなるＮ型拡散層である。４０５
はゲート電極であり、４０６は眉間絶縁膜である。４０
９が強誘電体膜であり、電極４１０と４１１により挾ま
れ、キャパシタを構成している。４０７は第２層間絶縁
膜であり、４１２が配Ｍｔ極となるＡｌである。
０１はＰ型Ｓ１基板であり、４０２は素子分離用のＬＯ
（！ＯＳ酸化膜、４０５はソースとなるＮ型拡散層であ
り、４０４はドレインとなるＮ型拡散層である。４０５
はゲート電極であり、４０６は眉間絶縁膜である。４０
９が強誘電体膜であり、電極４１０と４１１により挾ま
れ、キャパシタを構成している。４０７は第２層間絶縁
膜であり、４１２が配Ｍｔ極となるＡｌである。
さてこのような構造の強誘電体メモリにおいては４１１
の下部電極は強誘電体膜の結晶性を改善するために、例
えばｐｔなどで形成し、そのまま配線電極を兼ねること
も多いが、Ｐｔの比抵抗はＡ１などと比較し約−桁以上
も高い。そのためＰｔを配線電極とした場合、配線抵抗
が高（なり入力したクロック信号に遅れを生じ、高速動
作ができないとい５練題がある。そこで本発明はこのよ
うな課題を解決するもので、その目的とするところは、
クロック信号に遅れを生じず、高速動作が可能な強誘電
体メモリを提供するところにある。
の下部電極は強誘電体膜の結晶性を改善するために、例
えばｐｔなどで形成し、そのまま配線電極を兼ねること
も多いが、Ｐｔの比抵抗はＡ１などと比較し約−桁以上
も高い。そのためＰｔを配線電極とした場合、配線抵抗
が高（なり入力したクロック信号に遅れを生じ、高速動
作ができないとい５練題がある。そこで本発明はこのよ
うな課題を解決するもので、その目的とするところは、
クロック信号に遅れを生じず、高速動作が可能な強誘電
体メモリを提供するところにある。
本発明は、強誘電体を用いたキャパシタを半導体装置基
板上に集積したメモリの構造、特にメモリを形成する離
位セルの構造において、強誘電体キャパシタの一方の電
極を、ＭＯＳ）ランジスタを構成するソース拡散層に接
続し、ＭＯＳトランジスタを構成するドレイン拡散層を
例えばＡ１を主成分とする第１配線電極に接続し、キャ
パシタの他方の電極をそのまま第２配線電極とし、例え
ばＡ１を主成分とする第３配線電極が、第２配線電極と
平行に配置され、第１配線電極に直接、又は、第２配線
電極を介して接続したことを特徴とする。
板上に集積したメモリの構造、特にメモリを形成する離
位セルの構造において、強誘電体キャパシタの一方の電
極を、ＭＯＳ）ランジスタを構成するソース拡散層に接
続し、ＭＯＳトランジスタを構成するドレイン拡散層を
例えばＡ１を主成分とする第１配線電極に接続し、キャ
パシタの他方の電極をそのまま第２配線電極とし、例え
ばＡ１を主成分とする第３配線電極が、第２配線電極と
平行に配置され、第１配線電極に直接、又は、第２配線
電極を介して接続したことを特徴とする。
第１図は、本発明の半導体装置の一実施例における主要
平面図であり、第２図がメモリの一位セルの回路図であ
る。また、第３図は本発明の一実施例、第１図のＡ−Ａ
’の断面図である。
平面図であり、第２図がメモリの一位セルの回路図であ
る。また、第３図は本発明の一実施例、第１図のＡ−Ａ
’の断面図である。
以下、・第１図、第２図、第３図により本発明の詳細な
説明する。１０１がポリ８１などからなるゲート電極で
あり、ワードラインを同時に構成する。１０２がＭＯＳ
）ランジスタ領域であり、ドレイン拡散層は１０５のコ
ンタクトホールにより、１０４の配線電極からなる、ビ
ットラインに接続される。１１０が強誘電体キャパシタ
の上部電極であり、１１１のコンタクトホールによす配
線電極である１０７に接続され、さらに１．０５のコン
タクトホールによりＭＯＳ）ランジスタのソース拡散層
に接続されている。１０９が強誘電体であり（１１０の
上部電極下部にも形成されている。）、１１５が下部電
極である。１１３の下部電極はそのまま各メモリセルの
配線電極となっている。
説明する。１０１がポリ８１などからなるゲート電極で
あり、ワードラインを同時に構成する。１０２がＭＯＳ
）ランジスタ領域であり、ドレイン拡散層は１０５のコ
ンタクトホールにより、１０４の配線電極からなる、ビ
ットラインに接続される。１１０が強誘電体キャパシタ
の上部電極であり、１１１のコンタクトホールによす配
線電極である１０７に接続され、さらに１．０５のコン
タクトホールによりＭＯＳ）ランジスタのソース拡散層
に接続されている。１０９が強誘電体であり（１１０の
上部電極下部にも形成されている。）、１１５が下部電
極である。１１３の下部電極はそのまま各メモリセルの
配線電極となっている。
１０８が本発明の主旨により設げた、第２配線電極であ
り、１１３の下部電極と平行に設置されている。１１２
は１１５の下部電極と１１４の第１配線電極を接続する
コンタクトホールであり、さらに１１５のコンタクトホ
ールにより１０８の第２配線電極に接続されている。こ
こで平行というのは幾何学的な相関関係ではないことは
言うまでもない。
り、１１３の下部電極と平行に設置されている。１１２
は１１５の下部電極と１１４の第１配線電極を接続する
コンタクトホールであり、さらに１１５のコンタクトホ
ールにより１０８の第２配線電極に接続されている。こ
こで平行というのは幾何学的な相関関係ではないことは
言うまでもない。
さて、第１図の獣位メモリセルの回路図を第２図に示す
が、２０１がピットライン（第１図においては１０４）
であり、２０５が２０ａの強誘電体キャパシタを選択す
るＭＯＳ）ランジスタである。２０２がワードライン（
第１図においては１０１）であり、２０３が強誘電体キ
ャパシタの下部電極からなる配線である（第１図におい
ては１１５）２０６が本発明の主旨である第２配線電極
であり（第１図においては１１５）２０７により２０５
と接続されている。
が、２０１がピットライン（第１図においては１０４）
であり、２０５が２０ａの強誘電体キャパシタを選択す
るＭＯＳ）ランジスタである。２０２がワードライン（
第１図においては１０１）であり、２０３が強誘電体キ
ャパシタの下部電極からなる配線である（第１図におい
ては１１５）２０６が本発明の主旨である第２配線電極
であり（第１図においては１１５）２０７により２０５
と接続されている。
さて、次に本発明の詳細な説明する。１１３の下部電極
は強誘電体膜の結晶性の点からよ（Ｐｔなどの高融点金
属が使用される。これらの高融点金属は抵抗率がＡ１な
どと比較し約１桁高い。また、膜厚も段差を少なくする
ために薄（する（約１ｏｏｏＸ）必要がある。結果とし
て２０３の配線抵抗は非常に高くなってしまう。このよ
うに２０３の配線抵抗が高（なると２０４へ供給される
クロック信号の時定数Ｔは２０４の容量をＣ１２０５の
配線抵抗をＲとすると Ｔ ＝ＣＨ となって非常に大きくなり、高速動作ができな（なる。
は強誘電体膜の結晶性の点からよ（Ｐｔなどの高融点金
属が使用される。これらの高融点金属は抵抗率がＡ１な
どと比較し約１桁高い。また、膜厚も段差を少なくする
ために薄（する（約１ｏｏｏＸ）必要がある。結果とし
て２０３の配線抵抗は非常に高くなってしまう。このよ
うに２０３の配線抵抗が高（なると２０４へ供給される
クロック信号の時定数Ｔは２０４の容量をＣ１２０５の
配線抵抗をＲとすると Ｔ ＝ＣＨ となって非常に大きくなり、高速動作ができな（なる。
本発明のように１０８の第２配線電極を例えばＡ１で形
成し、１１５に接続してやると、２０５、および２０６
の配線抵抗Ｒは非常に小さ（なり高速動作が可能になる
。２０７の、２０３と２０６の接続については２０５、
又は２０６の抵抗値により例えば２５６ビツトごとにと
か適宜に設ければよい。
成し、１１５に接続してやると、２０５、および２０６
の配線抵抗Ｒは非常に小さ（なり高速動作が可能になる
。２０７の、２０３と２０６の接続については２０５、
又は２０６の抵抗値により例えば２５６ビツトごとにと
か適宜に設ければよい。
第１図の場合には、１１３の下部電極と１０８の第２配
線電極との接続は１１４の第１配線電極を介して接続さ
れるが、第１配婦電極を介せずに直接接続してもよい。
線電極との接続は１１４の第１配線電極を介して接続さ
れるが、第１配婦電極を介せずに直接接続してもよい。
さて、本発明の構造を第３図の断面図を用いて説明する
。ここでは説明の都合上Ｎチャンネルトランジスタを用
いた場合について説明するがＰチャンネルトランジスタ
を用いても同様である。５０１はＰ型Ｓ１基板であり、
例えば２００ｈｍｔ口の比抵抗のウェハを用いる。５０
２は素子分離用５１０２膜であり、従来技術であるＬＯ
ＣｔＯ８法により６０００にの厚さで形成する。ｉｏｉ
はゲート電極となる例えばＰｏ１ｙ−Ｓｉであり、気相
成長法により５ｏｏｏ！成長させる。同時に１０１はワ
ードラインとなる。５０５はゲート電極と強誘電体膜を
分離する眉間絶縁膜であり、例えばＳｉｎ、を４０００
Ｘ形成する。１１５が強誘電体キャパシタの下部電極で
あり、例えばＰｔを５０００Ｘ形成する。１０９が強誘
電体膜であり、例えばＰＺＴを６０００１．スパッタ法
により形成する。１１０は上部電極であり、例えばＰｔ
を２０００１スパツタ法により形成する。５゜６はＭＯ
Ｓ）ランジスタのソースとなるＮ型拡散層であり、例え
ばリンをイオン注入により５Ｅｌ５個−２注入すること
により形成する。このソース拡散層は１０７の第１配線
層、たとえばＡ１により強誘電体キャパシタの上部電極
に接続される３０７はＭＯＳ）ランジスタのドレインと
なるＮ型拡散層であり、ｉＤ４の第１配線電極、Ａ１に
よりビットラインとなる。３０４は強誘電体キャパシタ
と第１配線電極であるＡＩを分離するための眉間絶縁膜
であり、例えばＳ ｉ Ｏ，を５０００人成長させる。
。ここでは説明の都合上Ｎチャンネルトランジスタを用
いた場合について説明するがＰチャンネルトランジスタ
を用いても同様である。５０１はＰ型Ｓ１基板であり、
例えば２００ｈｍｔ口の比抵抗のウェハを用いる。５０
２は素子分離用５１０２膜であり、従来技術であるＬＯ
ＣｔＯ８法により６０００にの厚さで形成する。ｉｏｉ
はゲート電極となる例えばＰｏ１ｙ−Ｓｉであり、気相
成長法により５ｏｏｏ！成長させる。同時に１０１はワ
ードラインとなる。５０５はゲート電極と強誘電体膜を
分離する眉間絶縁膜であり、例えばＳｉｎ、を４０００
Ｘ形成する。１１５が強誘電体キャパシタの下部電極で
あり、例えばＰｔを５０００Ｘ形成する。１０９が強誘
電体膜であり、例えばＰＺＴを６０００１．スパッタ法
により形成する。１１０は上部電極であり、例えばＰｔ
を２０００１スパツタ法により形成する。５゜６はＭＯ
Ｓ）ランジスタのソースとなるＮ型拡散層であり、例え
ばリンをイオン注入により５Ｅｌ５個−２注入すること
により形成する。このソース拡散層は１０７の第１配線
層、たとえばＡ１により強誘電体キャパシタの上部電極
に接続される３０７はＭＯＳ）ランジスタのドレインと
なるＮ型拡散層であり、ｉＤ４の第１配線電極、Ａ１に
よりビットラインとなる。３０４は強誘電体キャパシタ
と第１配線電極であるＡＩを分離するための眉間絶縁膜
であり、例えばＳ ｉ Ｏ，を５０００人成長させる。
１０８が本発明の主旨により設けた、第３配線電極であ
り、例えばＡｌを１μｍスパッタ法により形成する。本
発明の構造はこのようにして得られる。
り、例えばＡｌを１μｍスパッタ法により形成する。本
発明の構造はこのようにして得られる。
、以上説明してきたように、本発明によれば、強誘電体
を用いたメモリの一位セルの構造において、強誘電体キ
ャパシタの一方の電極を、ＭＯＳ）ランジスタを構成す
るソース拡散層に接続し、ＭＯＳ）ランジスタを構成す
るドレイン拡散層を例えばＡ１を主成分とする第１配線
電極に接続し、キャパシタの他方の電極をそのまま第２
配線電極とし、例えばＡ１を主成分とする第３配線電極
が、第２配線電極と平行に配置ちれ、第１配線電極に直
接、又は、第２配線電極を介して接続することにより、
集積化に適し、かつ配線抵抗が下がるため高速動作が可
能になるという効果を有する。
を用いたメモリの一位セルの構造において、強誘電体キ
ャパシタの一方の電極を、ＭＯＳ）ランジスタを構成す
るソース拡散層に接続し、ＭＯＳ）ランジスタを構成す
るドレイン拡散層を例えばＡ１を主成分とする第１配線
電極に接続し、キャパシタの他方の電極をそのまま第２
配線電極とし、例えばＡ１を主成分とする第３配線電極
が、第２配線電極と平行に配置ちれ、第１配線電極に直
接、又は、第２配線電極を介して接続することにより、
集積化に適し、かつ配線抵抗が下がるため高速動作が可
能になるという効果を有する。
第１図は本発明の実施例の平面図、第２図は回路図、第
３図は断面図である。第４図は従来の半導体メモリの断
面図である。 １０１．４０５・・・・・・ゲート電極１０２
・・・・・・素子領域 １０５ 、１０５ 、１１−１ 、１１２ 、１１５・
・・・・・・・・・・・コンタクトホール １０４ ・・・・・・ビットラインの配線電極１
０７ 、４１２・・・・・・上記電極とソースを接続す
る配線電極 １０８ ・・・・・・第３配線電極１０９．４
０９・・・・・・強誘電体膜．４１０・・・・・・上部
電極 、４１１・・・・・・下部電極 ・・・・・・下部電極と第３配線電極を接続する第１配
線電極 ・・・・・・ビットライン ・・・・・・ワードライン ・・・・・・第２配線電極 ・・・・・・強誘電体キャパシタ ・・・・・・ＭＯＳ）ランジスタ ・・・・・・第３配線電他 ・・・・・・第２配線電極と第３配線電極を接続する接
続線 、４０１・・・・・・Ｐ型Ｓ１基板 、４０２・・・・・・素子分離絶ａＷＸ、４０６・・・
・・・第１層間絶縁膜 、４０７・・・・・・第２層間絶縁膜 ・・・・・・第３層間絶縁膜 、、 ４０５・・・・・・ソース拡散層４０４・・・・
・・ドレイン拡散層 第３図
３図は断面図である。第４図は従来の半導体メモリの断
面図である。 １０１．４０５・・・・・・ゲート電極１０２
・・・・・・素子領域 １０５ 、１０５ 、１１−１ 、１１２ 、１１５・
・・・・・・・・・・・コンタクトホール １０４ ・・・・・・ビットラインの配線電極１
０７ 、４１２・・・・・・上記電極とソースを接続す
る配線電極 １０８ ・・・・・・第３配線電極１０９．４
０９・・・・・・強誘電体膜．４１０・・・・・・上部
電極 、４１１・・・・・・下部電極 ・・・・・・下部電極と第３配線電極を接続する第１配
線電極 ・・・・・・ビットライン ・・・・・・ワードライン ・・・・・・第２配線電極 ・・・・・・強誘電体キャパシタ ・・・・・・ＭＯＳ）ランジスタ ・・・・・・第３配線電他 ・・・・・・第２配線電極と第３配線電極を接続する接
続線 、４０１・・・・・・Ｐ型Ｓ１基板 、４０２・・・・・・素子分離絶ａＷＸ、４０６・・・
・・・第１層間絶縁膜 、４０７・・・・・・第２層間絶縁膜 ・・・・・・第３層間絶縁膜 、、 ４０５・・・・・・ソース拡散層４０４・・・・
・・ドレイン拡散層 第３図
Claims (2)
- （１）強誘電体からなるキャパシタと、ＭＯＳトランジ
スタが同一半導体基板上に集積化された半導体装置にお
いて、 前記キャパシタの一方の電極が、前記ＭＯＳトランジス
タを構成する第１高濃度拡散層に接続され、前記ＭＯＳ
トランジスタを構成する第２高濃度拡散層が前記第１配
線電極に接続され、 前記キャパシタの他方の電極が、第２配線電極となり、 第３配線電極が、前記第２配線電極と平行に配置され、
前記第１配線電極を介して前記第２配線電極と接続され
ていることを特徴とする半導体装置。 - （２）強誘電体からなるキャパシタと、ＭＯＳトランジ
スタが同一半導体基板上に集積された半導体装置におい
て、 前記キャパシタの一方の電極が、前記ＭＯＳトランジス
タを構成する第１高濃度拡散層に接続され、前記ＭＯＳ
トランジスタを構成する第２高濃度拡散層が前記第１配
線電極に接続され、 前記キャパシタの他方の電極が、第２配線電極となり、 第３配線電極が、前記第２配線電極と平行に配置され、
前記第２配線電極と直接、接続されていることを特徴と
する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267602A JPH04144282A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
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| EP19910917336 EP0504425A4 (en) | 1990-10-05 | 1991-10-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267602A JPH04144282A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144282A true JPH04144282A (ja) | 1992-05-18 |
Family
ID=17447010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267602A Pending JPH04144282A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0504425A4 (ja) |
| JP (1) | JPH04144282A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323510B1 (en) | 1997-02-14 | 2001-11-27 | Nec Corporation | Semiconductor memory device having an array of memory cells including a select transistor and a storage capacitor wiring lines at 45° angles |
Families Citing this family (2)
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| US6509592B2 (en) * | 1999-12-09 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory |
Family Cites Families (3)
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|---|---|---|---|---|
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-
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- 1991-10-04 EP EP19910917336 patent/EP0504425A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323510B1 (en) | 1997-02-14 | 2001-11-27 | Nec Corporation | Semiconductor memory device having an array of memory cells including a select transistor and a storage capacitor wiring lines at 45° angles |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0504425A4 (en) | 1992-11-19 |
| EP0504425A1 (en) | 1992-09-23 |
| WO1992006500A1 (en) | 1992-04-16 |
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