JPH09148541A - 強誘電体メモリ装置及びその駆動方法 - Google Patents

強誘電体メモリ装置及びその駆動方法

Info

Publication number
JPH09148541A
JPH09148541A JP7311089A JP31108995A JPH09148541A JP H09148541 A JPH09148541 A JP H09148541A JP 7311089 A JP7311089 A JP 7311089A JP 31108995 A JP31108995 A JP 31108995A JP H09148541 A JPH09148541 A JP H09148541A
Authority
JP
Japan
Prior art keywords
ferroelectric memory
potential
memory device
line
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7311089A
Other languages
English (en)
Inventor
Shigenobu Taira
重信 平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP7311089A priority Critical patent/JPH09148541A/ja
Priority to EP96306404A priority patent/EP0767464B1/en
Priority to DE69630758T priority patent/DE69630758T2/de
Priority to KR1019960038935A priority patent/KR100216645B1/ko
Publication of JPH09148541A publication Critical patent/JPH09148541A/ja
Priority to US08/977,664 priority patent/US6356475B1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 強誘電体メモリ装置及びその駆動方法に関
し、書込み動作が確実で、且つ、書込電圧にアンバラン
スのない強誘電体メモリセル構造及びその駆動方法を提
供する。 【解決手段】 ゲート絶縁膜５〜７の一部に強誘電体膜
７を有する１個の電界効果トランジスタ型の強誘電体メ
モリセルをマトリクス状に配列し、ソース・ドレイン領
域３，４を共通のウエル領域２に設けると共に、このウ
エル領域２にプレート線９を接続し、また、ゲート電極
８をワード線１１として行選択手段を設け、さらに、ソ
ース・ドレイン領域の一方４をビット線１０に共通接続
すると共に、ソース・ドレイン領域の他方３をビット線
１０方向に延在するドライブ線１２に共通接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリ装置
及びその駆動方法に関するものであり、特に、ゲート絶
縁膜として強誘電体を用いたＭＩＳＦＥＴにより不揮発
性メモリ作用を行わせる強誘電体メモリ装置及びその駆
動方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置として
は、ＥＥＰＲＯＭやフラッシュメモリ等が用いられてい
たが、書き込みに１０〜１２Ｖという高電圧を必要とす
るために、他の半導体記憶装置のように５Ｖの単一電源
で動作させることができないという問題があり、また、
書き込み時間が長く高速で動作させることができないと
いう問題がある。
【０００３】近年、このような高電圧及び書き込み時間
の問題を解決するために、ＭＩＳＦＥＴのゲート絶縁膜
にＰＺＴ（ＰｂＺｒ0.52Ｔｉ0.48Ｏ3 ）等の強誘電体を
用いた強誘電体メモリ装置が開発されているが、この強
誘電体メモリ装置には、強誘電体キャパシタの蓄積容量
の変化を検出する方式と、強誘電体の残留分極の影響に
よる抵抗変化を検出する方式の２通りの方法がある。
【０００４】まず、第１の方式は、ラムトロン社から提
案されているＦＲＡＭ（ラムトロン社の商標）であり、
情報蓄積キャパシタの誘電体として強誘電体を用いるこ
とにより、分極反転に伴う蓄積容量の変化を検出するも
のであるが、現在市販されているのは２Ｔｒ＋２Ｃのセ
ル構成であるので、集積度の向上は充分なものでなく、
且つ、破壊読出であるという欠点がある。また、従来の
ＤＲＡＭと同様の１Ｔｒ＋１Ｃのセル構造のＦＲＡＭ
（ラムトロン社の商標）も開発されているが、これから
実用化に至る状況である。
【０００５】一方、第２の方式には、１Ｔｒ型のＭＦＳ
−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）があり、このＭ
ＦＳ−ＦＥＴ図１１を参照して説明する（特開平４−１
９２１７３号公報参照）。
【０００６】図１１（ａ）及び（ｂ）参照 ｐ型ウエル領域８１にｎ+ 型ソース・ドレイン領域８
２，８３を形成したのち、ＰＺＴ等の強誘電体薄膜８４
をゲート絶縁膜として設け、その上にゲート電極８５を
設けたものであり、ｐ型ウエル領域８１と短絡している
ｎ+ 型ソース領域８３とゲート電極８５との間に電界ベ
クトルが下向きとなる電圧を印加することによって、強
誘電体薄膜８４を分極する。
【０００７】この分極は電圧を０にしても残留分極とし
て残るので、ｐ型ウエル領域８１／強誘電体薄膜８４界
面に電子が誘起されてノーマリオンとなり、情報が半永
久的に記憶されることになる。なお、印加する電界を逆
にして、ノーマリオフ型として情報を記憶しても良いも
のである。
【０００８】次に、情報を読み出す場合には、初めに選
択したビット線（ＢＬ）８６の電位を０Ｖとし、次い
で、センス・アンプ９２に接続された基準線（ＲＬ）９
３の基準電位をＶCC（電源電圧）／２にプリチャージす
ると共に、選択したプレート線（ＰＬ）８８に５．０Ｖ
（ＶCC）の電圧を印加する。なお、この時、データが書
き換えられないように選択したワード線（ＷＬ）８７に
も５．０Ｖの電圧を印加すると共に、非選択のプレート
線（ＰＬ）８８及びワード線（ＷＬ）８７をフローティ
ング状態とする。
【０００９】この場合、ＭＦＳ−ＦＥＴに“１”が記憶
されてノーマリオン型、即ち、デプリーション型として
機能していると、選択したビット線（ＢＬ）８６の電位
が徐々に上昇し、やがて基準電位Ｖcc／２よりも高くな
るので、ここでセンス・アンプ９２をオン状態にするこ
とによってビット線（ＢＬ）８６が５．０Ｖとなり、基
準線（ＲＬ）９３が０Ｖとなり、この電位を検知するこ
とによって情報の内容を読み出すものである。
【００１０】なお、図１１において、符号８９、９０、
及び、９１は、夫々、強誘電体メモリセル、ワード選択
デコーダ・ドライバ、及び、プレート選択デコーダ・ド
ライバを表す。
【００１１】しかし、この様なＭＦＳ−ＦＥＴにおいて
は、読み出し時にプレート線（ＰＬ）８８とワード線
（ＷＬ）８７とを５．０Ｖにしているが、その結果、ビ
ット線（ＢＬ）８６に接続しているｎ+ 型ドレイン領域
８２を形成するｐｎ接合が順バイアスされて導通するの
で、情報の内容の如何に拘わらずビット線（ＢＬ）８６
が充電されることになり、メモリ動作をしないという問
題がある。
【００１２】一方、この様な問題がないＭＦＳ−ＦＥＴ
として、図１２に示す１Ｔｒ型強誘電体メモリ装置も提
案されている（特開平７−４５７９４号公報参照）。 図１２（ａ）参照 この１Ｔｒ型強誘電体メモリ装置のセル構造は、図１１
（ａ）に示すセル構造と実質的に同等であり、配線構
造、したがって、バイアス構造が相違するものである。
【００１３】図１２（ｂ）参照 即ち、この場合には、ｐ型ウエル領域８１に接続するプ
レート電極Ｔとｎ+ 型ソース領域８３に接続するソース
引出電極Ｓが独立しており、プレート電極Ｔには集積回
路内の最低電位を印加し、一方、ソース引出電極Ｓには
ビット線ＢＬと同電位、或いは、接地電位を印加するも
のであり、図１２（ｂ）はビット線ＢＬと同電位を印加
する例を示している。
【００１４】そして、選択されたビット線ＢＬ0 に書込
電圧ＶW の−１／２、即ち、−ＶW／２を印加すること
によって、ソース引出電極Ｓ0 にも−ＶW ／２が印加さ
れて、ゲート電極８５下のチャネル領域の電位も−ＶW
／２と同電位になり、選択されたワード線ＷＬ0 に書込
電圧ＶW の１／２、即ち、ＶW ／２を印加することによ
って、選択されたセル（図における左上のセル）にはＶ
W の電圧が印加されて書込みが行われることになる。
【００１５】なお、ソース引出電極Ｓに接地電位を印加
した場合には、ｎ+ 型ドレイン領域８２とゲート電極８
５との間に挟まれたオーバーラップ部分の強誘電体膜８
４のみが分極されることになると説明されている。
【００１６】図１２（ｃ）参照 また、他の駆動方法としては、選択されたワード線ＷＬ
0 に書込電圧ＶW を印加し、非選択のワード線ＷＬ1 に
ＶW ／３を印加し、また、選択されたビット線ＢＬ0 を
０Ｖにし、非選択のビット線ＢＬ1 に２ＶW ／３を印加
するものであり、選択されたセル（図における左上のセ
ル）にはＶW の電圧が印加されて書込みが行われること
になる。なお、図１２（ｃ）は、ソース引出電極Ｓに接
地電位を印加する例を示している。
【００１７】しかし、この様なＭＦＳ−ＦＥＴにおいて
は、強誘電体が酸化物であるため、ｐ型ウエル領域８１
と強誘電体薄膜８４との界面にＳｉＯ2 膜（図示せず）
が形成され、このＳｉＯ2 膜の形成により動作電圧が増
大するだけでなく、トラップ準位が発生して、強誘電体
薄膜８４中に電荷が注入されて残留分極による電荷を打
ち消す欠点があった。
【００１８】また、強誘電体薄膜８４の成膜温度が高い
と、強誘電体薄膜８４の構成元素がｐ型ウエル領域８
１、即ち、シリコン基板中に拡散して素子特性を変えて
しまうという問題があるので、この様な問題を改善する
ために、ＭＦＩＳ（ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造や、ＭＦＭＩＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌ
ｅｃｔｒｉｃ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造の強誘電体メモリ装置
（特開平７−２０２０３５号公報参照）が提案されてい
る。
【００１９】この内、ＭＦＩＳは図示しないものの、ｐ
型ウエル領域、或いは、ｐ型シリコン基板表面にＳｉＯ
2 膜を形成したのち強誘電体薄膜を形成するようにした
ものであり、ＳｉＯ2 膜を積極的に設けることによって
強誘電体薄膜の構成元素がウエル領域或いはシリコン基
板に拡散するのを防止するものである。
【００２０】図１３（ａ）参照 また、ＭＦＭＩＳは、ＭＦＩＳの残留分極の保持特性を
改善するために、ＳｉＯ2 膜９４と強誘電体薄膜８４と
の間に強誘電体薄膜８４との整合性の良いＰｔ膜を介在
させたもので、Ｐｔ膜、即ち、浮遊ゲート９５の存在に
より良質の強誘電体薄膜８４を得ることができるもので
ある。
【００２１】図１３（ｂ）参照 しかしながら、特開平７−２０２０３５号公報に記載さ
れている、駆動方法においては、非選択のワード線ＷＬ
1 を浮遊状態にしているため、電位が不定で動作が不安
定になる可能性があり、また、非選択のワード線ＷＬ1
と非選択のビット線ＢＬ1 に接続された非選択のセル
（図における右下のセル）の強誘電体薄膜８４には、選
択したセル（図における左上のセル）とは逆電界が印加
されるので、書込みを何回も繰り返しているうちに、記
憶している情報が破壊される可能性が高いと言う問題が
ある。
【００２２】また、本発明者は、配線構造及び駆動方法
を改善することによって、高集積化が可能で、且つ、確
実な動作が可能な強誘電体メモリ装置を提案しているの
で（特願平７−２３０８６８号）、この強誘電体メモリ
装置を図１４を参照して説明する。
【００２３】図１４（ａ）参照 まず、ｎ型シリコン基板２１にビット線（ＢＬ）３０と
同様に列選択線方向に延在する共通のｐ型ウエル領域２
２を形成し、次いで、厚さ１００Å〜３００Å、好適に
は２５０ÅのＳｉＯ2 膜、浮遊ゲートとなる厚さ１５０
０Å〜３０００Å、好適には２０００ÅのＰｔ膜、強誘
電体膜としての厚さ１０００Å〜７０００Å、好適には
４０００ÅのＰＺＴ薄膜、及び、Ｐｔ等の導電膜を順次
堆積させてのちパターニングすることによって、ＳｉＯ
2 膜２５、Ｐｔ膜２６、及び、ＰＺＴ薄膜２７からなる
ゲート絶縁膜とゲート電極２８を列選択線方向に複数個
配列するように形成する。なお、図においては１個しか
示していない。
【００２４】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域
２２にプレート線（Ｔ）２９を、ｎ型ドレイン領域２３
にビット線（ＢＬ）３０を、ゲート電極２８にワード線
（ＷＬ）３１を、ｎ型ソース領域２４にドライブ線
（Ｄ）３２を夫々接続して、強誘電体メモリセルが完成
する。
【００２５】図１４（ｂ）参照 この強誘電体メモリセルは、ミラー対称に設けられてお
り、各ビット線（ＢＬ 0 ，ＢＬ1 ・・）３０には列選択
トランジスタ３９及び接地電位に接続された抵抗３７を
介してセンス・アンプ３８が接続されている。なお、こ
のセンス・アンプ３８は、強誘電体メモリセルの形成工
程と同時に形成したｐ型ウエル領域２２をベース領域と
し、ｎ型ドレイン領域２３及びｎ型ソース領域２４をエ
ミッタ領域及びコレクタ領域とするラテラルバイポーラ
トランジスタとして形成したものである。
【００２６】また、図示していないものの各書込用信号
線、即ち、各プレート線（Ｔ0 ，Ｔ 1 ・・）２９には、
ビット線（ＢＬ0 ，ＢＬ1 ・・）３０と同様に列選択手
段が接続されており、さらに、各ワード線（ＷＬ0 ，Ｗ
Ｌ1 ・・）３１及び各ドライブ線（Ｄ0 ，Ｄ1 ・・）３
２には、夫々接地電位或いは１．６５Ｖ（ＶCC／２）の
第１電位を印加する行選択手段が接続されている。
【００２７】この様なメモリセル構造にすることによっ
て、プレート線（Ｔ）としてｐ型ウエル領域２２自体を
利用することができるので、プレート線（Ｔ）用の別個
の配線用スペースが不要となり、集積度が向上する。
【００２８】この強誘電体メモリ装置の情報を消去する
場合には、まず、全てのビット線（ＢＬ）及びドライブ
線（Ｄ）をフローティング（浮遊）状態とし、全てのプ
レート線（Ｔ）に電源電圧ＶCC（３．３Ｖ）を印加し、
且つ、全てのワード線（ＷＬ）を接地電位を印加して強
誘電体メモリセルを非導通とし、ＰＺＴ薄膜２７を−Ｐ
ｒ方向に分極反転させてデータ“０”に対応させること
によって、フローティングゲートトランジスタ型のフラ
ッシュ・メモリと同様に全ての強誘電体メモリセルの情
報を一括して消去する。
【００２９】次に、データ“１”を書き込む際に、全て
のビット線（ＢＬ）及びドライブ線（Ｄ）に１．６５Ｖ
（ＶCC／２）の第２電位を印加した状態で、選択したプ
レート線Ｔに０Ｖ（接地電位）を印加すると共に、選択
したワード線（ＷＬ）に第３電位を印加して選択した強
誘電体メモリセルにデータ“１”を書き込む。なお、選
択しないプレート線Ｔ及びワード線（ＷＬ）に１．６５
Ｖの第２電位を印加しておくので、書き込みデータが
“０”のセルに対するデータ“１”の書き込みは禁止さ
れる。
【００３０】なお、この第３電位（ＶW ）は、読み出し
時にメモリセル出力が“１”になる様にＰＺＴ薄膜２７
を＋Ｐｒ方向に＋Ｐｒ* だけ分極する電位であり、この
＋Ｐｒ* だけ分極したメモリセルは読み出し電位を印加
した場合に導通する程度にしきい値（Ｖth）が低下した
ノーマリオフ状態になる。
【００３１】また、選択しないプレート線Ｔ及びワード
線（ＷＬ）に１．６５Ｖの第２電位を印加しておくの
で、書き込み時に選択しないメモリセルに誤って情報が
書き込まれることがないので、書き込み動作が安定化す
る。
【００３２】次に、情報を読み出す場合には、全てのプ
レート線（Ｔ）を接地電位にし、且つ、全てのドライブ
線（Ｄ）を１．６５Ｖの第２電位にした状態で、選択し
たビット線（ＢＬ）を抵抗を介して接地電位にし、即
ち、接地電位側にし、また、選択したワード線（ＷＬ）
に１．６５Ｖ（ＶCC／２）の第１電位を印加する。な
お、この場合、選択しないビット線（ＢＬ）はフローテ
ィングにし、ワード線（ＷＬ）を０Ｖにする。
【００３３】この場合、メモリセルに“１”が書き込ま
れている場合には、読み出し電圧（１．６５Ｖ）の印加
によりメモリセルは導通状態になり、ビット線（ＢＬ）
の電位変動によってセンス・アンプを介して情報が検出
される。なお、メモリセルに“１”が書き込まれていな
い場合には、即ち、メモリセルのデータが“０”の場合
には、メモリセルが導通しないので、電位変動は生じな
い。
【００３４】また、図１１に示した従来の１Ｔｒ型強誘
電体メモリ装置とは異なりプレート線に相当するプレー
ト線（Ｔ）を接地電位にするので、ビット線（ＢＬ）に
接続する非選択のｎ型ドレイン領域２３のｐｎ接合が順
バイアスされることがなく、メモリセルとして確実に動
作することになるものである。
【００３５】さらに、この様な従来の強誘電体メモリに
おいては、半選択のメモリセル或いは非選択のメモリセ
ルにおいて分極特性が劣化する問題があるので、その問
題を解決するために、強誘電体薄膜とワード線との間に
２端子スイッチ素子を介在させることが提案されている
（特開平７−１０６４５０号公報参照）ので、図１５を
参照して説明する。
【００３６】即ち、選択されたメモリセルとワード線或
いはビット線の一方のみが共通接続されているメモリセ
ルは半選択の状態にあり、“１”または“０”の情報の
書き込み時にゲート電極とソース領域或いはドレイン領
域との間に抗電圧Ｖc 以下の中間の電圧が交互に互いに
逆方向で印加されるため、“ｌａｃｋ ｏｆ ｔｒｕｅ
Ｅc ”と言う現象によって分極特性が劣化し、遂に
は、情報が書き換えられると言う問題が生ずる。
【００３７】図１５（ａ）及び（ｂ）参照 図１５（ａ）に示す強誘電体メモリセルは、この様な問
題を解決するために、強誘電体メモリセルの強誘電体薄
膜８４とゲート電極８５との間に２端子スイッチ素子９
８を設けたものであり、図１５（ｂ）はその等価回路を
示すものである。
【００３８】この改良型強誘電体メモリにおいては、こ
の改良型強誘電体メモリの前提となる図１２に示した強
誘電体メモリと同様に、ゲート電極８５をワード線８７
に接続し、ｎ+ 型ドレイン領域８２をビット線８６に接
続すると共に、ｎ+ 型ソース領域８３をソース引出電極
９４を介して接地し、且つ、ｐ型ウエル領域８１（或い
は、ｐ型基板）をプレート電極８８を介して集積回路中
で最も低い電圧に固定するものである。
【００３９】この様に、２端子スイッチ素子９８を設け
ることによって、ＰｒＶ特性（分極対電圧特性）が極め
て角形比の良いＰｒＶカーブとなり、ｏｎとｏｆｆでの
立ち上がり及び立ち下がりが極めて良くなるので、半選
択された場合に印加する電圧によってはほとんど分極値
が変動せず、“ｌａｃｋ ｏｆ ｔｒｕｅ Ｅc ”によ
って分極特性が劣化することがない。
【００４０】
【発明が解決しようとする課題】しかし、第１の方式の
強誘電体メモリ装置は蓄積容量を必要とするなど構造が
比較的複雑であったり、または、図１１に示す強誘電体
メモリ装置のように、確実なメモリ動作が得られないと
言う問題がある。
【００４１】図１２（ｂ）及び（ｃ）参照 また、図１２に示す強誘電体メモリ装置の場合には、ソ
ース引出電極Ｓをビット線ＢＬと同電位にした場合に、
説明されているようにチャネル領域がビット線ＢＬと同
電位になるか否かは不明であるため、実際に確実な書込
みが行われるか否かは不明であり、また、ソース引出電
極Ｓを接地電位にした場合には、ソース領域とゲート電
極とのオーバーラップで本当に書き込めるのかという問
題がある。
【００４２】また、仮に、確実な書込みが可能であった
としても、半選択セルの情報が破壊されるという問題が
ある。即ち、フラッシュメモリ的に使用する場合には、
図１２（ｂ）の駆動方法は問題がないものの、図１２
（ｃ）の駆動方法の場合には、図の右下の半選択セルに
−ＶW ／３（＝ＶW ／３−２ＶW ／３）の逆電界が印加
されることになり、書込み動作を繰り返しているうち
に、逆電界の印加される半選択セルの情報が破壊される
という問題があり、また、ＲＡＭ（ランダム・アクセス
・メモリ）的に使用する場合には、何方の駆動方法にお
いても情報の破壊の問題が生ずる。
【００４３】また、図１３に示した強誘電体メモリ装置
の場合には、上述のように、非選択のワード線ＷＬ1 を
浮遊状態にしているため電位が不定になって動作が不安
定になる可能性があり、また、非選択のワード線ＷＬ1
と非選択のビット線ＢＬ1 に接続された非選択のセルに
は逆電界が印加されるので、書込みを何回も繰り返して
いるうちに、記憶している情報が破壊されると言う問題
がある。
【００４４】また、図１４に示した強誘電体メモリ装置
の場合には、“１”の書込み時に、チャネルが発生し
て、チャネルが第２電位を印加したソース・ドレイン領
域と同電位になり、強誘電体薄膜にはＶ ／２しか電圧
が掛からないため書込みが不可能であると判明した。
【００４５】さらに、図１５に示した強誘電体メモリ装
置の場合には、図１１乃至図１４に示した強誘電体メモ
リ装置における、書込み動作及び読み出し動作に伴う分
極特性の劣化の問題は解消されるものの、その書込み動
作自体は図１２に示す強誘電体メモリ装置と同じである
ので、図１２に示す強誘電体メモリ装置と同様に、実際
に確実な書込みが行われるか否かは不明であり、また、
ソース引出電極Ｓを接地電位にした場合には、ドレイン
領域とゲート電極とのオーバラップ部分で本当に書き込
めるのかが不明であるという問題がある。
【００４６】したがって、本発明は、書込み動作が確実
で、且つ、書込電圧にアンバランスのない強誘電体メモ
リセル構造及びその駆動方法を提供することを目的と
し、また、書込み動作及び読み出し動作に伴う分極特性
の劣化を低減することを目的とする。
【００４７】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、図１を参照して本発明における課題
を解決するための手段を説明する。 図１参照 （１）本発明は、ゲート絶縁膜５〜７の一部に強誘電体
膜７を有する１個の電界効果トランジスタ型の強誘電体
メモリセルをマトリクス状に配列した強誘電体メモリ装
置において、ソース・ドレイン領域３，４を共通のウエ
ル領域２に設けると共に、このウエル領域２をプレート
線９に接続し、また、ゲート電極８をワード線１１とし
て行選択手段を設け、また、ソース・ドレイン領域の一
方４をビット線１０に共通接続すると共に、ソース・ド
レイン領域の他方３をビット線１０方向に延在するドラ
イブ線１２に共通接続することを特徴とする。
【００４８】この様に、プレート線９として共通のウエ
ル領域２を利用したので、消去電圧を印加するプレート
線９のための配線用スペースを必要としないので集積度
が向上し、また、“１”の情報の書込みの際には、ゲー
ト電極８直下に発生したチャネルとゲート電極８との間
に印加された電界で書込みを行うので、書込電圧が
“０”と“１”とでアンバランスになることがない。
【００４９】（２）また、本発明は、上記（１）におい
て、ゲート絶縁膜を絶縁膜５／浮遊ゲート６／強誘電体
膜７からなる積層構造で構成したことを特徴とする。
【００５０】この様に、絶縁膜５と強誘電体膜７との間
に浮遊ゲート６を設けているので、従来のＭＦＭＩＳと
同様に高品質の強誘電体膜７を再現性良く設けることが
でき、且つ、ゲート電極８に電圧を印加して強誘電体膜
７を分極させる場合に、所定のしきい値（Ｖth）を有す
るノーマリオフ状態を安定的に実現することができる。
【００５１】（３）また、本発明は、上記（１）または
（２）において、強誘電体メモリセルに情報を書き込む
第３電位（ＶW ）をチップ毎にトリミング可能にするた
めに、チップ内に多結晶半導体フューズを備えた第３電
位トリミング手段を設けたことを特徴とする。
【００５２】この様に、強誘電体メモリセルに情報を書
き込む第３電位（ＶW ）をチップ毎にトリミング可能に
することにより、データ“１”を書き込んだ際の強誘電
体メモリセルのしきい値（Ｖth）を安定に設定すること
ができる。
【００５３】（４）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、プレート線９と全てのゲート電極８と
の間に消去電圧（ＶE ）を印加し、前記ゲート電極８に
対向する半導体層の表面を蓄積状態とすることによっ
て、上記全ての強誘電体メモリセルが非導通になるよう
に分極してデータ“０”に対応させることにより情報を
消去することを特徴とする。
【００５４】この様に電圧を印加することによって、ゲ
ート電極８に対向する半導体層の表面は蓄積状態となっ
て強誘電体薄膜７に電界が十分かかるため、通常の消去
電圧（ＶE ）によって全ての強誘電体メモリセルの情報
を一括して消去することができ、従来のフローティング
ゲートトランジスタ型のフラッシュ・メモリと同様に動
作させることができる。
【００５５】（５）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、プレート線９を接地電位にし、選択し
たワード線１１を第３電位（ＶW ）にすると共に、選択
したビット線１０及びドライブ線１２を接地電位にし、
且つ、非選択のワード線１１、ビット線１０、及び、ド
ライブ線１２を第２電位（略ＶW ／２）にすることによ
って、選択した強誘電体メモリセルを読み出す際に強誘
電体メモリセルが導通するように分極してデータ“１”
に対応させることにより情報を書き込むことを特徴とす
る。
【００５６】この様に、情報の書き込みの際に、ゲート
電極８直下に発生したチャネルとゲート電極８との間に
印加された電界で書込みを行うので、書込電圧が“０”
と“１”とでアンバランスになることがなく、また、非
選択のワード線１１及びビット線１０を第２電位（略Ｖ
W ／２）にしておくので、図１２に示した従来の１Ｔｒ
型強誘電体メモリ装置のように、半選択のセルにおける
誤書き込み等の不安定さを招くことがない。
【００５７】（６）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、プレート線９及びドライブ線１２を接
地電位にし、且つ、選択したワード線１１を第１電位
（Ｖr ）にすると共に、選択したビット線１０を第１電
位側（Ｖr ）にすることによって、選択した強誘電体メ
モリセルの導通・非導通を検知することによって誘電体
メモリセルのデータを読み出すことを特徴とする。
【００５８】この様に、読み出しの際に、図１１に示し
た従来の１Ｔｒ型強誘電体メモリ装置とは異なりプレー
ト線９を接地電位にするので、ビット線１０に接続する
非選択のソース・ドレイン領域の一方３のｐｎ接合が順
バイアスされることがなく、メモリセルとして確実に動
作することになる。
【００５９】（７）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、プレート線９を接地電位にする共に、
ドライブ線１２を第１電位（Ｖr ）にし、且つ、選択し
たワード線１１を第１電位（Ｖ r ）にすると共に、選択
したビット線１０を接地電位側にすることによって、選
択した強誘電体メモリセルの導通・非導通を検知するこ
とによって誘電体メモリセルのデータを読み出すことを
特徴とする。
【００６０】この様な構成によって、上記（６）とは異
なった駆動方法によっても情報の読出が可能になり、駆
動方法の自由度が増すことになる。
【００６１】（８）また、本発明は、ゲート絶縁膜５〜
７の一部に強誘電体膜７を有する１個の電界効果トラン
ジスタ型の強誘電体メモリセルをマトリクス状に配列し
た強誘電体メモリ装置において、各強誘電体メモリセル
のソース・ドレイン領域３，４をビット線１０方向に伸
びる共通のウエル領域２に設け、このウエル領域２とソ
ース・ドレイン領域の一方３とを短絡させると共に、こ
のウエル領域２をドライブ線とし、且つ、ゲート電極８
をワード線１１として行選択手段を設け、さらに、ソー
ス・ドレイン領域の他方４をビット線１０に共通接続す
ることを特徴とする。
【００６２】この様に、共通のウエル領域２とソース・
ドレイン領域の一方３とを短絡させてウエル領域２をド
ライブ線１２とすることによって、情報書き込みをウエ
ル領域２によって行うことができるので、ドライブ線１
２のためのＡｌ配線層等の配線層が不要になり集積度が
向上すると共に、製造工程が簡素化する。
【００６３】（９）また、本発明は、上記（８）におい
て、ゲート絶縁膜を絶縁膜５／浮遊ゲート６／強誘電体
膜７からなる積層構造で構成したことを特徴とする。
【００６４】この様に、絶縁膜５と強誘電体膜７との間
に浮遊ゲート６を設けているので、従来のＭＦＭＩＳと
同様に高品質の強誘電体膜７を再現性良く設けることが
でき、且つ、ゲート電極８に電圧を印加して強誘電体膜
７を分極させる場合に、所定のしきい値（Ｖth）を有す
るノーマリオフ状態を安定的に実現することができる。
【００６５】（１０）また、本発明は、上記（８）また
は（９）において、強誘電体メモリセルに情報を書き込
む第３電位（ＶW ）をチップ毎にトリミング可能にする
ために、チップ内に多結晶半導体フューズを備えた第３
電位（ＶW ）トリミング手段を設けたことを特徴とす
る。
【００６６】この様に、強誘電体メモリセルに情報を書
き込む第３電位（ＶW ）をチップ毎にトリミング可能に
することにより、データ“１”を書き込んだ際の強誘電
体メモリセルのしきい値（Ｖth）を安定に設定すること
ができ、読み出しマージンを改善することができる。
【００６７】（１１）また、本発明は、上記（８）乃至
（１０）のいずれかにおいて、ゲート絶縁膜とワード線
１１との間に、金属／誘電体／金属構造の２端子スイッ
チ素子を設けたことを特徴とする。
【００６８】この様に、ゲート絶縁膜とワード線１１と
の間に、金属／誘電体／金属構造、即ち、ＭＩＭ構造の
２端子スイッチ素子を設けることによって、強誘電体薄
膜７の見かけ上の分極特性を極めて角形比の良い特性に
することができるので、書き込み動作の繰り返しによる
分極特性の劣化を低減でき、したがって、情報の誤書換
えを防止することができる。
【００６９】なお、書き込み或いは読み出し時に、ＭＩ
Ｍ構造のＩ層（誘電体薄膜）と強誘電体薄膜７との間の
Ｍ層（金属）に電荷が蓄積するので、書き込み或いは読
み出し直後に、この蓄積電荷を引き出す電圧を印加して
電位を０Ｖにリセットする操作が必要である。
【００７０】（１２）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、全てのビット線１０とドライブ線１
２とを同電位とし、ビット線１０と全てのゲート電極８
との間に消去電圧（ＶE ）を印加し、ゲート電極８に対
向する半導体層の表面を蓄積状態とすることによって、
全ての強誘電体メモリセルが非導通になるように分極し
てデータ“０”に対応させることにより情報を消去する
ことを特徴とする。
【００７１】この様に電圧を印加することによって、通
常の消去電圧によって全ての強誘電体メモリセルの情報
を一括して消去することができるので、従来のフローテ
ィングゲートトランジスタ型のフラッシュ・メモリと同
様に動作させることができる。
【００７２】（１３）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、ビット線１０とこのビット線１０に
対応するドライブ線１２を同電位とし、選択したビット
線１０を接地電位にすると共に、選択したワード線を第
３電位（ＶW ）にし、且つ、非選択のワード線１１及び
ビット線１０を第２電位（ＶW ／２）にすることによっ
て、選択した上記強誘電体メモリセルを読み出す際に前
記強誘電体メモリセルが導通するように分極してデータ
“１”に対応させることにより情報を書き込むことを特
徴とする強誘電体メモリ装置の駆動方法。
【００７３】この様に、上記（５）と同様に情報の書き
込みの際に、ゲート電極８直下に発生したチャネルとゲ
ート電極８との間に印加された電界で書込みを行うの
で、書込電圧が“０”と“１”とでアンバランスになる
ことがなく、また、非選択のワード線１１及びビット線
１０を第２電位（ＶW ／２）にしておくので、図１１に
示した従来の１Ｔｒ型強誘電体メモリ装置のように、誤
書き込み等の不安定さを招くことがない。
【００７４】（１４）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、ドライブ線１２を接地電位にし、選
択したワード線１１を第１電位（Ｖr ）にすると共に、
選択したビット線１０を第１電位（Ｖr ）側にし、選択
した強誘電体メモリセルの導通・非導通を検知すること
によって誘電体メモリセルのデータを読み出すことを特
徴とする。
【００７５】この場合は、読み出しの際に、非選択のビ
ット線１０を浮遊にするが、ウエル領域２と非選択のソ
ース・ドレイン領域の一方３は短絡しているので、非選
択のソース・ドレイン領域の一方３のｐｎ接合が順バイ
アスされることがなく、メモリセルとして確実に動作す
ることになる。
【００７６】（１５）また、本発明は、上記（１１）の
いずれかに記載された強誘電体メモリ装置の駆動方法に
おいて、選択したセルに正の書込電圧或いは負の書込み
電圧を印加し、夫々、正負に対応して“１”或いは
“０”を書き込むことによって、ランダムアクセスメモ
リとして動作させることを特徴とする。
【００７７】この様に、ビット線１０方向に伸びる選択
したセルが設けられた共通のウエル領域２に正の書込み
電圧を印加し、且つ、ゲート電極８に０Ｖを印加するこ
とによって、“０”の情報を随時書込みすることがで
き、また、選択したセルのゲート電極に正の書込み電圧
を印加し、且つ、選択したビット線１０と同電位（０
Ｖ）になっているチャネル領域との間に印加される電圧
によって“１”の情報を書き込むことができるので、Ｒ
ＡＭ（ランダム・アクセス・メモリ）として使用するこ
とができる。
【００７８】（１６）また、本発明は、ゲート絶縁膜の
一部に強誘電体膜を有する１個の電界効果トランジスタ
型の強誘電体メモリセルをマトリクス状に配列した強誘
電体メモリ装置において、電界効果トランジスタが薄膜
トランジスタであり、この薄膜トランジスタは、絶縁性
基板上に行方向に延在するゲート電極となるワード線、
ワード線上に設けられたゲート絶縁膜、ゲート絶縁膜上
に設けられた再結晶化多結晶半導体層、この多結晶半導
体層に設けられたソース・ドレイン領域からなり、この
ソース・ドレイン領域の一方をビット線に共通接続する
と共に、ソース・ドレイン領域の他方をビット線方向に
延在するドライブ線に共通接続することを特徴とする。
【００７９】この様に、電界効果トランジスタ型の強誘
電体メモリセルを薄膜トランジスタで構成することによ
って、高集積度半導体記憶装置を安価に製造することが
でき、また、ワード線を絶縁性基板上に設けているので
ワード線用のスペースを必要とせず、従来の薄膜トラン
ジスタを利用した薄膜半導体記憶装置よりも集積度を向
上することができる。
【００８０】（１７）また、本発明は、上記（１６）に
おいて、ドライブ線に共通接続するソース・ドレイン領
域の他方とゲート電極との重なり容量を、ビット線に共
通接続するソース・ドレイン領域の一方とゲート電極と
の重なり容量よりも大きくしたことを特徴とする。
【００８１】この様に、ドライブ線に接続されるソース
・ドレイン領域とゲート電極との重なり容量（ＣGS）
を、ビット線に接続されるソース・ドレイン領域とゲー
ト電極との重なり容量（ＣGD）より大きくすることによ
って、ソース・ドレイン領域の重なり領域とゲート電極
との間に印加される電界によって、“０”の情報を容易
に書き込むことができる。
【００８２】（１８）また、本発明は、上記（１６）ま
たは（１７）において、ゲート絶縁膜を強誘電体膜／浮
遊ゲート／絶縁膜からなる積層構造で構成したことを特
徴とする。
【００８３】この様に、強誘電体膜と絶縁膜との間に浮
遊ゲートを設けているので、ゲート電極に電圧を印加し
て強誘電体膜を分極させる場合に、所定のしきい値（Ｖ
th）を有するノーマリオフ状態を安定的に実現すること
ができ、また、アモルファスシリコン層を再結晶化する
際の熱処理及び再結晶化多結晶半導体層にソース・ドレ
イン領域を形成する際の熱処理により強誘電体膜を構成
する元素が再結晶化多結晶半導体層に拡散するのを防止
することができる。
【００８４】（１９）また、本発明は、上記（１６）乃
至（１８）のいずれかにおいて、強誘電体メモリセルに
情報を書き込む第３電位（ＶW ）をチップ毎にトリミン
グ可能にするために、チップ内に多結晶半導体フューズ
を備えた第３電位（ＶW ）トリミング手段を設けたこと
を特徴とする。
【００８５】この様に、強誘電体メモリセルに情報を書
き込む第３電位（ＶW ）をチップ毎にトリミング可能に
することにより、データ“１”を書き込んだ際の強誘電
体メモリセルのしきい値（Ｖth）を安定に設定すること
ができ、読み出しマージンを改善することができる。
【００８６】（２０）また、本発明は、上記（１６）乃
至（１９）のいずれかにおいて、ゲート絶縁膜とワード
線との間に、金属／誘電体／金属構造の２端子スイッチ
素子を設けたことを特徴とする。
【００８７】この様に、ゲート絶縁膜とワード線との間
に、ＭＩＭ構造の２端子スイッチ素子を設けることによ
って、強誘電体薄膜の見かけ上の分極特性を極めて角形
比の良い特性にすることができるので、書き込み動作の
繰り返しによる分極特性の劣化を低減でき、したがっ
て、情報の誤書換えを防止することができる。
【００８８】（２１）また、本発明は、上記（１６）乃
至（１９）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、全てのワード線を接地電位とし、
また、全てのビット線とドライブ線を消去電位（ＶE ）
にすることによって、全ての強誘電体メモリセルが非導
通になるように分極してデータ“０”に対応させること
により情報を消去することを特徴とする。
【００８９】この様に電圧を印加することによって、全
ての強誘電体メモリセルの情報を一括して消去すること
ができるので、従来のフローティングゲートトランジス
タ型のフラッシュ・メモリと同様に動作させることがで
きる。
【００９０】（２２）また、本発明は、上記（１６）乃
至（１９）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、ビット線とこのビット線に対応す
るドライブ線を同電位とし、選択したビット線を接地電
位にすると共に、選択したワード線を第３電位（ＶW ）
にし、且つ、非選択のワード線及びビット線を第２電位
（ＶW ／２）にすることによって、選択した強誘電体メ
モリセルを読み出す際に強誘電体メモリセルが導通する
ように分極してデータ“１”に対応させることにより情
報を書き込むことを特徴とする。
【００９１】この様に、情報の書き込みの際に、ワード
線直下に発生したチャネルとワード線との間に印加され
る電界によって書込みを行うので、通常の書込電圧（Ｖ
W ）によって“１”の書込みが可能になり、また、非選
択のワード線及びビット線を第２電位（ＶW ／２）にし
ておくので、図１２に示した従来の１Ｔｒ型強誘電体メ
モリ装置のように、誤書き込み等の不安定さを招くこと
がない。
【００９２】（２３）また、本発明は、上記（１６）乃
至（１９）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、全てのドライブ線を第１電位（Ｖ
r ）にし、選択したワード線を第１電位（Ｖr ）にする
と共に、選択したビット線を接地電位側にし、選択した
強誘電体メモリセルの導通・非導通を検知することによ
って誘電体メモリセルのデータを読み出すことを特徴と
する。
【００９３】この場合は、読み出しの際に、ワード線直
下に発生したチャネルを利用しているので、安定した読
出が可能になる。
【００９４】（２４）また、本発明は、上記（１６）乃
至（１９）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、ドライブ線を接地電位にし、選択
したワード線を第１電位（Ｖr ）にすると共に、選択し
たビット線を第１電位（Ｖr）側にし、選択した強誘電
体メモリセルの導通・非導通を検知することによって誘
電体メモリセルのデータを読み出すことを特徴とする強
誘電体メモリ装置の駆動方法。
【００９５】この様な構成によって、上記（２３）とは
異なった駆動方法によっても情報の読み出しが可能にな
り、駆動方法の自由度が増すことになる。
【００９６】（２５）また、本発明は、上記（２０）に
記載された強誘電体メモリ装置の駆動方法において、選
択したセルに正の書込電圧或いは負の書込み電圧を印加
し、夫々、正負に対応して“１”或いは“０”を書き込
むことによって、ランダムアクセスメモリとして動作さ
せることを特徴とする。
【００９７】この様に、選択したセルのドライブ線に正
の書込み電圧を印加し、且つ、ゲート電極に０Ｖを印加
し、ドライブ線に接続するソースドレイン領域の他方と
ゲート電極との間の重なり領域に印加される電界によっ
て、“０”の情報を随時書込みすることができ、また、
選択したセルのゲート電極に正の書込み電圧を印加し、
且つ、選択したビット線と同電位（０Ｖ）になっている
チャネル領域との間に印加される電圧によって“１”の
情報を書き込むことができるので、ＲＡＭ（ランダム・
アクセス・メモリ）として使用することができる。
【００９８】
【発明の実施の形態】図２乃至図５を参照して本発明の
第１の実施の形態の強誘電体メモリ装置を説明する。な
お、図２（ａ）は、メモリセル構造の要部断面図であ
り、図２（ｂ）はメモリセルの平面パターンの概略的構
成図であり、また、図３は第１の実施の形態の強誘電体
メモリセルの動作特性の説明図であり、また、図４は第
１の実施の形態における書込み動作の説明図であり、さ
らに、図５は第１の実施の形態における読み出し動作の
説明図である。
【００９９】図２（ａ）参照 まず、ｎ型シリコン基板２１に共通のｐ型ウエル領域２
２を形成し、次いで、厚さ１００Å〜３００Å、好適に
は２５０ÅのＳｉＯ2 膜、浮遊ゲートとなる厚さ１５０
０Å〜３０００Å、好適には２０００ÅのＰｔ膜、強誘
電体膜としての厚さ１０００Å〜７０００Å、好適には
４０００ÅのＰＺＴ薄膜、及び、Ｐｔ等の導電膜を順次
堆積させてのちパターニングすることによって、ＳｉＯ
2 膜２５、Ｐｔ膜２６、及び、ＰＺＴ薄膜２７からなる
ゲート絶縁膜と、ゲート電極２８を列選択線方向に複数
個配列するように形成する。なお、図においては１個し
か示していない。
【０１００】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域
２２にプレート線（Ｔ）２９を、ｎ型ソース領域２４に
ビット線（ＢＬ）３０を、ゲート電極２８にワード線
（ＷＬ）３１を、さらに、ｎ型ドレイン領域２３にビッ
ト線（ＢＬ）３０と平行に配置されたドライブ線（Ｄ）
３２を夫々接続して、強誘電体メモリセルが完成する。
【０１０１】図２（ｂ）参照 この強誘電体メモリセルは、ミラー対称に設けられてお
り、各ビット線（ＢＬ 0 ，ＢＬ1 ・・）３０にはコラム
マルチプレクサ３５を介してセンス・アンプ３６が接続
されている。なお、このセンス・アンプ３６は、強誘電
体メモリセルの形成工程と同時に形成したｐ型ウエル領
域２２をベース領域とし、ｎ型ドレイン領域２３及びｎ
型ソース領域２４をエミッタ領域及びコレクタ領域とす
るラテラルバイポーラトランジスタとして形成する。
【０１０２】また、プレート線（Ｔ）２９は、消去電圧
（ＶE ）を印加する手段に接続されており、また、各ド
ライブ線（Ｄ0 ，Ｄ1 ・・）３２はトランジスタ３３に
よってドライブ線（Ｄ0 ，Ｄ1 ・・）３２に対応するビ
ット線（ＢＬ0 ，ＢＬ1 ・・）３０に接続されており、
トランジスタ３３のゲートに印加する電圧によって、ビ
ット線（ＢＬ0 ，ＢＬ1 ・・）３０と同電位にされた
り、切り離されたりする。
【０１０３】また、各ワード線（ＷＬ0 ，ＷＬ1 ・・）
３１は、夫々接地電位、１．６５Ｖ（ＶCC／２）の第１
電位（Ｖr ）、或いは、第３電位（ＶW ）を印加する行
選択手段、即ち、ロウマルチプレクサ３４に接続されて
いる。
【０１０４】図３（ａ）及び（ｂ）参照 図３（ａ）は強誘電体セルの動作特性の説明図であり、
また、図３（ｂ）は強誘電体薄膜内部の印加電界に対す
る分極の説明図であり、まず、トランジスタ３３のゲー
トに高電位を印加してビット線（ＢＬ）及びドライブ線
（Ｄ）を短絡させ、全てのビット線（ＢＬ）及びドライ
ブ線（Ｄ）をフローティング（浮遊）状態とし、プレー
ト線（Ｔ）に消去電圧ＶE を印加し、且つ、全てのワー
ド線（ＷＬ）を接地電位を印加して強誘電体メモリセル
を非導通とし、ＰＺＴ薄膜２７を−Ｐｒ方向に分極反転
させてデータ“０”に対応させることによって、フロー
ティングゲートトランジスタ型のフラッシュ・メモリと
同様に全ての強誘電体メモリセルの情報を一括して消去
する。
【０１０５】この場合、ゲート電極２８直下のｐ型ウエ
ル領域２２の表面には蓄積状態となり、印加した電圧が
そのままＰＺＴ薄膜２７に印加されるので、通常の消去
電圧（ＶE ）によって情報を消去することができる。
【０１０６】図４（ａ）及び（ｂ）参照 次に、データ“１”を書き込む際に、まず、プレート線
（Ｔ）を接地電位にした状態で、トランジスタ３３のゲ
ートに高電位を印加してビット線（ＢＬ）及びドライブ
線（Ｄ）を短絡させ、選択したビット線（ＢＬ）及びド
ライブ線（Ｄ）に０Ｖ（接地電位）を印加すると共に、
選択したワード線（ＷＬ）に第３電位（ＶW ）を印加し
て選択した強誘電体メモリセルにデータ“１”を書き込
む。
【０１０７】この場合には、ワード線に電圧を印加した
状態で、ゲート電極直下にはチャネル領域（図示せず）
が形成され、このチャネル領域がソース・ドレイン領
域、即ち、短絡されたビット線（ＢＬ）及びドライブ線
（Ｄ）と同電位になるため、選択されたセルにおいて
は、ゲート電極にＶW が印加され、チャネル領域は０Ｖ
になり、その電位差ＶW によって強誘電体薄膜を分極し
て強誘電体メモリセルにデータ“１”を書き込む。
【０１０８】なお、選択しないワード線（ＷＬ）に第２
電位（ＶW ／２）を印加し、且つ、非選択のビット線
（ＢＬ）及びドライブ線（Ｄ）にも第２電位（ＶW ／
２）を印加しておくので、非選択或いは半選択のセルに
対するデータ“１”の書き込みは禁止される。
【０１０９】なお、この第３電位（ＶW ）は、読み出し
時にメモリセル出力が“１”になる様にＰＺＴ薄膜２７
を＋Ｐｒ方向に＋Ｐｒ* だけ分極する電位であり、この
＋Ｐｒ* だけ分極したメモリセルは読み出し電位を印加
した場合に導通する程度にしきい値（Ｖth）が低下した
ノーマリオフ状態になる。
【０１１０】この様に、バイアスしているので、半選択
セルに逆電界が印加されることがなく、書込み或いは読
み出し動作を繰り返しても、分極特性が劣化することが
ないので、書き込まれたデータが破壊されることはな
い。
【０１１１】また、“１”の書込みの際に、ゲート電極
２８とチャネル領域との間に印加される電界を用い、ゲ
ート電極２８とプレート線２９との間の電界を利用しな
いため、反転層に起因する書込電圧の大幅な上昇を避け
ることができる。
【０１１２】また、この第３電位（ＶW ）がトリミング
可能になるように、多結晶シリコンフューズからなるト
リミング手段を設けた第３電位発生手段を強誘電体メモ
リ装置を構成するチップ内に設けることにより、各チッ
プ毎にメモリセル特性に応じて第３電位を任意に設定で
きるので、読み出しマージンを改善することができる。
【０１１３】図５（ａ）及び（ｂ）参照 次に、情報を読み出す場合には、プレート線（Ｔ）を接
地電位にし、且つ、トランジスタ３３に低電位を印加し
てビット線（ＢＬ）及びドライブ線（Ｄ）とを分離した
状態で、全てのドライブ線（Ｄ）を接地電位にし、選択
したビット線（ＢＬ）を検出抵抗３７を介して第１電位
（Ｖr ）側にし、且つ、選択したワード線（ＷＬ）に第
１電位（Ｖr ）第１電位を印加する。なお、この場合、
選択しないビット線（ＢＬ）はフローティングにし、ま
た、選択しないワード線（ＷＬ）を０Ｖにする。
【０１１４】この場合、メモリセルに“１”が書き込ま
れている場合には、読み出し電圧である第１電位
（Ｖr ）の印加によりメモリセルは導通状態になり、ビ
ット線（ＢＬ）の電位変動によってセンス・アンプ３６
を介して情報が検出される。なお、メモリセルに“１”
が書き込まれていない場合には、即ち、メモリセルのデ
ータが“０”の場合には、メモリセルが導通しないの
で、電位変動は生じない。
【０１１５】図３（ａ）及び（ｂ）参照 また、この場合には、非選択のセル或いは半選択のセル
にＶr ／２或いはＶrの逆電界が印加されることになる
が、図５（ａ）から明らかなように、逆電界が印加され
るのはゲート電極となるワード線３１とｎ型ソース領域
２４のオーバーラップ部分のみであり、さらに、図３
（ａ）から明らかなように、Ｖr ≦ＶW ／２であるの
で、図３（ｂ）に示すように逆電界であっても影響は少
なく、書き込まれているデータが破壊されることがない
ので、メモリセルとして確実に動作することになる。
【０１１６】また、第１の実施の形態の強誘電体メモリ
装置において別の読み出し方が可能である。即ち、プレ
ート線（Ｔ）接地電位にし、且つ、トランジスタ３３に
低電位を印加してビット線（ＢＬ）及びドライブ線
（Ｄ）とを分離した状態で、全てのドライブ線（Ｄ）を
第１電位（Ｖr ）にし、選択したビット線（ＢＬ）を検
出抵抗３７を介して接地電位側にし、且つ、選択したワ
ード線（ＷＬ）に第１電位（Ｖr）第１電位を印加す
る。なお、この場合、選択しないビット線（ＢＬ）はフ
ローティングにし、また、選択しないワード線（ＷＬ）
を０Ｖにする。
【０１１７】この場合に、メモリセルに“１”が書き込
まれている場合には、読み出し電圧Ｖr の印加によりメ
モリセルは導通状態になり、ビット線（ＢＬ）の電位変
動によってセンス・アンプを介して情報が検出され、ま
た、メモリセルに“１”が書き込まれていない場合に
は、メモリセルが導通しないので、電位変動は生じな
い。
【０１１８】この第１の実施の形態の強誘電体メモリ装
置は、集積度が高く、且つ、書込み動作時に非選択のセ
ル或いは半選択のセルに逆電界が印加されないので動作
が安定であり、高集積度の低速ファイルメモリ用として
有用である。
【０１１９】なお、上記の第１の実施の形態の説明にお
いては、浮遊ゲートとしてのＰｔ膜２６を設けている
が、Ｐｔ膜２６を設けた方がその上に設けるＰＺＴ薄膜
２７の品質が向上し、且つ、メモリセルを再現性良く低
しきい値のノーマリオフ状態にすることができるが、必
ずしも必要なものではなく、ＳｉＯ2 膜２５の上にＰＺ
Ｔ薄膜２７を直接設けても良い。
【０１２０】次に、図６を参照して、本発明の第２の実
施の形態であるビット線方向に伸びる共通のウエル領域
を用いた強誘電体メモリ装置のセル構造を説明する。な
お、図６（ａ）は、メモリセル構造の要部断面図であ
り、図６（ｂ）はメモリセルの平面パターンの概略的構
成図である。
【０１２１】図６（ａ）参照 まず、ｎ型シリコン基板２１にビット線（ＢＬ）３０と
同様に列選択線方向に伸びる共通のｐ型ウエル領域２２
を形成し、次いで、第１の実施の形態と同様に厚さ１０
０Å〜３００Å、好適には２５０ÅのＳｉＯ2 膜、浮遊
ゲートとなる厚さ１５００Å〜３０００Å、好適には２
０００ÅのＰｔ膜、強誘電体膜としての厚さ１０００Å
〜７０００Å、好適には４０００ÅのＰＺＴ薄膜、及
び、Ｐｔ等の導電膜を順次堆積させてのちパターニング
することによって、ＳｉＯ2 膜２５、Ｐｔ膜２６、及
び、ＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極
２８を各ｐ型ウエル領域２２に形成する。
【０１２２】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域
２２とｎ型ドレイン領域２３とを電気的に短絡させてｐ
型ウエル領域２２をドライブ線（Ｄ）３２とし、また、
ゲート電極２８にワード線（ＷＬ）３１を、ｎ型ソース
領域２４にビット線（ＢＬ）３０を夫々接続して、強誘
電体メモリセルが完成する。
【０１２３】図６（ｂ）参照 この強誘電体メモリセルは、各ビット線（ＢＬ0 ，ＢＬ
1 ・・）３０にはコラムマルチプレクサ３５を介してセ
ンス・アンプ３６が接続されている。なお、このセンス
・アンプ３６は、強誘電体メモリセルの形成工程と同時
に形成したｐ型ウエル領域２２をベース領域とし、ｎ型
ドレイン領域２３及びｎ型ソース領域２４をエミッタ領
域及びコレクタ領域とするラテラルバイポーラトランジ
スタとして形成する。
【０１２４】また、各ドライブ線（Ｄ0 ，Ｄ1 ・・）３
２はｐ型ウエル領域２２を介して消去電圧（ＶE ）を印
加する手段に接続されており、また、各ドライブ線（Ｄ
0 ，Ｄ1 ・・）３２はトランジスタ３３によってドライ
ブ線（Ｄ0 ，Ｄ1 ・・）３２に対応するビット線（ＢＬ
0 ，ＢＬ1 ・・）３０に接続されており、トランジスタ
３３のゲートに印加する電圧によって、ビット線（ＢＬ
0 ，ＢＬ1 ・・）３０と同電位にされたり、切り離され
たりする。
【０１２５】また、各ワード線（ＷＬ0 ，ＷＬ1 ・・）
３１は、夫々接地電位、第１電位（Ｖr ）、或いは、第
３電位（ＶW ）を印加する行選択手段、即ち、ロウマル
チプレクサ３４に接続されている。
【０１２６】この場合、ドライブ線（Ｄ）及びプレート
線（Ｔ）として、ストライプ状のｐ型ウエル領域２２を
用いているので、ドライブ線（Ｄ）用の別個のＡｌ配線
層用スペースが不要となって集積度が向上すると共に、
Ａｌ配線層を省略することができるので、製造工程が簡
素化する。
【０１２７】次に、同じく図６（ｂ）を参照して第２の
実施の形態の強誘電体メモリ装置の駆動方法を説明す
る。なお、この第２の実施の形態の強誘電体メモリセル
の動作特性は第１の実施の形態の強誘電体メモリセルの
動作特性と基本的に同様である。
【０１２８】図６（ｂ）参照 まず、トランジスタ３３のゲートに高電位を印加してビ
ット線（ＢＬ）及びドライブ線（Ｄ）を短絡させ、全て
のビット線（ＢＬ）に消去電圧ＶE を印加し、且つ、全
てのワード線（ＷＬ）を接地電位を印加して強誘電体メ
モリセルを非導通とし、ＰＺＴ薄膜２７を−Ｐｒ方向に
分極反転させてデータ“０”に対応させることによっ
て、フローティングゲートトランジスタ型のフラッシュ
・メモリと同様に全ての強誘電体メモリセルの情報を一
括して消去する。
【０１２９】この場合も、ゲート電極２８直下のｐ型ウ
エル領域２２の表面には蓄積状態となり、印加した電圧
がそのままＰＺＴ薄膜２７に印加されるので、通常の消
去電圧（ＶE ）によって情報を消去することができる。
【０１３０】次に、データ“１”を書き込む際に、トラ
ンジスタ３３のゲートに高電位を印加してビット線（Ｂ
Ｌ）及びドライブ線（Ｄ）を短絡させ、選択したビット
線（ＢＬ）に接地電位を印加すると共に、選択したワー
ド線（ＷＬ）に第３電位（Ｖ W ）を印加して選択した強
誘電体メモリセルにデータ“１”を書き込む。なお、選
択しないビット線（ＢＬ）及びワード線（ＷＬ）に１．
６５Ｖの第２電位（ＶW ／２）を印加しておく。
【０１３１】この第３電位の内容は、第１の実施の形態
と実質的に同様であり、且つ、トリミング手段を設ける
点においても同様であり、また、書き込み動作の安定
化、或いは、書き込まれたデータの破壊防止についても
第１の実施の形態と同様の効果が得られるものである。
【０１３２】また、“１”の書込みの際に、ゲート電極
２８とチャネル領域との間に印加される電界を用い、ゲ
ート電極２８とｐ型ウエル領域２２との間の電界を利用
しないため、反転層に起因する書込電圧の大幅な上昇を
避けることができる。
【０１３３】次に、情報を読み出す場合には、トランジ
スタ３３に低電位を印加してビット線（ＢＬ）及びドラ
イブ線（Ｄ）とを分離した状態で、全てのドライブ線
（Ｄ）を接地電位にし、選択したビット線（ＢＬ）を検
出抵抗３７を介して第１電位（Ｖr ）側にし、且つ、選
択したワード線（ＷＬ）に第１電位（Ｖr ）を印加す
る。なお、この場合、選択しないビット線（ＢＬ）はフ
ローティングにし、また、選択しないワード線（ＷＬ）
を０Ｖにする。
【０１３４】なお、この場合の情報検出原理は第１の実
施の形態と同様であり、また、読み出しの際に、非選択
のビット線（ＢＬ）をフローティングにするが、ｐ型ウ
エル領域２２と非選択のｎ型ドレイン領域２３は短絡し
ているので、非選択のｎ型ドレイン領域２３のｐｎ接合
が順バイアスされることがなく、メモリセルとして確実
に動作することになる。
【０１３５】この第２の実施の形態の強誘電体メモリ装
置も、集積度が高く、動作が安定であるので、第１の実
施の形態の強誘電体メモリ装置と同様に高集積度の低速
ファイルメモリ用として有用である。
【０１３６】なお、上記の第２の実施の形態の説明にお
いても、浮遊ゲートとしてのＰｔ膜２６を設けている
が、Ｐｔ膜２６を設けた方がその上に設けるＰＺＴ薄膜
２７の品質が向上し、且つ、メモリセルを再現性良く低
しきい値のノーマリオフ状態にすることができるが、必
ずしも必要なものではなく、ＳｉＯ2 膜２５の上にＰＺ
Ｔ薄膜２７を直接設けても良い。
【０１３７】また、上記第２の実施の形態の駆動方法の
説明においては、情報を一括消去するフラッシュメモリ
的な駆動方法を説明しているが、この第２の実施の形態
のセル構造の場合にはＲＡＭ的な動作をさせることも可
能である。
【０１３８】図６（ｂ）参照 即ち、“１”の情報を書き込む時は、フラッシュメモリ
的駆動方法と同じであるが、“０”の情報を随時書込み
する場合には、トランジスタ３３のゲートに高電位を印
加してビット線（ＢＬ）及びドライブ線（Ｄ）を短絡さ
せ、選択したビット線（ＢＬ）、即ち、ドライブ線
（Ｄ）に第３電位（ＶW ）を印加すると共に、選択した
ワード線（ＷＬ）に接地電位を印加し、ドライブ線
（Ｄ）と短絡しているｐ型ウエル領域２２とゲート電極
２８との間に印加される電圧ＶW によって、選択した強
誘電体メモリセルにデータ“０”を書き込む。
【０１３９】この様にバイアスすることによって、
“１”が書き込まれていた強誘電体メモリセルに、通常
の書込み電圧ＶW によってデータ“０”を随時書き込み
することができるので、ＲＡＭ的な動作が可能になる。
なお、選択しないビット線（ＢＬ）及びワード線（Ｗ
Ｌ）に第２電位（ＶW ／２）を印加しておく。但し、半
選択セルに逆電圧がかかるので、工夫が必要となるが、
それについては後で述べることとする。
【０１４０】次に、図７を参照して、本発明の第３の実
施の形態の薄膜半導体層を用いた強誘電体メモリ装置を
説明する。なお、図７（ａ）は、メモリセルの要部断面
図であり、図７（ｂ）はメモリセルの平面パターンの概
略的構成図である。
【０１４１】図７（ａ）参照 まず、石英基板４１にスパッタリング法を用いて形成し
た厚さ１０００〜３０００Å、好適には２０００ÅのＳ
ｉＯ2 膜４２を介して、厚さ５００〜１５００Å、好適
には１０００ÅのＴｉ膜及び厚さ１５００〜３０００
Å、好適には２０００ÅのＰｔ膜を堆積させてパターニ
ングすることによって行選択線方向に延在するワード線
４３を形成する。
【０１４２】次いで、全面に強誘電体膜としての厚さ１
０００Å〜７０００Å、好適には４０００ÅのＰＺＴ薄
膜、及び、浮遊ゲートとなる厚さ１５００Å〜３０００
Å、好適には２０００ÅのＰｔ膜を堆積させたのちパタ
ーニングすることによって、ＰＺＴ薄膜４４及び浮遊ゲ
ート４５を形成する。
【０１４３】次いで、全面にＳｉＯ2 膜等からなる厚さ
５００Å〜１５００Å、好適には１０００Åの絶縁膜を
堆積させたのち、その上に厚さ５００Å〜１５００Å、
好適には８００Åのアモルファスシリコン膜を堆積さ
せ、レーザ・アニールすることによってアモルファスシ
リコン膜を再結晶化し多結晶シリコン膜に変換する。
【０１４４】次いで、多結晶シリコン膜をパターニング
してミラー対称の一対のメモリセルを構成する島状のｉ
型多結晶シリコン領域４７を形成したのち、全面にシリ
コン窒化膜を堆積させてパターニングすることによって
チャネル保護膜４８を形成する。
【０１４５】次いで、チャネル保護膜４８をマスクとし
てＡｓ等のｎ型不純物を選択的に導入して、ｎ+ 型ソー
ス領域４９及びｎ+ 型ドレイン領域５０を形成したの
ち、全面に厚さ５００〜３０００Å、好適には１０００
Åのｎ+ 型多結晶シリコン膜を堆積してパターニングす
ることによって多結晶シリコンパッド５１，５２を形成
する。
【０１４６】なお、この場合、チャネル保護膜４８をｎ
+ 型ドレイン領域５０寄りに設けて、ｎ+ 型ソース領域
４９とゲート電極となるワード線４３との重なりが、ｎ
+ 型ドレイン領域５０とゲート電極となるワード線４３
との重なりよりも大きくなるようにすること、即ち、ｎ
+ 型ソース領域４９の寄生容量ＣGSがｎ+ 型ドレイン領
域５０の寄生容量ＣGDよりも大きくなるようにすること
が望ましい。
【０１４７】次いで、図示しないものの、全面にＰＣＶ
Ｄ法（プラズマＣＶＤ法）によりＳｉＯ2 膜を堆積し、
電極形成のための開口部を形成したのち、全面にＷＳｉ
等の導電膜を堆積させたのちパターニングすることによ
って多結晶シリコンパット５１，５２に夫々接続し、且
つ、同じ列方向に伸びるビット線（ＢＬ）５３及びドラ
イブ線（Ｄ）５４を形成する。
【０１４８】図７（ｂ）参照 この強誘電体メモリセルは、ミラー対称に設けられてお
り、各ビット線（ＢＬ 0 ，ＢＬ1 ・・）５３には図示し
ないものの、列選択トランジスタ及び第１電位（Ｖr ）
に接続された検出抵抗を介してセンス・アンプが接続さ
れている。なお、このセンス・アンプは、強誘電体メモ
リセルの形成工程と同時に形成したｎチャネル薄膜トラ
ンジスタを利用して構成する。
【０１４９】この様に強誘電体メモリセルをアクティブ
マトリクス型液晶表示装置において製造技術が確立して
いる薄膜半導体層を利用して構成しているので、低コス
ト化が可能になり、また、ワード線（ＷＬ）を石英基板
４１側に設けているのでワード線（ＷＬ）用の別個の配
線用スペースが不要となり、集積度が向上する。
【０１５０】この強誘電体メモリ装置の駆動方法を、再
び図７（ｂ）を参照して説明する。 図７（ｂ）参照 まず、図示しないトランジスタのゲートに高電位を印加
してドライブ線（Ｄ）とビット線（ＢＬ）を短絡させた
状態で、全てのビット線（ＢＬ）に消去電圧Ｖ E を印加
し、且つ、全てのワード線（ＷＬ）を接地電位を印加し
て強誘電体メモリセルを非導通とし、ＰＺＴ薄膜２７を
−Ｐｒ方向に分極反転させてデータ“０”に対応させる
ことによって、フローティングゲートトランジスタ型の
フラッシュ・メモリと同様に全ての強誘電体メモリセル
の情報を一括して消去する。
【０１５１】この場合、ｎ+ 型ソース領域４９の不純物
濃度が非常に高いので、ｎ+ 型ソース領域４９の表面に
反転層は形成されず、ｎ+ 型ソース領域４９に印加され
た電圧はそのままＰＺＴ薄膜４４に印加されることにな
るので、通常の消去電圧ＶEによって情報を消去するこ
とができる。
【０１５２】次に、データ“１”を書き込む際に、図示
しないトランジスタのゲートに高電位を印加してビット
線（ＢＬ）及びドライブ線（Ｄ）を短絡させ、選択した
ビット線（ＢＬ）に接地電位を印加すると共に、選択し
たワード線（ＷＬ）に第３電位（ＶW ）を印加して選択
した強誘電体メモリセルにデータ“１”を書き込む。な
お、選択しないビット線（ＢＬ）及びワード線（ＷＬ）
に第２電位（ＶW ／２）を印加しておく。
【０１５３】なお、この第３電位（ＶW ）は、読み出し
時にメモリセル出力が“１”になる様にＰＺＴ薄膜４４
を＋Ｐｒ方向に＋Ｐｒ* だけ分極する電位であり、この
＋Ｐｒ* だけ分極したメモリセルは読み出し電位を印加
した場合に導通する程度にしきい値（Ｖth）が低下した
ノーマリオフ状態になる。
【０１５４】この場合も、第３電位（ＶW ）がトリミン
グ可能になるように、多結晶シリコンフューズからなる
トリミング手段を設けた第３電位発生手段を強誘電体メ
モリ装置を構成するチップ内に設けることにより、各チ
ップ毎にメモリセル特性に応じて第３電位を任意に設定
できるので、読み出しマージンを改善することができ
る。
【０１５５】また、この場合も、“１”の書込みの際
に、ゲート電極となるワード線４３とチャネル領域との
間に印加される電界を用い、ワード線４３とｉ型多結晶
シリコン領域４７との間に印加される電界を利用しない
ため、反転層に起因する書込電圧の大幅な上昇を避ける
ことができる。
【０１５６】次に、情報を読み出す場合には、図示しな
いトランジスタのゲートに低電位を印加してビット線
（ＢＬ）及びドライブ線（Ｄ）とを分離した状態で、全
てのドライブ線（Ｄ）を接地電位にし、選択したビット
線（ＢＬ）を検出抵抗を介して第１電位（Ｖr ）側に
し、且つ、選択したワード線（ＷＬ）に第１電位
（Ｖr ）を印加する。なお、この場合、選択しないビッ
ト線（ＢＬ）はフローティングにし、また、選択しない
ワード線（ＷＬ）を０Ｖにする。
【０１５７】なお、この場合の情報検出原理は第１の実
施の形態と同様であり、半選択のセルに印加されるＶr
／２の逆電界は非常の小さいので、読み出し動作に伴う
誤書換えの問題はない。
【０１５８】また、第３の実施の形態の強誘電体メモリ
装置において別の読み出し方が可能である。即ち、図示
しないトランジスタのゲートに低電位を印加してビット
線（ＢＬ）及びドライブ線（Ｄ）とを分離した状態で、
全てのドライブ線（Ｄ）を第１電位（Ｖr ）にし、選択
したビット線（ＢＬ）を検出抵抗を介して接地電位側に
し、且つ、選択したワード線（ＷＬ）に第１電位
（Ｖr ）を印加する。なお、この場合、選択しないビッ
ト線（ＢＬ）はフローティングにし、また、選択しない
ワード線（ＷＬ）を０Ｖにする。
【０１５９】この第３の実施の形態の強誘電体メモリ装
置は、０．５μｍルールで設計した場合、メモリセルの
サイズを１．５×３μｍにすることによって、１６Ｍｂ
ｉｔのメイン・メモリ用の半導体記憶装置を６×１２ｍ
ｍのチップ面積で実現することが可能になる。
【０１６０】なお、上記の第３の実施の形態の説明にお
いては、浮遊ゲート４５としてのＰｔ膜を設けており、
メモリセルを再現性良く低しきい値のノーマリオフ状態
にすることができるが、ＰＺＴ薄膜４４の形成後に動作
領域となるｉ型多結晶シリコン領域４７を形成してお
り、ＰＺＴ薄膜４４が素子のチャネル界面に影響を及ぼ
すことが少ないので必ずしも必要なものではなく、ＰＺ
Ｔ薄膜４４の上に絶縁膜４６を直接設けても良い。
【０１６１】また、上記第３の実施の形態の説明におい
ても、情報を一括消去するフラッシュメモリ的な駆動方
法を説明しているが、この第３の実施の形態のセル構造
の場合にもＲＡＭ的な動作をさせることも可能である。
【０１６２】図７（ｂ）参照 即ち、“１”の情報を書き込む時は、フラッシュメモリ
的駆動方法と同じであるが、“０”の情報を随時書込み
する場合には、図示しないトランジスタのゲートに高電
位を印加してビット線（ＢＬ）及びドライブ線（Ｄ）を
短絡させ、選択したビット線（ＢＬ）、即ち、ドライブ
線（Ｄ）に第３電位（ＶW ）を印加すると共に、選択し
たワード線（ＷＬ）に接地電位を印加し、ドライブ線
（Ｄ）と接続しているｎ+ 型ソース領域４９とゲート電
極となるワード線４３との重なり部分に印加される電圧
ＶW によって、選択した強誘電体メモリセルにデータ
“０”を書き込む。
【０１６３】この場合、ｎ+ 型ソース領域４９の不純物
濃度が非常に高いので、ｎ+ 型ソース領域４９の表面に
反転層は形成されず、ｎ+ 型ソース領域４９に印加され
た電圧はそのままＰＺＴ薄膜４４に印加されることにな
るので、“１”が書き込まれていた強誘電体メモリセル
に、通常の書込み電圧ＶW によってデータ“０”を随時
書き込むすることができるので、ＲＡＭ的な動作が可能
になる。なお、選択しないビット線（ＢＬ）及びワード
線（ＷＬ）に第２電位（ＶW ／２）を印加しておく。
【０１６４】以上、第１乃至第３の実施の形態を説明し
てきたが、特に、ＲＡＭ的に動作させる場合には、図１
５に示した改良型強誘電体メモリ装置と同様に、“１”
及び“０”の書き込み動作を繰り返すうちに、情報が誤
って書き換えられるという問題が生ずる。この事情を図
８を参照して説明する。
【０１６５】図８（ａ）及び（ｂ）参照 図８（ｂ）に示すように、実線で示す強誘電体薄膜の分
極特性は破線で示した角形比の良好な理想的な分極特性
とは異なるので、図８（ａ）に示すように、書き込み時
に、半選択のメモリセルには半選択電圧が交互に印加さ
れることになり、履歴曲線上を減衰するように移動を繰
り返して、遂には、“１”が書き込まれていたメモリセ
ルの情報が消去される。なお、“０”の情報が書き込ま
れていたメモリセルも同様である。
【０１６６】この履歴曲線を破線で示す理想的特性にす
れば、半選択セルに印加される半選択電圧では、分極値
がほとんど変化しないので、書き込みを繰り返すうちに
分極特性が劣化して、誤書き込みが生ずる可能性はほと
んどなくなる。
【０１６７】この様な理想的な特性を得るためには、図
１５の従来例に示されている様に、２端子スイッチ素子
を強誘電体薄膜とワード線との間に設けて、履歴曲線を
プラス及びマイナス側にシフトすれば良く、この場合に
は、読出電圧は抗電圧Ｖc と２端子スイッチ素子のオン
電圧Ｖonとの和である電圧Ｖより若干低い電圧が必要に
なり、本発明の第１乃至第３の実施の形態より２端子ス
イッチ素子のオン電圧Ｖon分だけ高電圧が必要になる。
【０１６８】この様な２端子スイッチ素子としてＭＩＭ
素子を用いたのが、図９に示す本発明の第４の実施の形
態である。 図９参照 この図９に示す強誘電体メモリセルは、上記の図６
（ａ）に示す第２の実施の形態の強誘電体メモリセルの
ゲート電極２８上に、Ｔａ電極６１、Ｔａ2 Ｏ5 薄膜６
２、及び、Ｔａ電極６３からなるＭＩＭ素子を堆積させ
たものであり、その他の構成は第２の実施の形態と全く
同様である。
【０１６９】なお、この場合の、ＭＩＭ素子のオン電圧
Ｖonは、Ｔａ2 Ｏ5 薄膜３７の膜厚に依存し、オン電圧
Ｖonとしては１．５〜５．０Ｖ程度、少なくとも抗電圧
（Ｖ C ）程度が望ましく、このオン電圧Ｖon分だけ書込
電圧、及び、読出電圧が高くなるが、半選択セルに印加
される半選択電圧（ＶW ／２、或いは、Ｖr ／２）では
分極値がほとんど変化しないので、書き込みを繰り返す
うちに分極特性が劣化して、誤書き込みが生ずる可能性
はほとんどなくなる。
【０１７０】また、ＭＩＭ素子を設ける場合には、書き
込み或いは読み出し時に、ＭＩＭ素子のＩ層であるＴａ
2 Ｏ5 薄膜３７とＰＺＴ薄膜２７との間のＴａ電極に電
荷が蓄積するので、書き込み直後或いは読み出し直後
に、この蓄積電荷を引き出す電圧ＶReを印加して電位を
０Ｖにリセットする操作が必要である。
【０１７１】なお、第４の実施の形態においては、ＭＩ
Ｍ素子をＰＺＴ薄膜２７とゲート電極２８との間に設け
ているが、ゲート電極２８を省略してＰＺＴ薄膜２７上
に直接、Ｔａ膜６１、Ｔａ2 Ｏ5 薄膜６２、及び、Ｔａ
膜６３を積層させても良いが、ＰＺＴ薄膜２７とＴａ膜
６１との間の相互拡散を考慮する必要がある。
【０１７２】次に、図１０に、本発明の第３の実施の形
態にＭＩＭ素子を設けた薄膜半導体型の強誘電体メモリ
装置に関する第５の実施の形態を例示する。 図１０参照 この第５の実施の形態の場合には、上記の第３の実施の
形態におけるワード線に相当するＰｔ膜６５の下に、Ｔ
ａ電極６１、Ｔａ2 Ｏ5 薄膜６２、及び、Ｔａ電極６３
からなるＭＩＭ素子を設け、さらに、その下にワード線
４３を設けたものである。
【０１７３】この第５の実施の形態における駆動方法
も、第３の実施の形態の駆動方法と略同様であり、ＭＩ
Ｍ素子のオン電圧Ｖon分だけ書込電圧、及び、読出電圧
が高くなるが、半選択セルに印加される半選択電圧で
は、分極値がほとんど変化しないので、書き込みを繰り
返すうちに分極特性が劣化して、誤書き込みが生ずる可
能性はほとんどなくなる。
【０１７４】なお、上記の第１乃至第５の実施の形態の
説明においてはｎチャネル型のメモリセルを用いて説明
しているが、ｐチャネル型のメモリセルを用いても良い
ものであり、チャネルの導電型の変換に伴って各線に印
加する電位を、第３電位（Ｖ W ）及び第１電位（Ｖr ）
は接地電位へ、また、接地電位は第３電位（ＶW ）或い
は第１電位（Ｖr ）に変更する必要がある。
【０１７５】また、第４及び第５の実施の形態において
はワード線を石英基板４１上に設けているが、石英基板
４１上に再結晶化多結晶シリコン膜を設け、その上に絶
縁膜４６、浮遊ゲート４５、ＰＺＴ薄膜４４、及び、導
電膜を順次堆積させパターニングすることによってゲー
ト絶縁膜及びゲート電極となるワード線を形成しても良
く、この場合の方が製造は困難になるが集積度は向上す
る。
【０１７６】また、第４及び第５の実施の形態の説明に
おいては、基板として石英基板４１を用いており、その
上にＣＶＤ法によるＳｉＯ2 膜４２を設けているが、Ｓ
ｉＯ 2 膜４２は必ずしも必要なものではなく、また、基
板も石英基板に限られるものではなく、サファイア等の
他の絶縁基板を用いても良く、さらには、シリコン基板
を熱酸化して表面に酸化膜を設けた絶縁性基板を用いて
も良いものであり、本明細書においてはこの様な各種の
基板を絶縁性基板という。
【０１７７】また、上記各実施の形態においては強誘電
体薄膜としてＰＺＴを用いているが、ＰＺＴに限られる
ものではなく、ＰＬＺＴ，ＢａＴｉＯ3 ，ＰｂＴｉ
Ｏ3 ，或いは、Ｂｉ4 Ｔｉ3 Ｏ12等の他の強誘電体を用
いても良いものである。
【０１７８】また、上記各実施の形態においては、浮遊
ゲートとしてＰｔを用いているが、多結晶シリコンを用
いても良いものである。但し、多結晶シリコンを浮遊ゲ
ートとして用いる場合には、多結晶シリコン膜上に直接
ＰＺＴを堆積させることは困難であるので、多結晶シリ
コン膜上に、ＩｒＯ2 膜を介してＰＺＴを堆積すれば良
く、多結晶シリコンを浮遊ゲートとして用いることによ
り、ゲートＳｉＯ2 の界面状態が改善され、製造歩留り
や再現性が改善する（電子材料，ｐ２７〜３２，１９９
４年８月参照）。
【０１７９】また、第４及び第５の実施に形態における
２端子スイッチ素子は、Ｔａ電極３６、Ｔａ2 Ｏ5 薄膜
３７、及び、Ｔａ電極３８で構成されるＭＩＭ素子であ
るが、この様な材料に限られるものではなく、他のＭＩ
Ｍ素子の構成材料として知られている各種の材料が可能
であり、さらに、ＭＩＭ素子である必要はなく、ダイオ
ードを逆直列に接続した様な特性を有するスイッチ素子
であれば良い。
【０１８０】また、上記各実施の形態においては半導体
としてシリコン基板或いは多結晶シリコン膜を設けてい
るが、シリコンに限られるものではなく、ＳｉＧｅ混晶
等の他のIV族半導体、或いは、ＧａＡｓ等のIII-Ｖ族化
合物半導体を用いても良いものである。
【０１８１】
【発明の効果】本発明によれば、メモリセルを強誘電体
ゲート絶縁膜を有する１個のＭＩＳＦＥＴで構成し、且
つ、情報消去時と情報書込時における消去電圧と書込電
圧のアンバランスをなくす駆動方法にしたので、集積度
が向上すると共に、駆動動作が安定で、且つ、確実なメ
モリ動作が可能な１Ｔｒ型強誘電体メモリ装置及びその
駆動方法を提供することができ、さらに、ＭＩＭ素子を
付加することによって安定したＲＡＭ（アンダム・アク
セス・メモリ）を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のセル構造の説明図
である。
【図３】本発明の第１の実施の形態の動作特性の説明図
である。
【図４】本発明の第１の実施の形態における書込み動作
の説明図である。
【図５】本発明の第１の実施の形態における読み出し動
作の説明図である。
【図６】本発明の第２の実施の形態のセル構造の説明図
である。
【図７】本発明の第３の実施の形態の説明図である。
【図８】本発明の第１乃至第３の実施の形態の問題点の
説明図である。
【図９】本発明の第４の実施の形態のセル構造の説明図
である。
【図１０】本発明の第５の実施の形態のセル構造の説明
図である。
【図１１】従来の１Ｔｒ型強誘電体メモリセルの説明図
である。
【図１２】従来の他の１Ｔｒ型強誘電体メモリセルの説
明図である。
【図１３】従来のＭＦＭＩＳ型強誘電体メモリセルの説
明図である。
【図１４】従来の改良型強誘電体メモリセルの説明図で
ある。
【図１５】従来の他の改良型強誘電体メモリセルの説明
図である。
【符号の説明】
１ 半導体基板 ２ ウエル領域 ３ ソース・ドレイン領域 ４ ソース・ドレイン領域 ５ 絶縁膜 ６ 浮遊ゲート ７ 強誘電体膜 ８ ゲート電極 ９ プレート線 １０ ビット線 １１ ワード線 １２ ドライブ線 ２１ ｎ型シリコン基板 ２２ ｐ型ウエル領域 ２３ ｎ型ドレイン領域 ２４ ｎ型ソース領域 ２５ ＳｉＯ2 膜 ２６ Ｐｔ膜 ２７ ＰＺＴ薄膜 ２８ ゲート電極 ２９ プレート線 ３０ ビット線 ３１ ワード線 ３２ ドライブ線 ３３ トランジスタ ３４ ロウマルチプレクサ ３５ コラムマルチプレクサ ３６ センス・アンプ ３７ 検出抵抗 ４１ 石英基板 ４２ ＳｉＯ2 膜 ４３ ワード線 ４４ ＰＺＴ薄膜 ４５ 浮遊ゲート ４６ 絶縁膜 ４７ ｉ型多結晶シリコン領域 ４８ チャネル保護膜 ４９ ｎ+ 型ソース領域 ５０ ｎ+ 型ドレイン領域 ５１ 多結晶シリコンパッド ５２ 多結晶シリコンパッド ５３ ビット線 ５４ ドライブ線 ６１ Ｔａ膜 ６２ Ｔａ2 Ｏ5 薄膜 ６３ Ｔａ膜 ６４ ＣＶＤ酸化膜 ６５ Ｐｔ膜 ８１ ｐ型ウエル領域 ８２ ｎ+ 型ドレイン領域 ８３ ｎ+ 型ソース領域 ８４ 強誘電体薄膜 ８５ ゲート電極 ８６ ビット線 ８７ ワード線 ８８ プレート線 ８９ 強誘電体メモリセル ９０ ワード選択デコーダ・ドライバ ９１ プレート選択デコーダ・ドライバ ９２ センス・アンプ ９３ 基準線 ９４ ソース引出電極 ９５ ＳｉＯ2 膜 ９６ 浮遊ゲート ９７ ドライブ線 ９８ ２端子スイッチ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ゲート絶縁膜の一部に強誘電体膜を有す
    る１個の電界効果トランジスタ型の強誘電体メモリセル
    をマトリクス状に配列した強誘電体メモリ装置におい
    て、ソース・ドレイン領域を共通のウエル領域に設ける
    と共に、前記ウエル領域をプレート線に接続し、また、
    ゲート電極をワード線として行選択手段を設け、さら
    に、前記ソース・ドレイン領域の一方を前記ビット線に
    共通接続すると共に、前記ソース・ドレイン領域の他方
    を前記ビット線方向に延在するドライブ線に共通接続す
    ることを特徴とする強誘電体メモリ装置。
  2. 【請求項２】 上記ゲート絶縁膜を、絶縁膜／浮遊ゲー
    ト／強誘電体膜からなる積層構造で構成したことを特徴
    とする請求項１記載の強誘電体メモリ装置。
  3. 【請求項３】 上記強誘電体メモリセルに情報を書き込
    む第３電位を、チップ毎にトリミング可能にするため
    に、前記チップ内に多結晶半導体フューズを備えた第３
    電位トリミング手段を設けたことを特徴とする請求項１
    または２に記載の強誘電体メモリ装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    強誘電体メモリ装置の駆動方法において、上記プレート
    線と上記ゲート電極との間に消去電圧を印加し、前記ゲ
    ート電極に対向する半導体層の表面を蓄積状態とするこ
    とによって、上記全ての強誘電体メモリセルが非導通に
    なるように分極してデータ“０”に対応させることによ
    り情報を消去することを特徴とする強誘電体メモリ装置
    の駆動方法。
  5. 【請求項５】 請求項１乃至３のいずれか１項に記載の
    強誘電体メモリ装置の駆動方法において、上記プレート
    線を接地電位にし、選択したワード線を第３電位にする
    と共に、選択したビット線及びドライブ線を接地電位に
    し、且つ、非選択のワード線、ビット線、及び、ドライ
    ブ線を第２電位にすることによって、、選択した上記強
    誘電体メモリセルを読み出す際に前記強誘電体メモリセ
    ルが導通するように分極してデータ“１”に対応させる
    ことにより情報を書き込むことを特徴とする強誘電体メ
    モリ装置の駆動方法。
  6. 【請求項６】 請求項１乃至３のいずれか１項に記載の
    強誘電体メモリ装置の駆動方法において、上記プレート
    線及び上記ドライブ線を接地電位にし、選択したワード
    線を第１電位にすると共に、選択したビット線を第１電
    位側にし、選択した上記強誘電体メモリセルの導通・非
    導通を検知することによって前記誘電体メモリセルのデ
    ータを読み出すことを特徴とする強誘電体メモリ装置の
    駆動方法。
  7. 【請求項７】 請求項１乃至３のいずれか１項に記載の
    強誘電体メモリ装置の駆動方法において、上記プレート
    線を接地電位にすると共に、上記ドライブ線を第１電位
    にし、選択したワード線を第１電位にすると共に、選択
    したビット線を接地電位側にし、選択した上記強誘電体
    メモリセルの導通・非導通を検知することによって上記
    誘電体メモリセルのデータを読み出すことを特徴とする
    強誘電体メモリ装置の駆動方法。
  8. 【請求項８】 ゲート絶縁膜の一部に強誘電体膜を有す
    る１個の電界効果トランジスタ型の強誘電体メモリセル
    をマトリクス状に配列した強誘電体メモリ装置におい
    て、前記各強誘電体メモリセルのソース・ドレイン領域
    をビット線方向に伸びる共通のウエル領域に設け、前記
    ウエル領域と前記ソース・ドレイン領域の一方を短絡さ
    せると共に、前記ウエル領域をドライブ線とし、且つ、
    ゲート電極をワード線として行選択手段を設け、さら
    に、前記ソース・ドレイン領域の他方をビット線に共通
    接続することを特徴とする強誘電体メモリ装置。
  9. 【請求項９】 上記ゲート絶縁膜を、絶縁膜／浮遊ゲー
    ト／強誘電体膜からなる積層構造で構成したことを特徴
    とする請求項８記載の強誘電体メモリ装置。
  10. 【請求項１０】 上記強誘電体メモリセルに情報を書き
    込む第３電位を、チップ毎にトリミング可能にするため
    に、前記チップ内に多結晶半導体フューズを備えた第３
    電位トリミング手段を設けたことを特徴とする請求項８
    または９に記載の強誘電体メモリ装置。
  11. 【請求項１１】 上記ゲート絶縁膜とワード線との間
    に、金属／誘電体／金属構造の２端子スイッチ素子を設
    けたことを特徴とする請求項８乃至１０のいずれか１項
    に記載の強誘電体メモリ装置。
  12. 【請求項１２】 請求項８乃至１０のいずれか１項に記
    載の強誘電体メモリ装置の駆動方法において、上記全て
    のビット線とドライブ線とを同電位とし、前記ビット線
    と全てのゲート電極との間に消去電圧を印加し、前記ゲ
    ート電極に対向する半導体層の表面を蓄積状態とするこ
    とによって、上記全ての強誘電体メモリセルが非導通に
    なるように分極してデータ“０”に対応させることによ
    り情報を消去することを特徴とする強誘電体メモリ装置
    の駆動方法。
  13. 【請求項１３】 請求項８乃至１０のいずれか１項に記
    載の強誘電体メモリ装置の駆動方法において、上記ビッ
    ト線と前記ビット線に対応するドライブ線を同電位と
    し、選択したビット線を接地電位にすると共に、選択し
    たワード線を第３電位にし、且つ、非選択のワード線及
    びビット線を第２電位にすることによって、選択した上
    記強誘電体メモリセルを読み出す際に前記強誘電体メモ
    リセルが導通するように分極してデータ“１”に対応さ
    せることにより情報を書き込むことを特徴とする強誘電
    体メモリ装置の駆動方法。
  14. 【請求項１４】 請求項８乃至１０のいずれか１項に記
    載の強誘電体メモリ装置の駆動方法において、上記ドラ
    イブ線を接地電位にし、選択したワード線を第１電位に
    すると共に、選択した上記ビット線を第１電位側にし、
    選択した強誘電体メモリセルの導通・非導通を検知する
    ことによって誘電体メモリセルのデータを読み出すこと
    を特徴とする強誘電体メモリ装置の駆動方法。
  15. 【請求項１５】 請求項１１記載の強誘電体メモリ装置
    の駆動方法において、選択したセルに正の書込電圧或い
    は負の書込み電圧を印加し、夫々、正負に対応して
    “１”或いは“０”を書き込むことによって、ランダム
    アクセスメモリとして動作させることを特徴とする強誘
    電体メモリ装置の駆動方法。
  16. 【請求項１６】 ゲート絶縁膜の一部に強誘電体膜を有
    する１個の電界効果トランジスタ型の強誘電体メモリセ
    ルをマトリクス状に配列した強誘電体メモリ装置におい
    て、前記電界効果トランジスタが薄膜トランジスタであ
    り、前記薄膜トランジスタは、絶縁性基板上に行方向に
    延在するゲート電極となるワード線、前記ワード線上に
    設けられたゲート絶縁膜、前記ゲート絶縁膜上に設けら
    れた再結晶化多結晶半導体層、前記多結晶半導体層に設
    けられたソース・ドレイン領域からなり、前記ソース・
    ドレイン領域の一方をビット線に共通接続すると共に、
    前記ソース・ドレイン領域の他方をビット線方向に延在
    するドライブ線に共通接続することを特徴とする強誘電
    体メモリ装置。
  17. 【請求項１７】 上記ドライブ線に共通接続するソース
    ・ドレイン領域の他方と上記ゲート電極との重なり容量
    を、上記ビット線に共通接続するソース・ドレイン領域
    の一方と上記ゲート電極との重なり容量よりも大きくし
    たことを特徴とする請求項１６記載の強誘電体メモリ装
    置。
  18. 【請求項１８】 上記ゲート絶縁膜を、強誘電体膜／浮
    遊ゲート／絶縁膜からなる積層構造で構成したことを特
    徴とする請求項１６または１７記載の強誘電体メモリ装
    置。
  19. 【請求項１９】 上記強誘電体メモリセルに情報を書き
    込む第３電位を、チップ毎にトリミング可能にするため
    に、前記チップ内に多結晶半導体フューズを備えた第３
    電位トリミング手段を設けたことを特徴とする請求項１
    ６乃至１８のいずれか１項に記載の強誘電体メモリ装
    置。
  20. 【請求項２０】 上記ゲート絶縁膜とワード線との間
    に、金属／誘電体／金属構造の２端子スイッチ素子を設
    けたことを特徴とする請求項１６乃至１９のいずれか１
    項に記載の強誘電体メモリ装置。
  21. 【請求項２１】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリ装置の駆動方法において、上記全
    てのワード線を接地電位とし、また、上記全てのビット
    線とドライブ線を消去電位にすることによって、上記全
    ての強誘電体メモリセルが非導通になるように分極して
    データ“０”に対応させることにより情報を消去するこ
    とを特徴とする強誘電体メモリ装置の駆動方法。
  22. 【請求項２２】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリ装置の駆動方法において、上記ビ
    ット線と前記ビット線に対応するドライブ線を同電位と
    し、選択した上記ビット線を接地電位にすると共に、選
    択したワード線を第３電位にし、且つ、非選択のワード
    線及びビット線を第２電位にすることによって、選択し
    た上記強誘電体メモリセルを読み出す際に前記強誘電体
    メモリセルが導通するように分極してデータ“１”に対
    応させることにより情報を書き込むことを特徴とする強
    誘電体メモリ装置の駆動方法。
  23. 【請求項２３】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリ装置の駆動方法において、上記全
    てのドライブ線を第１電位にし、選択したワード線を第
    １電位にすると共に、選択した上記ビット線を接地電位
    側にし、選択した上記強誘電体メモリセルの導通・非導
    通を検知することによって前記誘電体メモリセルのデー
    タを読み出すことを特徴とする強誘電体メモリ装置の駆
    動方法。
  24. 【請求項２４】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリ装置の駆動方法において、上記ド
    ライブ線を接地電位にし、選択したワード線を第１電位
    にすると共に、選択したビット線を第１電位側にし、選
    択した上記強誘電体メモリセルの導通・非導通を検知す
    ることによって前記誘電体メモリセルのデータを読み出
    すことを特徴とする強誘電体メモリ装置の駆動方法。
  25. 【請求項２５】 請求項２０記載の強誘電体メモリ装置
    の駆動方法において、選択したセルに正の書込電圧或い
    は負の書込み電圧を印加し、夫々、正負に対応して
    “１”或いは“０”を書き込むことによって、ランダム
    アクセスメモリとして動作させることを特徴とする強誘
    電体メモリ装置の駆動方法。
JP7311089A 1995-09-08 1995-11-29 強誘電体メモリ装置及びその駆動方法 Withdrawn JPH09148541A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP7311089A JPH09148541A (ja) 1995-11-29 1995-11-29 強誘電体メモリ装置及びその駆動方法
EP96306404A EP0767464B1 (en) 1995-09-08 1996-09-04 Ferroelectric memory and method of reading out data from the ferroelectric memory
DE69630758T DE69630758T2 (de) 1995-09-08 1996-09-04 Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher
KR1019960038935A KR100216645B1 (ko) 1995-09-08 1996-09-09 강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법
US08/977,664 US6356475B1 (en) 1995-09-08 1997-11-24 Ferroelectric memory and method of reading out data from the ferroelectric memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7311089A JPH09148541A (ja) 1995-11-29 1995-11-29 強誘電体メモリ装置及びその駆動方法

Publications (1)

Publication Number Publication Date
JPH09148541A true JPH09148541A (ja) 1997-06-06

Family

ID=18013005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7311089A Withdrawn JPH09148541A (ja) 1995-09-08 1995-11-29 強誘電体メモリ装置及びその駆動方法

Country Status (1)

Country Link
JP (1) JPH09148541A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151243A (en) * 1998-10-28 2000-11-21 Hyundai Electronics Industries Co., Ltd. Ferroelectric memory device having folded bit line architecture
JP2002289805A (ja) * 2001-03-27 2002-10-04 Yasuo Tarui トランジスタ型強誘電体不揮発性記憶素子
JP2011091395A (ja) * 2002-09-12 2011-05-06 Qs Semiconductor Australia Pty Ltd メモリ・セル

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151243A (en) * 1998-10-28 2000-11-21 Hyundai Electronics Industries Co., Ltd. Ferroelectric memory device having folded bit line architecture
JP2002289805A (ja) * 2001-03-27 2002-10-04 Yasuo Tarui トランジスタ型強誘電体不揮発性記憶素子
JP2011091395A (ja) * 2002-09-12 2011-05-06 Qs Semiconductor Australia Pty Ltd メモリ・セル

Similar Documents

Publication Publication Date Title
US6370056B1 (en) Ferroelectric memory and method of operating same
KR100216645B1 (ko) 강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법
US5303182A (en) Nonvolatile semiconductor memory utilizing a ferroelectric film
US6898105B2 (en) Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device
JP3207227B2 (ja) 不揮発性半導体記憶装置
US5446688A (en) Non-volatile semiconductor memory device
US7167386B2 (en) Ferroelectric memory and operating method therefor
US5768185A (en) Non-volatile semiconductor memory of a metal ferroelectric field effect transistor
JP3698386B2 (ja) データ記憶装置
US20060056225A1 (en) Ferroelectric memory device
US6930906B2 (en) Ferroelectric memory and operating method therefor, and memory device
JPH08335645A (ja) 半導体装置とその制御方法
JPH11176958A (ja) 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ
JPH05267687A (ja) 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法
JP2982692B2 (ja) 不揮発性半導体メモリ装置およびその駆動方法
JPH104148A (ja) 強誘電体メモリ
US6392920B2 (en) Nonvolatile memory and its driving method
KR100478259B1 (ko) 불휘발성 기억 장치 및 그 구동 방법
US20050094457A1 (en) Ferroelectric memory and method of operating same
JP3131340B2 (ja) 強誘電体記憶素子
JPH09148541A (ja) 強誘電体メモリ装置及びその駆動方法
JPH06125066A (ja) 強誘電体不揮発性メモリの使用方法
JP3176114B2 (ja) 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法
JPH0982905A (ja) 強誘電体メモリ装置及びその駆動方法
KR100449070B1 (ko) 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030204