KR100216645B1 - 강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법 - Google Patents

강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법 Download PDF

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Abstract

본 발명은 강유전체 커패시터(31)를 기억 매체로 하는 메로리 셀(29)을 갖는 강유전체 메모리 및 이것으로부터의 데이터 판독방법에 관한 것이다. 이 방법은 (a) 강유전체 커패시터(31)에 서로 역방향의 제1 및 제2의 전계를 인가하여, 이 제1 및 제2의 전계의 변화에 대응하여 유전케 커패시터(31)의 분극을 변경하는 스텝과; (b) 강유전체 커패시터(31)의 분극 변화를 검출하여 메모리 셀(29)에 기억된 데이터를 판독하는 스텝으로 구성된다.

Description

강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법
제1도는 종래의 강자성체 메모리의 1 실시예의 요부를 나타낸 개략도.
제2도 및 제3도는 강자성체 메모리의 메모리 셀에 대한 데이터 기입 시켄스의 설명도.
제4도는 강자성체 메모리의 메모리 셀로부터의 데이터 판독 시켄스를 설명한 파형도.
제5도는 강자성체 메모리의 메모리 셀로부터의 데이터 판독 시켄스의 설명도.
제6도는 본 발명에 의한 강자성체 메모리의 1 실시예의 요부를 나타낸 개략도.
제7도는 제6도에 나타낸 메모리 셀 배열(array)(20), 감지증폭기(sense amplifier) 열(25) 및 열 선택 게이트열(27)의 요부를 나타낸 개략도.
제8도는 제6도에 나타낸 행 디코더(21) 및 워드·플레이트 드라이버(word-and-plate driver)(24)의 요부를 나타낸 개략도.
제9도는 제6도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제1 실시예의 개략도.
제10도는 제9도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제1 실시예의 동작을 설명한 파형도.
제11도는 제6도에 나타낸 플리이트 전극 구동전압 발생회로(23)의 제2 실시예의 개략도.
제12도는 제11도에 나타낸 플리이트 전극 구동전압 발생회로(23)의 제2 실시예의 동작을 설명한 파형도.
제13도는 제6도에 나타낸 플리이트 전극 구동전압 발생회로(23)의 제3 실시예의 개략도.
제14도는 제13도에 나타낸 플리이트 전극 구동전압 발생회로(23)의 제3 실시예의 동작을 설명한 파형도.
제15도 및 제16도는 본 발명에 의한 강유전체 메모리의 1 실시예의 메모리 셀에 대한 데이터 기입 시켄스를 나타낸 설명도.
제17도는 본 발명에 의한 강유전체 메모리의 1 실시예의 메모리 셀로부터의 데이터 판독 시켄스를 나타낸 설명도.
제18(a)도는 제7도에 나타낸 강유전체 커패시터(31)의 분극 P 변화를 나타낸 도면.
제18(b)도는 강유전체 커패시터(31)의 분극 P 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 도면.
제19(a)는 제7도에 나타낸 강유전체 커패시터(31)의 분극 P 변화를 나타낸 도면.
제19(b)도는 강유전체 커패시터(31)의 분극 P 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 도면.
제20도는 본 발명에 의한 강유전체 메모리의 1 실시예에서 데이터의 재기입을 확실히 하는 방법을 설명한 파형도.
제21도는 전압 VH 및 VL의 바람직한 값에 대한 설명도.
제22도는 강유전체 커패시터의 축적전극과 플레이트 전극간에 2번째로 인가되는 전압, 즉 VL-VCC/2와 강유전체 커패시터의 분극 δP 변화, 즉 전극에 나타나는 전하량간의 관계를 나타낸 설명도.
제23도는 전압 VL-VCC/2와 강유전체 커패시터의 분극 δP의 변화간의 관계를 나타낸 설명도.
제24도는 본 발명에 의한 강유전체 메모리의 1 실시예의 메모리 셀로부터의 다른 데이터 판독 시켄스를 설명한 파형도.
제25(a)도는 제7도에 나타낸 강유전체 커패시터(31)의 분극 P의 변화를 나타낸 도면.
제25(b)도는 강유전체 커패시터(31)의 분극 P 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 도면.
제26(a)는 제7도에 나타낸 강유전체 커패시터(31)의 분극 P 변화를 나타낸 도면.
제26(b)는 강유전체 커패시터(31)의 분극 P 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 도면.
제27도는 메모리 셀로부터의 데이터 판독시에 강유전체 커패시터(31)의 플레이트 전극(31b)에 인가되는 바람직한 전압을 나타낸 설명도.
제28도는 본 발명에 의한 강유전체 메모리의 간이 회로 구성도.
제29도는 논리 1 및 0이 각각 기호 a 및 b로 표시되는 정보로 저장되는 강유전체 커패시터의 히스테리시스 특성.
제30도는 판독의 타이임 챠트.
제31(a)도~제31(c)도는 데이터를 제28도에 나타낸 회로의 강유전체 커패시터로부터 판독시의 분극 변화를 나타낸 설명도. 제31(a)도는 플레이트선 전압 VPL변화, 제31(b)도는 강유전체 커패시터로부터 논리 1을 판독시의 분극 변화, 제31(c)도는 강유전체 커패시터로부터 논리 0을 판독시의 분극 변화를 각각 나타낸 설명도.
제32도는 제31(a)도~제31(c)도에서 설명한 동작에서의 각 전압 δVL마다의 비트선용량 CBL에 대한 비트선(BL)의 전압 변화 dVBL의 의존성을 나타낸 설명도.
제33(a)도 및 제33(b)도는 1nF 및 8nF의 비트선용량 CBL에 대한 강유전체 커패시터의 분극 변화를 나타낸 도면. 제33(a)도는 강유전체 커패시터로부터 논리 1을 판독한 경우, 제33(b)도는 강유전체 커패시터로부터 논리 0을 판독한 경우를 각각 나타낸 도면.
제34도는 전압 δVH가 2.65V인 경우의 비트선용량 CBL에 대한 비트선(BL)의 전압 변화 dVBL의 의존성을 나타낸 설명도.
제35(a)도~제35(c)도는 제34도에 나타낸 조건하에서의 강유전체 커패시터의 분극 변화를 나타낸 설명도. 제35(a)도는 플레이트선 전압 VPL변화, 제35(b)도는 강유전체 커패시터로부터 논리 1을 판독시의 분극 변화, 제35(c)도는 강유전체 커패시터로부터 논리 0을 판독시의 분극 변화를 각각 나타낸 설명도.
제36(a)도 및 제36(b)도는 각각 내부강압 전원변화기 및 내부승압 전원변환기의 구성례를 나타낸 도면.
제37도는 강유전체 커패시터의 분극의 히스테리시스특성.
제38도는 종래의 더미 셀을 사용한 강유전체 메모리의 구성례를 나타낸 도면.
제39도는 제38도에 나타낸 강유전체 메모리의 각 선의 전압 변위를 나타낸 도면.
제40도는 플레이트선(PL 또는 DPL)의 구동전압과 비트선(BL 또는 /BL)의 전압간의 일반적 관계를 나타낸 도면, 단 플레이트선(PL, DPL)에는 구동전압이 제39도의 단위함수와 같이 공급된다.
제41도는 강유전체 커패시터의 반전피로특성.
제42도는 플레이트선(PL 또는 DPL)에 구형 펄스와 같은 구동전압이 공급된 경우의 플레이트선(PL 또는 DPL)의 구동전압과 비트선 전압(BL 또는 /BL)간의 일반적 관계를 나타낸 도면.
제43도는 본 발명에 의한 더미 셀을 사용한 강유전체 메모리의 구성례를 나타낸 도면.
제44(a)도는 종래의 반도체 박막 레지스터를 사용한 강유전체 메모리 셀의 단면도.
제44(b)도는 제44(a)도에 나타낸 강유전체 메모리 장치의 개략도.
제45(a)도는 종래의 1Tr형 MFS-FET(금속 강유전성 반도체 FET)로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도.
제45(b)도는 제45(a)도에 나타낸 종래의 강유전체 메모리 장치의 개략도.
제46(a)도는 MFIS(금속강유전성 절연체 반도체)형 강유전체 메모리의 단면 도.
제46(b)도는 MFMIS(금속강유전성 금속절연체 반도체)형 강유전체 메모리의 단면도.
제47(a)도는 종래의 강유전체 박막과 워드선간에 2단자 스위치 소자가 형성된 강유전체 메모리의 단면도.
제47(b)도는 제47(a)도에 나타낸 강유전체 메모리의 개략도.
제48(a)는 종래의 게이트제어 다이오드 혼합형 DRAM(Dynamic Random Access Memory) 메모리 셀의 단면도.
제48(b)는 제48(a)도에 나타낸 종래의 게이트제어 다이오드 혼합형 DRAM의 구성도.
제49는 본 발명에 의한 강유전체 메모리 장치의 동작 원리를 설명하기 위한 간이 구성례의 단면도.
제50(a)도는 본 발명에 의한 제1 실시에의 종형 양극성 트랜지스터 구조를 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제50(b)도는 제50(a)에 나타낸 메모리 셀의 동작 특성을 나타낸 도면.
제50(c)는 강유전체 박막에 인가된 전계의 분극 변화를 나타낸 설명도.
제51도는 제50(a)도에 나타낸 메모리 셀을 사용한 메모리 매트릭스의 회로 구성을 나타낸 설명도.
제52도는 본 발명에 의한 제2 실시예의 종형 양극성 트랜지스터 구조를 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제53도는 본 발명에 의한 제3 실시예의 강유전체 메모리 셀의 단면도.
제54(a)도 및 제54(b)도는 제50(a)도.
제52도 및 제53도에 나타낸 제1~제3 실시예의 강유전체 메모리 장치에 관한 문제점을 나타낸 설명도.
제55도는 제4 실시예의 2단자 스위치 소자로서 MIN 소자를 사용한 강유전체 메로리 장치의 단면도.
제56(a)는 종래의 1Tr형 MFS-FET(금속 강유전성 반도체 FET)로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도.
제56(b)도는 제56(a)에 나타낸 종래의 강유전체 메모리 장치의 개략도제57(a)는 MFIS(금속강유전성 절연체 반도체)형 강유전체 메모리의 단면도.
제57(b)도는 MFMIS(금속강유전성 금속절연체 반도체)형 강유전체 메모리의 단면도.
제58도는 본 발명에 의한 강유전체 메모리 장치의 동작원리를 설명하기 위한 간이 구성례의 단면도.
제59(a)는 본 발명에 의한 제1 실시예의 신호선 기입용의 공통 웰영역을 갖는 강유전체 메모리 장치의 메모리 셀 구조의 단면도.
제59(b)도는 제59(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도.
제60(a) 및 제60(b)도는 제59(a)도에 나타낸 제1 실시예의 강유전체 메모리 셀의 동작 특성을 나타낸 설명도.
제61(a)도는 본 발명에 의한 제2 실시예의 독립된 섬형상 웰영역(individual island shaped well region)을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제61(b)도는 제61(a)도에 나타낸 강유전체 메모리 셀 패턴의 상면도.
제62(a)도는 본 발명에 의한 제3 실시예의 역류방지 다이오드(backward blocking diode)를 갖는 평상시 ON형 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제62(b)도는 제62(a)도에 나타낸 강유전체 메모리 장치의 간이 개략도.
제63(a)도는 본 발명에 의한 제4 실시예의 반막 반도체층을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제63(b)도는 제63(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도.
제64(a)도 및 제64(b)도는 제63(a)도에 나타낸 제4 실시예의 강유전체 메모리 셀의 동작 특성을 나타낸 설명도.
제65(a)는 본 발명에 의한 강유전체 메모리 장치의 제4 실시예의 변형례에서 주변 회로를 구성하는 n 채널형 메모리 셀과 박막 트랜지스터(TFT)의 단면도.
제65(b)는 제65(a)에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도.
제66(a)는 본 발명에 의한 제5 실시예의 역류방지 다이오드가 박막 반도체층에 형성된 평상시 ON형 강유전체 메모리 장치의 메모리 셀 구조의 단면도.
제66(b)도는 제66(a)도에 나타낸 강유전체 메모리 셀의 간이 개략도.
제67(a)도는 종래의 1Tr형 MFS-FET(금속 강유전성 반도체 FET)로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도.
제67(b)도는 제56(a)도에 나타낸 종래의 강유전체 메모리 장치의 개략도.
제68(a)는 종래의 1Tr형 MFS-FET 구성의 메모리 셀을 갖는 다른 강유전체 메모리 장치의 단면도.
제68(b)도 및 제68(c)도는 제68(a)도에 나타낸 종래의 강유전체 메모리 장치의 구동 방법을 설명한 개략도.
제69(a)도는 종래의 MFMIS(금속강유전성 금속절연체 반도체)형 강유전체 메모리 셀의 단면도.
제69(b)도는 제69(a)에 나타낸 종래의 MFMIS형 강유전체 메모리 셀의 구동 방법을 설명한 개략도.
제70(a)도는 공통 웰영역을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도.
제70(b)도는 제70(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도.
제71(a)는 종래의 강유전체 박막과 워드선간에 2단자 스위치 소자가 형성된 강유전체 메모리의 단면도.
제71(b)도는 제71(a)도에 나타낸 강유전체 메모리의 개략도.
제72도는 본 발명에 의한 강유전체 메모리 장치의 동작원리를 설명하기 위한 간이 구성례의 단면도.
제73(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제1 실시예의 메모리 셀구조의 단면도.
제73(b)도는 제73(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도.
제74(a)도 및 제74(b)도는 제73(a)도에 나타낸 제1 실시예의 강유전체 메모리 셀의 동작 특성을 나타낸 설명도.
제75(a)도 및 제75(b)도는 제73(a)도에 나타낸 제1실시예의 강유전체 메모리 장치의 기입동작을 나타낸 설명도.
제76(a)도 및 제76(b)도는 제73(a)도에 나타낸 제1 실시예의 강유전체 메모리 장치의 판독동작을 나타낸 설명도.
제77(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제2 실시예의 메모리 셀구조의 단면도.
제77(b)도는 제77(a)도에 나타낸 강유전체 메모리 셀 패턴의 상면도.
제78(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치에서 박막 반도체층을 사용한 제3 실시예의 메모리 셀구조의 단면도.
제78(b)도는 제78(a)에 나타낸 강유전체 메모리 장치의 간이 개략도.
제79(a)도 및 제79(b)도는 제73(a)도, 제77(a)도 및 제78(a)에 나타낸 제3의 최적 강유전체 메모리 장치의 제1~제3 실시예에 관한 문제점을 나타낸 설명도.
제80도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치에서 2단자 스위치 소자로서 MIM 소자를 사용한 제4 실시예의 메모리 셀구조의 단면도.
제81도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제5 실시예의 메로리 셀구조의 단면도.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 강유전체 및 강유전체 메모리부터의 데이터 판독방법에 관한 것이며, 특히 Pb(Zr, Ti)O3등의 강유전체를 사용하여 형성된 강유전체 커패시터를 기억배체로 하는 메모리 셀을 갖춘 강유전체 메모리에 관한 것이다.
본 발명은 또한 데이터 판정시의 신호 마진을 증가시키면서 안정된 판독 동작을 할 수 있는 강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독 방법을 지향한 것이다.
Pb(Zr, Ti)O3등의 강유전체로 형성된 강유전체 커패시터를 사용한 반도체 메모리는 불휘발성이며, 기입 및 판독속도가 DRAM과 거의 동등한 특징을 갖는다. 따라서 강유전체 메모리의 수요는 크게 증대할 것으로 예상된다.
강유전체 메모리의 동작 방식에 관해서는 수종류의 방식이 알려져 있으며, 이들 방식은 예를 들어 미국 특허 제4,873,664호(Ramtron), 일본국 특공평 7-13877호(도시바)등에 개시되어 있다. 이들 방식에서는 강유전체 커패시터에 전압을 인가해서, 강유전체 커패시터의 분극의 반전에 의해 데이터를 판별한다.
메모리 셀을 1개의 트랜지스터와 1개의 커패시터로 구성했을 경우에는 분극이 반전했는가의 여부를 판별하기 위해 중간의 부하(또는 전압)를 발생하는 참조회로(더미셀)를 강유전체 커패시터로 구성할 필요가 있다.
그러나 이 참조회로의 특성은 강유전체막의 공정상의 산포(process dispersion)나 반전 피로에 의해 변화하개 쉬워진다. 따라서 신호 마진이 감소하여, 안정된 판독 동작을 할 수 없는 문제가 있다.
다음에 상술한 종래의 강유전체 메모리의 동작을 상세히 설명한다.
제1도는 종래의 강유전체 메모리의 1 실시예의 요부를 나타낸 개략도이다. 제1도에 나타낸 강유전체 메모리는 강유전체 커패시터(3, 4)를 갖춘 메모리 셀(1, 2) 및 전송게이트를 형성하는 트랜지스터(5, 6)를 구비한다. 이 트랜지스터(5, 6)은 소위 셀 트랜지스터이다.
제1도에서 기호 WL0, WL1은 메모리 셀을 선택하기 위한 워드선, PL0, PL1은 선택된 메모리 셀의 강유전체 커패시터의 플레이트 전극을 구동하기 위한 플레이트선을 표시한다.
제1도에 나타낸 강유전체 메모리는 전극을 대향 면적이 강유전체 커패시터(3, 4)의 절반인 강유전체 커패시터(9, 10)를 갖춘 더미 셀(7, 8) 및 셀 트랜지스터(11, 12)를 더 구비한다. 이 실시예에서 강유전체 커패시터(9, 10)에는 논리 1이 기입된다.
제1도에서 기호 DWL0, DWL1은 더미 셀을 선택하기 위한 워드선, 기호 DPL0, DPL1은 선택된 더이셀의 강유전체 커패시터의 플레이트 전극을 구동하기 위한 플레이트선을 표시한다.
그리고, 기호 BL, /BL은 데이터선(데이터 전송선)을 형성하는 비트선을 표시하고, 또한 강유전체 메모리는 데이터 판독시의 비트선(BL)과 비트선(/BL)간의 전압차를 중폭하여, 선택된 메모리로부터 판독된 데이터를 검출하는 감지 증폭기를 더 구비한다.
제2도 및 제3도는 강유전체 메모리의 메모리 셀에 대한 데이터 기입 시켄스를 나타낸 설명도이다. 이들 도면에는 메모리 셀(1)에 대한 데이터 기입 시켄스가 예시되어 있다. 횡축을 비트선(BL)과 플레이트선(PL0)간의 전압, 즉 비트선(BL)의 접지전압 VBL-플레이트선(PL0)의 접지전압 VPLO을 표시한다. 종축은 강유전체 커패시터(3)의 분극 P를 표시한다.
예를 들어, 메모리 셀(1)에 논리 1을 기입할 경우에는 플레이트선(PL0)의 전압 VPLO을 0V로 하여, 셀 트랜지스터(5)를 도통상태로 한다. 이와 같은 조건하에서는 비트선(BL)의 전압 VBL은 0V→VCC→0V로 변환한다.
상기의 시켄스에서 강유전체 커패시터(3)의 분극 P 상태는 제2도에 나타낸 바와 같이 a점→b점→c점으로 변화한다. c점에서 강유전체 커패시터(3)의 분극 P는 정의 분극Ps가 된다. 그 결과 강유전체 커패시터(3)에는 논리 1이 기억된다. b점→c점→d점→e점→b점의 폐곡선은 히스테리시스 루프를 표시한다.
한편, 메모리 셀(1)에 논리 0을 기입할 경우에는 비트선(BL)의 전압 VBL을 0V로하여, 셀 트랜지스터(5)를 도통상태로 한다. 이와 같은 조건하에서 플레이트선(PL0)의 전압 VpL0은 0V→VCC→0V로 변화한다.
상기의 시켄스에서 강유전체 커패시터(3)의 축적전극(3A)의 플레이트전극(3B)에 대한 전압은 0V→VCC→0V로 변환한다. 강유전체 커패시터(3)의 분극 P 상태는 제3도에 나타낸 바와 같이 a점→d점→e점으로 변화한다. e점에서 강유전체 커패시터(3)의 분극 P는 부의 분극 -Ps가 된다.
그 결과 강유전체 커패시터(3)에는 논리 1이 기억된다.
제4도는 강유전체 메모리의 메모리 셀로부터의 데이터 판독 시켄스를 설명하는 파형도이다. 이 도면에는 메모리 셀(1)로부터의 데이터 판독 시켄스가 예시되어 있다. 파형 A는 워드선(WL0, DWL0)의 전압 변화, 파형 B는 플레이트선(PL0, DPL0)의 전압 변화, 파형 C는 비트선(BL)의 전압 변화를 표시한다. 제5도는 강유전체 메모리의 메로리 셀로부터의 데이터 판독 시켄스를 나타낸 설명도이다.
메모리 셀(1)로부터 데이터가 판독되면 비트선(BL, /BL)은 0V가 되고, 워드선(WL0, DWL0)은 VCC + VTH(셀 트랜지스터의 임계치)로 상승되어 셀 트랜지스터(5, 11)를 도통 상태로 한다. 또한 플레이트선(PL0, DPL0)은 VCC로 상승된다.
이 때에, 예를 들어 강유전체 커패시터(3)에 논리 1이 미리 기입되어 있으면 강유전체 커패시터(3)의 분극 P은 제5도에 나타낸 바와 같이 c점→K1로 변화한다. 이 경우에는 비트선(BL)의 전압 VBL과 강유전체 커패시터(3)의 축적전극(3A)의 전압이 같아지는 양의 전하 δQ1이 강유전체 커패시터(3)로부터 비트선(BL)에 공급된다. 그 결과 비트선(BL)의 전압 VBL은 제4도에 나타낸 바와 같이 0V로부터 VIV로 상승된다.
한편, 예를 들어 강유전체 커패시터(3)에 논리 1이 미리 기입되어 있으면 강유전체 커패시터(3)의 분극 P은 제5도에 나타낸 바와 같이 e점→K2로 변화한다. 이 경우에는 비트선(BL)의 전압 VBL과 강유전체 커패시터(3)의 축적전극(3A)의 전압이 같아지는 양의 전하 δQ2가 강유전체 커패시터(3)로부터 비트선(BL)에 공급된다. 그 결과 비트선(BL)의 전압 VBL은 제4도에 나타낸 바와 같이 0V로부터 V2V로 상승된다.
더미 셀(7)내의 강유전체 커패시터(9)의 전극의 대향 면적은 메모리 셀(1)내의 강유전체 커패시터(3)의 절반이고 강유전체 커패시터(9)에는 초기 조건으로서 논리 1이 기입되어 있으므로, 비트선(/BL)의 전압 V/BL은 V1과 V2간의 중간 값이 된다. 이 중간 값은 기준전압(더미 셀의 기능으로 작용)이 된다.
따라서 강유전체 커패시터(3)에 논리 1이 미리 기입되어 있을 경우에는 비트선(BL)의 전압 VBL(=V1)은 비트선(/BL)의 전압 V/BL보다 크므로, 감지 증폭기(13)는 비트선(BL)의 전압 VBL을 전압 VCC로 상승하고, 비트선(/BL)의 전압V/BL을 0V로 하강한다.
반면에 강유전체 커패시터(3)에 논리 0이 미리 기입되어 있을 경우에는 비트선(BL)의 전압 VBL(=V2)은 비트선(/BL)의 전압 V/BL보다 적으므로, 감지 증폭기(13)는 비트선(BL)의 전압 VBL을 전압 0V로 하강하고, 비트선(/BL)의 전압V/BL을 VCC로 상승한다.
이렇게 하여 더미 셀(7)을 비트선에 접속된 모든 메모리 셀의 기준전압을 위해 사용한다. 따라서 상술한 강유전체 메모리에서는 더미 셀(7)은 접속된 임의의 메모리 셀, 예를 들어 메모리 셀(1)이 선택될 때마다 구동된다. 더미 셀(8)은 비트선(/BL)에 접속된 임의의 메모리 셀, 예를 들어 메모리 셀(2)이 선택될 때마다 더미 셀(7)이 구동된다.
따라서 더미 셀(7, 8)의 강유전체 커패시터(9, 10)의 반전으로 인한 피로(이후 반전 피로라 한다)는 강유전체 커패시터(3, 4) 등의 통상적이 메모리 셀의 강유전체 커패시터의 경우에 비해 증대한다. 이와 같이 메모리 셀의 특성이 변화하여, 판독 마진이 감소한다.
반전 피로로 인한 특성 변화를 고려에 넣고 더미 셀을 설계하기는 곤란하다. 따라서 제1도에 나타낸 종래의 강유전체 메모리을 장기간에 걸쳐 동작시키는 데는 문제가 있다.
강유전체 커패시터(9, 10)의 전극의 대향 면적이 메모리 셀(3, 4)의 2배가 되고, 강유전체 커패시터(9, 10)에 논리 0이 기입된 다른 종류의 강유전체 메모리도 있다. 그러나 이 강유전체 메모리도 또한 제1도에 나타낸 강유전체 메모리와 같은 문제가 존재한다.
다음에 상기 일본국 특공평 7-13877호에 개시된 강유전체 메모리의 동작방법에 대해 설명한다. 이 강유전체 메모리는 일본 EIC Electonics Society, C-509, 1995의 Vcc/2 공통 플레이트를 가능케 하는 불휘발성 강유전체 메모리의 동작 방식의 제안에도 개시되어 있다.
제안된 강유전체 메모리는 커패시터에 강유전체 박막을 사용한 DRAM과 유사한 셀 구성을 갖는다. 이 강유전체 메모리는 통상의 동작 상태에서는 DRAM 모드로서 동작하여, 전원이 OFF 상태에서는 강유전체 커패시터의 잔류 분극에 의해 정보를 기억하고, 전원을 공급할 때는 그 정보를 판독한다. 따라서 강유전체 메모리는 불휘발성 메모리로서 동작한다.
다음에 상술한 강유전체 메모리에 대해 상세하게 설명한다.
강유전체 메모리가 DRAM 모드로서 동작할 때는 데이터는 케패시터의 잔류 분극이 아니고, 선형 용량으로 축적되는 전하에 의해 기억된다. 이 때에 플레이트 전위는 Vcc/2로 고정되고, 축적 노드의 전위는 데이터에 따라 Vcc 또는 0V가 된다. 이 경우에 강유전체 메모리가 DRAM 모드로서 동작할 때는 새로운 동작을 필요로 한다.
이어서 전원을 OFF하면 데이터는 강유전체 커패시터의 잔류 분극으로서 보존된다.
또한 전원을 공급하면 잔류 분극은 축적 전하로 변환된다. 따라서 FRAM 모드에서 모든 메모리 셀의 판독동작이 끝난 뒤에 메모리는 DRAM 모드로 설정된다.
이 경우에 플레이트 전위는 Vcc/2로 설정되어, 비트선은 0V로 예비충전(precharge)된다. 도한 워드선이 선택되고, 선택된 워드선의 전위는 상승한다. 비트선이 커패시터에 접속되면 비트선의 전위는 0V로부터 상승한다. 그러나 상승폭은 분극 반전의 방향에 따라 다르므로, 그 차에 따라 데이터가 판별된다. 이렇게 하여 모든 메모리 셀의 데이터를 판독한 뒤에는 강유전체 메모리는 DRAM 모드로 설정된다.
그러나 일본국 특공평 7-13877호에 개시된 강유전체 메모리에도 문제가 있다. Ramtron 방식과는 달리, 강유전체 메모리로부터 데이터를 판독할 때에 플레이트선을 구동하는 대신에 비트선의 전위를 변화시킨다. 이 경우에도 분극 반전의 발생 여부를 판별하기 위하여 기준전압을 발생하는 더미 셀이 필요하다.
따라서 더미 셀의 특성이 판독동작의 신뢰성에 영향을 미친다. 특히 커패시터에 인가되는 전압이 DRAM 모드의 호환성을 위해 Vcc/2와 같이 적으로므로, 신호전압이 적어져서, 판독 오차가 용이하게 발생하는 문제가 있다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 목적은 강유전체 메모리 및 강유전체 메모리로부터의 데이터 판독방법을 제공하는 데 있다. 이 강유전체 메모리는 종래의 강유전체 메모리에서 메모리 셀로부터의 데이터 판독을 검출하기 위해 사용하였던 더미 셀을 필요로 하지 않는다. 또한 강유전체 메모리의 안정된 동작을 장기간에 걸쳐 확보할 수가 있다.
본 발명의 다른 목적은 더미 셀을 사용한 강유전체 메모리 및 더미 셀을 사용한 강유전체 메모리로부터의 데이터 판독방법을 제공하는 데 있다. 더미 셀을 사용한 강유전체 메로리에서도 더미 셀을 피로를 저감시키고, 안정된 동작을 장기간에 걸쳐 달성할 수가 있다.
이렇게 하여 상술한 문제점을 해결할 수가 있다.
[발명의 구성 및 작용]
상기의 목적은 강유전체 커패시터를 기억매체로서 사용한 메모리 셀을 갖는 강유전체 메모리로부터의 데이터 판독방법에 의해 달성할 수 있으며, 상기 방법은 (a) 방향이 반대인 제1 및 제2의 전계를 강유전체 커패시터에 순차적으로 인가하여, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터의 분극을 변경하고; (b) 상기 강유전체 커패시터의 분극의 변화를 검출함으로써 메모리 셀에 기억되어 있는 데이터를 판독하는 스텝으로 된다.
상기의 목적은 또한 비트선에 접속된 제1의 전하 입출력단과 제2의 전하 입출력단을 갖는 전송 게이트와, 상기 제2의 전하 입출력단에 접속된 제1의 전극과 구동 전압선에 접속된 제2의 전극을 갖는 강유전체 커패시터를 구비한 메모리 셀을 갖춘 강유전체 메모리로부터의 데이터 판독방법에 의해 달성할 수 있으며, 상기 방법은 (a) 전송게이트를 비도통 상태로 제어하고; (b) 데이터선을 예비 충전하고; (c) 전송게이트를 도통상태로 제어하고; (d) 상기 구동전압선을 통해 상기 강유전체 커패시터의 제2의 전극에 구동전압을 인가하여 방향이 반대인 제1 및 제2의 전게를 상기 강유전체 커패시터에 순차적으로 인가함으로써, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터이 분극을 변경하고; (e) 상기 메모리 셀에 기억되어 있는 데이터를 판독하여 상기 데이터선으로 출력하는 스텝으로 된다.
상술한 강유전체 메모리로부터의 데이터 판독방법에 의하면 메모리 셀로부터 판독한 데이터는, 예를 들어 비트선을 전압 VCC(전원전압)/2로 예비충전하는 방식을 사용한 다이나믹 랜덤 액세스 메모리(DRAM)의 경우와 같은 방법으로 검출한다. 따라서 본 발명에 의한 방법은 더미 셀을 필요로 하지 않는다.
상기의 목적은 강유전체 커패시터를 기억매체로서 사용한 메모리 셀로 구성된 강유전체 메모리에 의해 달성할 수 있으며, 상기 메모리 셀을 방향이 반대인 제1 및 제2의 전계를 상기 강유전체 커패시터에 인가하여, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터의 분극을 변화시키는 인가부와; 상기 강유전체 커패시터의 분극의 변화를 검출함으로써 상기 메모리 셀에 기억되어 있는 데이터를 판독하는 판독부를 갖춘다.
상기의 목적은 또한 메모리 셀로 구성된 강유전체 메모리에 의해 달성할 수 있으며, 상기 메모리 셀은 비트선에 접속된 제1의 전하 입출력단과 제2의 전하 입출력단을 갖는 전송게이트와; 상기 제2의 전하 입출력단에 접속된 제1의 전극과 구동전압선에 접속된 제2의 전극을 갖는 강유전체 커패시터와; 데이터선을 예비충전하는 예비 충전부와; 구동전압선을 통해 구동전압을 상기 강유전체 커패시터의 상기 제2의 전극에 인가하여 방향이 반대인 제1 및 제2의 전계를 상기 강유전체 커패시터에 순차적으로 인가함으로써, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터의 분극을 변화시키는 구동전압 인가부를 포함하며, 상기 구동전압 인가부는 상기 전송게이트가 비도통상태로 제어되고, 상기 데이터선이 상기 예비 충전부에 의해 예비 충전된 다음, 상기 전송 게이트가 도통상태로 제어된 과정 후에 구동전압을 인가하며; 상기 메모리 셀에 기억되어 있는 데이터는 상기 전송게이트가 비도통 상태로 제어되고, 상기 데이터선이 상기 예비 충번부에 의해 예비 충전된 다음, 상기 전송게이트가 도통상태로 제어 처리된 후에 상기 제1 및 제2의 전계를 상기 강유전체 커패시터에 순차적으로 인가함으로써 판독되어 상기 데이터 선으로 출력된다.
상술한 강유전체 메모리에 의하면 메모리 셀로부터 판독한 데이터는, 예를 들어 비트선을 전압 VCC/2로 예비 충전하는 방식을 사용한 다이나믹 랜덤 액세스 메모리(DRAM)의 경우와 같은 방법으로 검출한다. 따라서 본 발명에 의한 강유전체 메모리는 더미 셀을 필요로 하지 않는다.
상기의 목적은 또한 상술한 방법 및 상술한 강유전체 메모리에 의해 달성할 수 있으며, 상기 데이터선은 기생용량(parasitic capacitance)CBL을 가지며, 상기 기생용량 CBL은 논리 1 및 논리 0을 판독할 때 상기 데이터선에 발생하는 전압차가 거의 최대가 되는 값 CBL과 동등 이하가 되게 설정된다.
상기의 목적은 또한 상술한 방법 및 상술한 강유전체 메모리에 의해 달성할 수 있으며, 상기 제1 및 제2의 전계중의 하나는 중간 전원 전압보다 크고, 상기 데이터를 판독할 때 상기 데이터선에 발생하는 전압은 상기 제1 및 제2의 전계중의 하나가 중간 전원전압과 거의 같을 경우에 비해 증가한다.
상술한 강유전체 메모리에 의하여 비트선의 용량과 강유전체 커패시터의 용량의 비를 적절히 조정하고, 플레이트선의 구동 전압을 상승시켜서 비트선의 판독 신호를 보다 크게 발생시킨다. 따라서 장기간에 걸쳐 안정된 상태로 동작할 수 있는 메모리 장치가 제공된다.
상기의 목적은 또한 강유전체 커패시터를 기억 매체로서 사용한 강 메모리 셀과 강유전체 커패시터를 사용한 더미 셀을 가지며, 상기 데이터는 상기 메모리 셀의 상기 강유전체 커패시터의 방향에 대응하여 상기 강유전체 메모리에 기입되는 강유전체 메모리로부터의 데이터 판독방법에 의해 달성할 수 있으며, 상기 방법은 (a) 데이터선(BL, /BL)을 접지전위로 예비 충전하고; (b) 상기 메모리 셀의 강유전체 커패시터에 제1의 구동전압을 인가하고; (c) 상기 메모리 셀에 기억되어 있는 상기 데이터에 대응하여 데이터선에 제1 및 제2의 전압중의 하나를 발생시키고; (d) 상기 더미 셀의 상기 강유전체 커패시터에 상기 제1의 구동전압보다 낮은 제2의 구동전압을 인가하고; (e) 상기 기준전압에 의거해서 스텝(c)에 발생된 상기 제1 및 제2의 전압을 판별하여 상기 데이터를 판독하는 스텝으로 된다.
상기의 목적은 또한 강유전체 커패시터를 기억매체로서 사용한 강 메모리 셀과 강유전체 커패시터를 사용한 더미 셀을 가지며, 상기 데이터는 상기 메모리 셀의 상기 강유전체 커패시터의 방향에 대응하여 상기 강유전체 메모리에 기입되며, 상기 데이터가 판독될 때는 상기 데이터에 대응하여 데이터선에 제1 및 제2의 전압중의 하나가 공급되는 강유전체 메모리에 의해 달성할 수 있으며, 상기 강유전체 메모리는 상기 메모리 셀의 상기 강유전체 커패시터에 제1의 구동전압을 인가하는 제1의 회로와; 상기 더미 셀의 상기 강유전체 커패시터에 상기 제1의 구동전압보다 낮은 제2의 구동전압을 인가하여 기준전압을 발생시키는 제2의 회로와; 상기 데이터가 판독될 때는 상기 기준전압에 의거해서 공급된 상기 제1 및 제2의 전압을 판별하여 상기 데이터를 판독하는 제3의 회로로 구성된다.
본 발명에 의한 더미 셀을 사용한 상술한 강유전체 메모리에 의하면 더미셀의 강유전체 커패시터의 구동전압을 메모리 셀의 강유전체 커패시터보다 낮게 설정한다. 따라서, 더미 셀의 반전 피로가 저감되어 장기간에 걸쳐 안정된 데이터의 기입 및 판독 동작을 기대할 수가 있다.
상기의 목적은 또한 강유전체 커패시터를 갖는 비휘발성 강유전체 메모리로서, 상기 비휘발성 강유전체 메모리는 통상 동작중에는 거의 DRAM 모드로 동작하며, 전원이 OFF 상태에서는 상기 강유전체 커패시터의 잔류 분극에 의해 데이터를 보존하는 비휘발성 강유전체 메모리로부터의 데이터 판독방법에 의해 달성할 수 있으며, 상기 방법은 (a) 전원이 공급되면 플레이트 전극과 비트선의 전위를 전원전압(Vcc)의 거의 절반으로 설정하고; (b) 상기 플레이트 전극의 상기 전위를, Vα 및 Vβ를 각각 제1 및 제2의 소정 전압이라 할 때, 순차적으로 Vcc/2→(Vcc/2+Vα)→(Vcc-Vβ)→Vcc/2로 인가하는 스텝으로 되는 것을 특징으로 하며; 상기 전원이 공급되면 모든 메모리 셀내의 상기 데이터의 축적상태가 상기 잔류 분극으로부터 DRAM 모드로 정보를 보존하고 축적 전하로 변환된다.
상기의 목적은 또한 강유전체 커패시터를 갖는 비휘발성 강유전체 메모리로서, 상기 비휘발성 강유전체 메모리는 통상 동작중에는 거의 DRAM 모드로 동작하며, 전원이 OFF 상태에서는 상기 강유전체 커패시터의 잔류 분극에 의해 데이터를 보존하는 비휘발성 강유전체 메모리에 의해 달성할 수 있으며, 상기 메모리는 전원이 공급되면 플레이트 전극과 비트선의 전위를 전원전압(Vcc)의 거의 절반으로 설정하는 제1의 전압설정부와; 상기 플레이트 전극의 상기 전위를, Vα 및 Vβ를 각각 제1 및 제2의 소정 전압이라 할 때, 순차적으로 Vcc/2→(Vcc/2+Vα)→(Vcc-Vβ)→Vcc/2로 인가하는 제2의 전압설정부로 되는 것을 특징으로 하며; 상기 전원이 공급되면 모든 메모리 셀내의 상기 데이터의 축적상태가 상기 잔류 분극으로부터 DRAM 모드로 정보를 보존하는 축적 전하로 변환된다.
본 발명에 의한 상술한 비휘발성 강유전체 메모리로부터의 데이터 판독방법과 비휘발성 강유전체 메모리에 의하면 전원이 공급되면 모든 메모리 셀의 잔류 분극이 축적 전하로 변환됨으로써 데이터의 재현동작이 실행된다. 따라서 더미 셀의 특성에 관계없이 안정된 데이터의 판독 및 재기입 동작이 실행 할 수가 있다.
본 발명의 기타 목적과 상기 이외의 특징에 대해서는 도면을 참조한 다음의 상세한 설명으로 명백해질 것이다.
[실시예]
우선 본 발명에 의한 강유전체 메모리의 실시예를 설명한다. 제6도는 본 발명에 의한 강유전체 메모리의 1 실시예의 요부를 나타낸 개략도이다. 제6도의 강유전체 메모리는 복수의 메모리 셀이 배열된 메로리 셀 어레이(20)와 행 어드레스 신호를 디코드하여 행을 선택하는 행 디코더(21)를 구비한다.
이 메모리에는 워드선을 구동하는 워드선 구동전압 φWL을 발생하는 워드선 구동전압 발생회로(22)와 강유전체 커패시터의 플레이트 전극을 구동하는 플레이트 전극 구동전압 φPL을 발생하는 플레이트 전극 구동전압 발생회로(23)가 더 형성되어 있다. 강유전체 커패시터의 플레이트 전극은 메모리 셀을 구성한다.
또한 메모리에는 행에 대응하여 워드 및 플레이트가 배열된 워드·플레이트 드라이버열(24)이 형성되어 있다. 각 워드·플레이트 드라이버는 행에 대응하는 워드선 및 플레이트선에 각각 워드선 구동전압 φWL 및 플레이트 전극 구동전압 φPL을 공급한다.
또 감지증폭기가 배열된 감지증폭기열(25)이 형성되어 있으며, 각 감지증폭기는 선택된 메모리 셀로부터 판독된 데이터를 검출한다.
강유전체 메모리는 열 어드레스 신호를 디코드하여 열선택 신호를 발생하는 열 검출기(26)와 복수의 열선택 게이트가 배열된 열선택 게이트 열(27)을 더 구비한다. 이 열선택 게이트는 열 디코더(26)으로부터 발생된 열선택 신호에 의거해서 열을 선택한다.
제7도는 제6도에 나타낸 메모리 셀 배열(array)(20), 감지증폭기열(25) 및 열선택 게이트열(27)의 요부를 나타낸 개략도이다.
제7도에서 메모리 셀 어레이(20)는 기억매체를 구성하는 강유전체 커패시터(31, 32)와 전송게이트를 구성하는 nMOS 트랜지스터에 의해 형성된 셀 트랜지스터(33, 34)를 갖는 메모리 셀(29, 30)을 구비한다.
부호 WL0 및 WL1은 메모리 셀을 선택하는 워드선을, 부호 PL0 및 PL1은 선택된 메모리 셀의 강유전체 커패시터의 플레이트 전극을 구동하는 플레이트선을, 부호 BL 및 /BL은 데이터선(데이터 전송선)을 구성하는 비트선을 각각 표시한다.
이 메모리 셀 어레이(20)는 비트선(BL, /BL)을 예비 충전하는 예비 충전회로(35)를 더 구비한다. 예비 충전회로(35)는 예비 충전전압 VPR이 되는 VCC(전원전압)/2를 공급하는 예비 전압선(36), 예비 충전 제어신호 φPR를 전송하는 예비 충전 제어신호선(37) 및 상기 예비충전 제어신호 φPR에 의거해서 도통상태(이하 ON이라 한다) 또는 비도통상태(이하 OFF라 한다)가 되게 제어되는 nMOS 트랜지스터(38~40)를 갖는다.
감지증폭기(25)열은 감기증폭기(43)를 구비한다. 감지증폭기(43)는 감지증폭기 구동전압 φP를 공급하는 감지증폭기 구동전압선(41), 감지증폭기 구동전압 φN을 공급하는 감지증폭기 구동전압선(42), pMOS 트랜지스터(44, 45), nMOS 트랜지스터(46, 47)를 갖는다.
열선택 게이트열(27)은 열선택 게이트(48)를 구비한다. 열선택 게이트(48)는 열선택 신호 CL에 따라 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(49, 50)를 갖는다. 기호 IO, /IO는 복수의 열에 공통으로 사용되는 입력 및 출력 버스를 표시한다.
제8도는 행 디코더(21)와 워드·플레이트 드라이버(24)의 요부를 나타낸 개략도이다.
제8도에서 행 디코더(21)는 열어드레스 신호 Xi, Xj, Xk를 디코드하여 워드선(WLm) 및 플레이트선(PLm)을 선택하는 다이나믹형 NAND회로(52)를 구비한다. NAND회로(52)는 리세트 신호 PR에 의해 ON 또는 OFF가 되게 제어되는 pMOS 트랜지스터(53)와 열어드레스 신호 Xi, Xj, Xk에 의해 ON 및 OFF 상태가 제어되는 각 nMOS 트랜지스터(54, 55, 56)를 갖는다.
NAND회로(52)에서는 디코드하기 전에는 리세트 신호가 하위 레벨(이하 L레벨이라 한다)로 설정되어 pMOS 트랜지스터(53)의 상태는 ON으로 설정되고, 노드(57)는 전원전압 VCC로 예비 충전된다. 디코드시에는 리세트 신호가 상위 레벨(이하 H레벨이라 한다)로 설정되어 pMOS 트랜지스터(53)의 상태는 OFF가 되게 설정된다.
워드선(WLm) 이외의 워드선이 선택되고, 리세트 신호 RP가 L레벨로 설정될 경우에는 열어드레스 신호 Xi, Xj, Xk의 어느 하나나 또는 모두가 L 레벨이 되어 nMOS 트랜지스터(54, 55, 56)의 어느 하나나 또는 모두가 OFF가 되게 제어된다. 그 결과 노드(57)의 레벨은 전원전압 VCC로 유지된다.
한편 워드선 WLm이 선택될 경우에는 열어드레스 신호 Xi, Xj, Xk의 모두가 H레벨이 되어 nMOS 트랜지스터(54, 55, 56)의 모두가 ON이 되게 제어한다. 그 결과 노드(57)의 레벨은 0V가 된다.
제8도에서 워드·플레이트 드라이버열(24)은 워드선(WLm) 및 플레이트선(PLm)을 구동하는 워드·플레이트 드라이버(58)를 구비한다. 워드·플레이트 드라이버(58)는 NAND 회로(52)의 출력을 반전하는 인버터(59)와 게이트 전극에 전원전압 VCC가 공급되는 nMOS 트랜지스터(60, 61)를 갖는다.
워드·플레이트 드라이버(58)는 게이트에 nMOS 트랜지스터(60)를 통해 인버터(59)의 출력이 공급되는 nMOS 트랜지스터(62)와 워드선 구동전압 φWL이 공급되는 드레인을 더 구비한다.
워드·플레이트 드라이버(58)는 또한 게이트에 nMOS 트랜지스터(61)를 통해 인버터(59)의 출력이 공급되는 nMOS 트랜지스터(63)와 플레이트 전극 구동전압 φPL이 공급되는 드레인을 더 구비한다.
또한, nMOS 트랜지스터(64, 65)도 형성된다. nMOS 트랜지스터(64, 65)는 NAND회로(52)의 출력에 의해 ON 또는 OFF가 되게 제어된다. nMOS 트랜지스터(64)의 소스는 접지되고, nMOS 트랜지스터(65)의 소스에는 VCC/2가 공급된다.
본 실시예에서는 워드선(WLm)은 nMOS 트랜지스터(62)의 소스와 nMOS 트랜지스터(64)의 드레인의 접속점에 접속되고, 플레이트선(PLm)은 nMOS 트랜지스터(63)의 소스와 nMOS 트랜지스터(65)의 접속점에 접속된다.
워드·플레이트 드라이버열(24)에서 NAND 회로(52)의 출력이 VCC일 때, 즉 워드선(WLm) 이외의 워드선이 선택될 경우에는 nMOS 트랜지스터(64, 65)의 상태는 ON이 되어 인버터(59)의 출력은 0V로 전환하고, nMOS 트랜지스터(62, 63)의 상태는 OFF가 되게 제어되어 워드선(WLm)은 0V로 되어, 플레이트선(PLm)은 VCC/2가 된다.
한편, NAND회로(52)의 출력이 0V일 때, 즉 워드선(WLm)이 선택될 경우에는 nMOS 트랜지스터(64, 65)의 상태는 OFF가 되어 인버터(59)의 출력은 VCC로 전환하고, nMOS 트랜지스터(62, 63)의 상태는 ON이 되게 제어되어 워드선(WLm)에는 nMOS 트랜지스터(61)를 통해 워드선 구동전압 φWL이 공급되고, 플레이트선(PLm)에는 nMOS 트랜지스터(63)을 통해 플레이트 전극 구동전압 φPL이 공급된다.
제9도는 플레이트 전극 구동전압 발생회로(23)의 제1 실시예를 나타낸 개략도이다. 제1 실시예의 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1, φ2에 의해 플레이트 전극 구동전압 φPL을 발생한다.
제9도에서 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1, φ2를 NAND 동작 처리하는 NAND 회로(67)와, 플레이트 전극 구동전압 발생 제어신호 φ1을 반전하는 인버터(68)와, 인버터(68)의 출력과 플레이트 전극 구동전압 발생 제어신호 φ2를 NOR 동작 처리하는 NOR 회로(69)를 구비한다.
플레이트 전극 구동전압 발생회로(23)는 NAND회로(67)의 출력에 의해 ON 또는 OFF가 되게 제어되는 pMOS 트랜지스터(70)과, 인버터(68)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(71)와, NOR회로(69)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(72)를 더 구비한다. pMOS 트랜지스터(70)의 소스에는 전압 VH가 공급되고, nMOS 트랜지스터(71)의 드레인에는 VCC/2가 공급되고, nMOS 트랜지스터(72)의 소스에는 전압 VL이 공급된다.
전압 VH는 VCC보다 높게 설정되고, 전압 VL은 VCC/2보다 낮게 설정된다. 예를 들어 VCC/2가 1.5V일 경우에는 전압 VH는 2.5V가 되고, 전압 VL은 1.0V가 된다.
본 실시예에서는 pMOS 트랜지스터(70)의 드레인과, nMOS 트랜지스터(71)의 소스와, nMOS 트랜지스터(72)의 드레인이 한 접속점에 서로 접속되고, 이 접속점으로부터 플레이트 전극 구동전압 φPL이 얻어진다.
전압 VL 및 전압 VH는, 예를 들어 제36(a)도 및 제36(b)도의 내부강압 전원변환기 및 내부승압 전원변환기를 사용하여 발생시킬 수 있다.
제10도는 제9도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제1 실시예를 설명한 파형도이다. 제10도는 플레이트 전극 구동전압 발생 제어신호 φ1, φ2와 플레이트 전극 구동전압 φPL의 파형을 나타낸다.
제1 실시예의 플레이트 전극 구동전압 발생회로(23)에서 플레이트 전극 구동전압 발생 제어신호 φ1, φ2가 L레벨일 경우에는 NAND 회로(67)의 출력은 H레벨이 되고, NOR회로(69)의 출력은 L레벨이 된다.
그 결과, 이 경우에는 pMOS 트랜지스터(70)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(71)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(72)의 상태는 OFF가 되게 제어되어, 플레이트 전극 구동전압 φPL은 VCC/2가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1, φ2가 H레벨이 되면 NAND 회로(67)의 출력은 L레벨이 되고, 인버터(68)의 출력은 L레벨이 되고, NOR회로(69)의 출력은 L레벨이 된다.
그 결과, 이 경우에는 pMOS 트랜지스터(70)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(71)의 상태는 OFF가 되게 제어되어, nMOS 트랜지스터(72)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VH가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ2가 L레벨이 되면 NAND회로(67)의 출력은 H레벨이 되고, NOR회로(69)의 출력은 H레벨이 되어, 인버터(68)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(70)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(72)의 상태는 ON이 되게 제어되어, nMOS 트랜지스터(71)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VL이 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1이 L레벨이 되면 NAND회로(67)의 출력은 H레벨이 되고, 인버터(68)의 출력은 H레벨이 된다. 또한 NOR회로(69)의 출력은 L레벨이 된다.
그 결과, 이 경우에는 nMOS 트랜지스터(71)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(72)의 상태는 OFF가 되게 제어되어, pMOS 트랜지스터(70)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VCC/2로 복귀한다.
제11도는 제6도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제2 실시예의 개략도이다. 제2 실시예의 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생신호 φ1에 의해 플레이트 전극 구동전압 φPL을 발생한다.
제11도에서 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1을 반전하여 지연시키는 반전·지연회로(74)를 구비한다. 반전·지연회로(74)는 인버터(75~77)와, 레지스터(78~80), 커패시터(81~83)를 갖는다.
제11도에 나타낸 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1과 반전·지연회로(74)의 출력 φA를 NAND 동작 처리하는 NAND회로(84)와, 반전·지연회로(74)의 출력 φA를 반전하는 인버터(85)와, 플레이트 전극 구동전압 발생 제어신호 φ1과 인버터(85)의 출력을 NOR 동작 처리하는 NOR 회로(86)와, 플레이트 전극 구동전압 발생 제어신호 φ1과 반전·지연회로(74)의 출력 φA를 NOR 동작 처리하는 NOR 회로(87)를 더 구비한다.
제11도에 나타낸 플레이트 전극 구동전압 발생회로(23)는 NAND 회로(84)의 출력에 의해 ON 또는 OFF가 되게 제어되는 pMOS 트랜지스터(88)와, NOR회로(86)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(89)와, NOR회로(87)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(90)를 더 구비한다. pMOS 트랜지스터(88)의 소스에는 전압 VH가 공급되고, nMOS 트랜지스터(89)의 드레인에는 VCC/2가 공급되고, nMOS 트랜지스터(90)의 소스에는 전압 VL이 공급된다.
본 실시예에서는 pMOS 트랜지스터(88)의 드레인과, nMOS 트랜지스터(89)의 소스와, nMOS 트랜지스터(90)의 드레인이 한 접속점에 서로 접속되고, 이 접속점으로부터 플레이트 전극 구동전압 φPL이 얻어진다.
제12도는 제11도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제2 실시예를 설명한 파형도이다. 제12도는 플레이트 전극 구동전압 발생 제어신호 φ1과, 반전·지연회로(74)의 출력 φA와, 플레이트 전극 구동전압 φPL의 파형을 나타낸다.
제2 실시예의 플레이트 전극 구동전압 발생회로(23)에서 플레이트 전극 구동전압 발생 제어신호 φ1이 L레벨일 경우에는 반전·지연회로(74)의 출력 φA는 H레벨이 되고, NAND회로(84)의 출력은 H레벨이 되고, 인버터(85)의 출력은 L레벨이 되고, NOR회로(86)의 출력은 H레벨이 되고, NOR회로(87)의 출력은 L레벨이 된다.
그 결과, 이 경우에는 pMOS 트랜지스터(88)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(89)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(90)의 상태는 OFF가 되게 제어되어, 플레이트 전극 구동전압 φPL은 VCC/2가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1이 H레벨이 되면 NAND회로(84)의 출력은 L레벨이 되고, NOR회로(86)의 출력은 L레벨이 되어, NOR회로(87)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(88)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(89)의 상태는 OFF가 되게 제어되어, nMOS 트랜지스터(90)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VH가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1이 L레벨이 되고, 반전·지연회로(74)의 출력 φA가 L레벨이 되면 NAND회로(84)의 출력은 H레벨이 되고, 인버터(85)의 출력은 H레벨이 되고, NOR회로(87)의 출력은 H레벨이 되어, NOR회로(86)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(88)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(90)의 상태는 ON이 되게 제어되어, nMOS 트랜지스터(89)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VL이 된다.
상기와 같은 상황하에서 반전·지연회로(74)의 출력 φA가 H레벨이 되면 인버터(85)의 출력은 L레벨이 R되고, NOR회로(86)의 출력은 H레벨이 되고, NOR회로(87)의 출력은 L레벨이 되어, NAND회로(84)의 출력은 H레벨이 유지된다.
그 결과, 이 경우에는 nMOS 트랜지스터(89)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(90)의 상태는 OFF가 되게 제어되어, pMOS 트랜지스터(88)의 상태는 OFF로 유지된다. 따라서 플레이트 전극 구동전압 φPL은 VCC/2로 복귀한다.
제13도는 제6도에 나타낸 플레이트 전극 구동전압 발생회로(23)의 제3 실시예의 개략도이다. 제3 실시에의 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생신호 φ1, φ2, φ3, φ4에 의해 플레이트 전극 구동전압 φPL을 발생한다.
제13도에 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1, φ2를 NAND 동작 처리하는 NAND회로(92)와, 플레이트 전극 구동전압 발생 제어신호 φ2를 NOR 동작 처리하는 NOR회로(94)를 구비한다.
상술한 게이트 회로에 관련하여, 플레이트 전극 구동전압 발생회로(23)는 NAND회로(92)의 출력에 의해 ON 또는 OFF가 되게 제어되는 pMOS 트랜지스터(95)와, NOR회로(94)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(96)를 구비한다. pMOS 트랜지스터(95)의 소스에는 전압 VH가 공급되고, nMOS 트랜지스터(96)의 소스에는 전압 VL이 공급된다.
또한 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ3, φ4를 NAND 작 처리하는 NAND 회로(97)와, 플레이트 전극 구동전압 발생 제어신호 φ3을 반전하는 인버터(98)와, 인버터(93)의 출력과 플레이트 전극 구동전압 발생 제어신호 φ4를 NOR 동작 처리하는 NOR회로(99)를 구비한다.
상술한 게이트 회로에 관련하여, 플레이트 전극 구동전압 발생회로(23)는 NAND회로(97)의 출력에 의해 ON 또는 OFF가 되게 제어되는 pMOS 트랜지스터(100)와, NOR회로(99)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(101)를 구비한다. pMOS 트랜지스터(100)의 소스에는 전압 VHH가 공급되고, nMOS 트랜지스터(101)의 소스에는 전압 VLL이 공급된다.
전압 VHH는 전압 VH보다 높게 설정되고, 전압 VLL은 전압 VL보다 낮게 설정된다. 예를 들어 VCC/2가 1.5V, 전압 VH가 2.5V, 전압 VL이 1.0V이면 전압 VHH는 3.0V, 전압 VLL은 0V이 된다.
또한 플레이트 전극 구동전압 발생회로(23)는 플레이트 전극 구동전압 발생 제어신호 φ1, φ3을 NOR 동작 처리하는 NOR회로(102)와, NOR회로(102)의 출력에 의해 ON 또는 OFF가 되게 제어되는 nMOS 트랜지스터(103)를 구비한다. nMOS 트랜지스터(103)의 드레인에는 전압 VCC/2가 공급된다.
본 실시예에서 pMOS 트랜지스터(95, 100)의 드레인과, nMOS 트랜지스터(96, 101)의 드레인과, nMOS 트랜지스터(103)의 소스는 한 접속점에 서로 접속되고, 이 접속점으로부터 플레이트 전극 구동전압 φPL이 얻어진다.
제14도는 제13도에 나타낸 제3 실시예의 플레이트 전극 구동전압 발생회로(23)의 동작을 설명한 파형도이다. 제14도는 플레이트 전극 구동전압 발생 제어신호 φ1, φ2, φ3, φ4와 플레이트전극 구동전압 φPL의 파형을 나타낸 것이다.
제13도에 나타낸 제3실시예의 플레이트전극 구동전압 발생회로(23)에서 플레이트전극 구동전압 발생제어신호 φ1, φ2, φ3, φ4가 L레벨이면 NAND회로(92)의 출력은 H레벨이 되고, 인버터(93)의 출력은 H레벨이 되고, NOR회로(94)의 출력은 L레벨이 되고, NAND회로(97)은 출력은 H레벨이 되고, 인버터(98)의 출력은 H레벨이 되고, NOR회로(99)의 출력은 L레벨이 되고, NOR회로(102)의 출력은 H레벨이 된다.
그 결과, 이경우에는 pMOS 트랜지스터(95, 100)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(96, 101)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(103)의 상태는 ON이 되게 제어되어, 플레이트 전극 구동전압 φPL은 VCC/2가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1, φ2가 H레벨이 되면 NAND회로(92)의 출력은 L레벨이 되고, 인버터(93)의 출력은 L레벨이 되고, NOR회로(102)의 출력은 L레벨이 되어, NOR회로(94)의 출력은 L레벨이 유지되고, NAND회로(97)의 출력은 HFPQPF이 유지되고, 인버터(98)의 출력은 H레벨이 유지되고, NOR회로(99)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(95)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(103)의 상태는 OFF가 되게 제어되어, nMOS 트랜지스터(100)의 상태는 OFF로 유지되고, nMOS 트랜지스터(96, 101)의 상태는 OFF로 유지됨으로써, 플레이트 전극 구동전압 φPL은 VH가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ2가 L레벨이 되고, NAND회로(92)의 출력이 H레벨이 되고, NOR회로(94)의 출력이 H레벨이 되면 NAND회로(97)의 출력은 H레벨이 유지되고, 인버터(98)의 출력은 H레벨이 유지되고, NOR회로(99)의 출력은 L레벨이 되고, NOR회로(102)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(95)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(90)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(96)의 상태는 ON이 되게 제어되어, pMOS 트랜지스터(100)의 상태는 OFF로 유지되고, nMOS 트랜지스터(101, 103)의 상태는 OFF로 유지됨으로써 플레이트 전극 구동전압 φPL은 VL이 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ1이 L레벨이 되면 인버터(93)의 출력은 H레벨이 되고, NOR회로(94)의 출력은 L레벨이 되고, NOR회로(102)의 출력은 H레벨이 되어, NAND회로(92)의 출력은 H레벨이 유지되고, NAND회로(97)의 출력은 H레벨이 유지되고, 인버터(98)의 출력은 H레벨이 유지되고, NOR회로(99)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 nMOS 트랜지스터(96)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(103)의 상태는 ON이 되게 제어되어, pMOS 트랜지스터(95, 100)의 상태는 OFF로 유지되고, nMOS 트랜지스터(101)의 출력은 OFF로 유지됨으로써, 플레이트 전극 구동전압 φPL은 VCC/2로 복귀한다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ3, φ4가 H레벨이 되면 NAND회로(97)의 출력은 L레벨이 되고, 인버터(98)의 출력은 L레벨이 되고, NOR회로(99)의 출력은 L레벨이 되어, NOR회로(99)의 출력은 L레벨이 유지되고, NAND회로(92)의 출력은 H레벨이 유지되고, 인버터(93)의 출력은 H레벨이 유지되고, NOR회로(94)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(100)의 상태는 ON이 되게 제어되고, nMOS 트랜지스터(103)의 상태는 OFF가 되게 제어되어, pMOS 트랜지스터(95)의 상태는 OFF로 유지되고, nMOS 트랜지스터(96, 101)의 상태는 OFF로 유지됨으로써, 플레이트 전극 구동전압 φPL은 VHH가 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ4가 L레벨이 되고, NAND회로(97)의 출력이 H레벨이 되고, NOR회로(99)의 출력은 H레벨이 되면 NAND회로(92)의 출력은 H레벨이 유지되고, 인버터(93)의 출력은 H레벨이 유지되고, NOR회로(94)의 출력은 L레벨이 유지되고, NOR회로(102)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 pMOS 트랜지스터(100)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(101)의 상태는 ON이 되게 제어되어, pMOS 트랜지스터(95)의 상태는 OFF로 유지되고, nMOS 트랜지스터(96, 103)의 상태는 OFF로 유지됨으로써, 플레이트 전극 구동전압 φPL은 VLL이 된다.
상기와 같은 상황하에서 플레이트 전극 구동전압 발생 제어신호 φ3이 L레벨이 되면 인버터(98)의 출력은 H레벨이 되고, NOR회로(99)의 출력은 L레벨이 되고, NOR회로(102)의 출력은 H레벨이 되어, NAND회로(97)의 출력은 H레벨이 유지되고, NAND회로(92)의 출력은 H레벨이 유지되고, 인버터(93)의 출력은 H레벨이 유지되고, NOR회로(94)의 출력은 L레벨이 유지된다.
그 결과, 이 경우에는 nMOS 트랜지스터(96)의 상태는 OFF가 되게 제어되고, nMOS 트랜지스터(101)의 상태는 OFF가 되게 제어되고, nMOS 트렌지스터(103)의 상태는 ON이 되게 제어되어, pMOS 트랜지스터(95, 100)의 상태는 OFF로 유지됨으로써, 플레이트 전극 구동전압 φPL은 VCC/2로 복귀한다.
제15도 및 제16도는 본 발명에 의한 강유전체 메모리의 1 실시예의 메모리 셀에 대한 데이터 기입 시켄스를 나타낸다. 이들 도면은 제7도에 나타낸 메모리 셀(29)에 관한 데이터 기입 시켄스를 예시한 것이다. 횡축은 플레이트선(PL0)의 전압에 대한 비트선(BL)의 전압 VBL-VPL0를 표시한다. 종축은 강유전체 커패시터(31)의 분극 P를 표시한다.
예를 들어 메모리 셀(29)에 논리 1을 기입할 경우에는 플레이트선(PL0)의 전압 VPL0를 VCC/2로 설정하여 셀 트랜지스터(33)을 도통상태로 한다. 이러한 조건에서는 비트선(BL)의 전압 VBL은 VCC/2→VCC(이 때 셀 트랜지스터는 OFF가 된다)→VCC/2와 같이 변화한다.
상기의 시켄스에서 강유전체 커패시터(31)은 분극 P의 상태는 제15도에 나타낸 바와 같이 셀 트랜지스터의 리크(leak)에 의해 A점→B점→C점과 같이 변화한다. C점에서 강유전체 커패시터(31)의 분극 P는 정의 분극 Pr이 된다. 그 결과 논리 1은 강유전체 커패시터(31)에 기억된다. B→C→D→E→B의 폐곡선은 히스테리시스 루프를 형성한다.
한편 메모리 셀(29)에 논리 0을 기입할 경우에는 플레이트선(PL0)의 전압 VPL0를 VCC/2로 설정하여 셀 트랜지스터(33)을 도통상태로 한다. 이러한 조건에서는 비트선(BL)의 전압 VBL은 VCC/2→0V(이 때 셀 트랜지스터는 OFF가 된다)→VCC/2와 같이 변환한다.
상기의 시켄스에서 강유전체 커패시터(31)의 플레이트 전극(31B)의 전압에 대한 축적 전극(31A)의 전압은 셀 트랜지스터의 리크에 의해 0V→VCC/2→0V와 같이 변화한다. 강유전체 커패시터(31)의 분극 P의 상태는 제16도에 나타낸 바와 같이 A점→D점→E점과 같이 변화한다. E점에서 강유전체 커패시터(31)의 분극 P는 부의 분극 -Pr이 된다. 그 결과 논리 0은 강유전체 커패시터(31)에 기억된다.
다음에 본 발명에 의한 강유전체 메모리로부터의 데이터 판독방법의 제1 실시예를 설명한다. 제17도는 본 발명에 의한 강유전체 메모리의 1 실시예의 메모리 셀을 설명하는 파형도이다. 이 도면은 제7도에 나타낸 메모리 셀에 관한 데이터 판독 시켄스를 예시한 것이다. 제17도에서 파형 A는 워드선(WL0)의 전압 변화, 파형 B는 플레이트선(PL0)의 전압 변화, 파형 C는 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우의 비트선(BL, /BL)의 전압 변화, 파형 D는 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우의 비트선(BL, /BL)의 전압 변화를 각각 표시한다.
메모리 셀(29)로부터 데이터를 판독하기 전에, 예비충전 제어신호 φPR를 미리 H레벨로 설정하고, nMOS 트랜지스터(38~40)의 상태를 미리 ON이 되게 제어하고, 비트선(BL, /BL)을 VCC/2로 예비충전한다.
또한 워드선(WL0)은 워드·플레이트 드라이버(58)를 통해 VCC+VTH(VTH는 셀 트랜지스터의 임계전압)로 상승되어, 셀 트랜지스터(33)을 ON이 되게 제어한다. 다음에 플레이트전극 구동전압 φPL은 제10도, 제12도 및 제14도에 나타낸 바와 같이 워드·플레이트 드라이버를 통해 VCC/2→VH→VH→VCC/2와 같이 변화한다.
제18(a)도 및 제18(b)도는 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우의 비트선(BL)의 전압 변화를 나타낸 설명도이다. 제18(a)도는 강유전체 커패시터(31)의 분극 P의 변화를 나타낸 것이며, 제18(b)도는 강유전체 커패시터(31)의 분극 P의 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 것이다.
제18(a)도에서 직선(105)는 QBL을 강유전체 커패시터(31)로부터 비트선(BL)에 이동한 전하 CBL을 비트선(BL)의 용량치라 할 때, QBL=CBLVBL의 관계를 표시한다.
강유전체 커패시터(31)에 논리 1이 미리 기입되어 있는 경우에는 플레이트 전극 구동전압 φPL이 순차적으로 VCC/2→VH→VL→VCC/2와 같이 변화할 때에, 강유전체 커패시터(31)의 분극 P는 제18(a)도에 나타낸 바와 같이 순차적으로 C점→Z1점→Z2점→Z3점→Z4점과 같이 변화한다. 최종적으로는 비트선(BL)의 전압 VBL이 강유전체 커패시터(31)의 축적전극(31A)의 전압과 같아지는 양의 전하 δQ3이 강유전체 커패시터(31)로부터 비트선(BL)으로 이동한다. 그 결과 비트선(BL)의 전압 VBL은 VCC/2+Vα로 상승한다.
이와 같이 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2+Vα로 상승하고, 비트선(/BL)의 전압 V/BL은 VCC/2로 유지된다. 따라서 제17도의 파형 C로 나타낸 바와 같이 감지증폭기(43)에 의해 비트선(BL)의 전압 VBL은 VCC로 상승하고, 비트선(/BL)의 전압 V/BL은 0V로 하강한다. 그 결과 비트선(BL)과 비트선(/BL)간의 전압차는 증폭된다.
이 경우에는 플레이트 전극 구동전압 φPL이 VCC/2로 유지되므로 비트선(BL)의 전압 VBL은 VCC/2+Vα로부터 VCC로 상승한다. 그 결과 강유전체 커패시터(31)에는 논리 1, 즉 판독된 데이터가 재기입된다.
제19(a)도 및 제19(b)도는 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우의 비트선(BL)의 전압 변화를 나타낸 설명도이다. 제19(a)도는 강유전체 커패시터(31)의 분극 P의 변화를 나타낸 것이며, 제19(b)도는 강유전체 커패시터(31)의 분극 P의 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 것이다.
강유전체 커패시터(31)에 논리 0이 미리 기입되어 있는 경우에는 플레이트 전극 구동전압 φPL이 순차적으로 VCC/2→VH→VL→VCC/2와 같이 변화할 때에, 강유전체 커패시터(31)의 분극 P는 제19(a)도에 나타낸 바와 같이 순차적으로 E점→W1점→W2점→W3점→W4점과 같이 변화한다. 최종적으로는 비트선(BL)의 전압 VBL이 강유전체 커패시터(31)의 축적전극(31A)의 전압과 같아지는 양의 전하 δQ4가 비트선(BL)으로부터 강유전체 커패시터(31)로 이동한다. 그 결과 비트선(BL)의 전압 VBL은 VCC/2-Vβ로 하강한다.
이와 같이 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2+Vβ로 하강하고, 비트선(/BL)의 전압 V/BL은 VCC/2로 유지된다. 따라서 제17도의 파형 D로 나타낸 바와 같이 감지증폭기(43)에 의해 비트선(BL)의 전압 VBL은 0V로 하강하고, 비트선(/BL)의 전압 V/BL은 VCC로 상승한다. 그 결과 비트선(BL)과 비트선(/BL)간의 전압차는 증폭된다.
이 경우에는 플레이트 전극 구동전압 φPL이 VCC/2로 유지되므로 비트선(BL)의 전압 VBL은 VCC/2+Vβ로부터 0V로 하강한다. 그 결과 강유전체 커패시터(31)에는 논리 0, 즉 판독된 데이터가 재기입된다.
상술한 바와 같이 본 발명에 의한 강유전체 메모리의 1 실시예에서는, 예를 들어 메모리 셀(29)로부터 데이터를 판독할 경우에 비트선(BL, /BL)을 VCC/2로 예비충전한 후에 셀 트랜지스터(33)를 ON으로 한다. 또한 강유전체 커패시터(31)의 플레이트 전극(31B)에 인가되는 전압은 VCC/2→VH→VL→VCC/2로 변화한다. 이 때 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2+Vα로 증가하고, 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2+Vα로 하강한다. 이렇게 하여 비트선(BL)과 비트선(/BL)간의 전압차는 증폭된다.
본 발명의 강유전체 메모리에 의하면 선택된 메모리 셀로부터 판독되어 비트선으로 출력된 데이터는 비트선을 VCC/2로 예비충전하는 방식을 사용한 DRAM의 경우와 마찬가지로 검출된다. 본 발명에 의한 강유전체 메모리는 더미 셀을 필요로 하지 않으므로 장기간에 걸친 안정된 동작을 기대할 수가 있다.
본 발명에 의한 상기의 강유전체 메모리의 실시예에서, 플에이트 전극 구동전압 발생회로(23)가 제13도에 나타낸 바와 같이 구성되어 있는 경우에는, 플레이트 전극 구동전압 φPL을 순차적으로 VCC/2→VH→VL→VCC/2와 같이 변화한 후에 데이터를 재기입하면, 제20도에 나타낸 바와 같이 플레이트 전극 구동전압 φPL이 순차적으로 VCC/2→VHH→VLL→VCC/2와 같이 변화함으로써 데이터의 기입을 확실히 할 수가 있다.
데이터를 재기입시에, 플레이트 전극 구동전압 φPL을 순차적으로 VCC/2→VHH→VLL→VCC/2와 같이 변화시킬 경우에, 강유전체 커패시터(31)에 논리 1이 미리 기입되어 있으면, 비트선(BL)의 전압 VBL과 플레이트선(PL0)의 전압 VPL0간의 차 VBL-VPL0은 VCC가 된다. 따라서 기억된 데이터가 논리 1이라는 것을 표시하는 충분한 분극을 얻을 수가 있다.
한편, 강유전체 커패시터(31)에 논리 0이 미리 기입되어 있으면, 비트선(BL)의 전압 VBL과 플레이트선(PL0)의 전압 VPL0간의 차 VBL-VPL0은 -VCC가 된다. 따라서 기억된 데이터가 논리 0이라는 것을 표시하는 충분한 분극을 얻을 수가 있다.
본 발명에 의한 상기의 강유전체 메모리에서는 VHH(예를 들어 3.0V)VH(예를 들어 2.5V), VLL(예를 들어 0VVL(예를 들어 1.0V)의 경우에 대해 설명하였다. 그러나 반드시 그러한 경우에만 한정되는 것은 아니다.
본 발명에 의한 강유전체 메모리의 1 실시예에서 기입 전압보다 높은 전압이 강유전체 커패시터(31)에 인가되도록 전압 VH를 설정할 경우, 즉 강유전체 커패시터(31)의 축적전극(31A)과 플레이트 전극(31B)간에 인가되는 전압 =VBL-VPL0=VBL-VH-VCC/2가 되도록 전압 VH를 설정할 경우에, 강유전체 커패시터(31)에 논리 0을 기입하면 강유전체 커패시터(31)의 분극 P는 제21도에 나타낸 바와 같이 E점으로부터 실선(107)을 따라 변화하여 다시 E점으로 복귀한다. 이러한 상황하에서는 비트선(BL)의 전압 VBL은 비트선(/BL)의 전압 V/BL과 거의 같아지거나, 분극 P가 데이터의 판독전보다도 부의 방향으로 커져서, 비트선(BL)의 전압 VBL이 비트선(/BL)의 전압 V/BL보다 높아진다. 그 결과 에러가 있는 논리 1의 데이터를 판독할 우려가 있다.
또한 (VH-VCC/2)(VCC/2-VL)의 관계를 만족시키도록 전압 VL을 설정할 경우에, 강유전체 커패시터(31)에 논리 1을 기입하면 강유전체 커패시터(31)의 분극 P는 제21도에 나타낸 바와 같이 C점으로부터 실선(108)을 따라 변화하여 다시 C점으로 복귀한다.
이러한 상황하에서 비트선(BL)의 전압 VBL은 비트선(/BL)의 전압 V/BL과 거의 같아지거나, 분극 P가 데이터의 판독전보다도 정의 방향으로 커져서, 비트선(BL)의 전압 VBL이 비트선(/BL)의 전압 V/BL보다 낮아진다. 그 결과 에러가 있는 논리 0의 데이터를 판독할 우려가 있다.
따라서 본 발명에 의한 강유전체 메모리의 1 실시예에서 강유전체 커패시터에 기입 전압보다 높은 전압이 인가되는 것을 방지하기 위하여 (VBL-VH)-VCC/2의 관계를 만족시킬 수 있도록 전압 VH를 선택하고, (VCC/2-VL)(VH-VCC/2)의 관게를 만족시킬 수 있도록 전압 VL을 선택하는 것이 바람직하다.
따라서 플레이트 전극에 전압 VH를 인가할 때에 강유전체 커패시터에 인가되는 전계강도는 강유전체 커패시터에 데이터를 기입할 때는 인가되는 전계 강도보다 낮게 설정하고, 플레이트 전극에 전압 VL을 인가할 때에 강유전체 커패시터에 인가되는 전계 강도는 플레이트 전극에 전압 VH를 인가할 때에 강유전체 커패시터에 인가되는 전계강도 보다 낮게 설정하는 것이 바람직하다.
또한 본 발명에 의한 강유전체 메모리의 1 실시예에서는 강유전체 커패시터에 논리 0이 기입되어 있는 경우의 판독 마진과 강유전체 커패시터에 논리 1이 기입되어 있는 경우의 판독 마진이 거의 같아지도록 전압 VH 및 VL을 설정하는 것이 바람직하다.
제22도는 강유전체 커패시터의 축적전극과 플레이트 전극간에 2번째로 인가된 전압, 즉 VL-VCC/2와 강유전체 커패시터의 분극 P의 변화, 즉 전극에 나타나는 전하량의 관게를 나타낸 설명도이다. 제22도에서 기입 전압은 5V로 설정하고, 데이터의 판독시에 강유전체 커패시터의 축적전극과 플레이트 전극간에 최초로 인가하는 전압, 즉 VH-VCC/2를 5V로 설정하고 있다. 그리고 곡선(110)은 강유전체 커패시터에 논리 0이 기입되어 있는 경우, 곡선(111)은 강유전체 커패시터에 논리 1이 기입되어 있는 경우를 표시한다.
이 경우에는 VL-VCC/2=-1.6V를 만족시키도록 전압 VL을 설정하면 강유전체 커패시터에 논리 0이 기입되어 있는 경우의 판독 마진은 강유전체 커패시터에 논리 1이 기입되어 있는 경우의 판독 마진과 거의 같아진다.
제23도는 전압 VL-VCC/2와 강유전체 커패시터의 분극 변화 δP의 관계를 나타낸 설명도이다. 제23도에서 기입전압은 5V로 설정되고, 전압 VH-VCC/2는 2.5V로 설정되어 있다. 그리고 곡선(113)은 강유전체 커패시터에 논리 0이 기입되어 있는 경우, 곡선(114)은 강유전체 커패시터에 논리 1이 기입되어 있는 경우를 표시한다.
이 경우에는 VL-VCC/2=-1.3V를 만족시키도록 전압 VL을 설정하면 강유전체 커패시터에 논리 0이 기입되어 있는 경우의 판독 마진은 강유전체 커패시터에 논리 1이 기입되어 있는 경우의 판독 마진과 거의 같아진다.
감지증폭기(43)에 의해 비트선(BL)과 비트선(/BL)간의 전압차를 증폭하기 위해서 적어도 10fC/1의 셀전하를 필요로 할 경우에는 강유전체 커패시터의 면적이 1μm2인 경우의 필요한 분극의 변화 δP는 1μC/cm2가 된다.
따라서 강유전체 커패시터의 플레이트 전극에 공급되는 펄스는 상술한 조건을 만족하는 범위내로 감소시킬 수가 있다. 펄스의 감소로 인하여 강유전체 커패시터의 반전 피로가 저감되어 장치의 내구연한이 증대한다. 또한 강유전체 커패시터의 충전량과 강유전체 커패시터의 방전량을 감소할 수 있으므로 판독 동작의 속도가 증가되어, 소비전력을 저감할 수가 있다.
다음에는 본 발명에 의한 강유전체 메모리로부터의 데이터 판독방법의 제2 실시예를 설명한다. 제24도는 본 발명에 의한 강유전체 메모리로부터의 다른 데이터 판독 시켄스를 설명한 파형도이다. 이 도면은 제7도에 나타낸 메모리 셀(29)에 관한 데이터 판독 시켄스를 예시한 것이다. 제24도에서 파형 A는 워드선(WL0)의 전아 변화, 파형 B는 플레이트선(PL0)의 전압 변화, 파형 C는 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우의 비트선(BL, /BL)의 전압 변화, 파형 D는 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우의 비트선(BL, /BL)의 전압 변화를 각각 표시한다.
본 발명에 의한 강유전체 메모리의 1 실시예에서, 예를 들어 VCC/2는 1.5V로 설정하고, 전압 VL은 0.5V, VH는 2.0V로 설정한 경우에는 플에이트 전극 구동전압 φPL이 VCC/2→VL→VH→VCC/2와 같이 변화할 경우에도 메모리로부터 데이터를 판독할 수가 있다.
제25(a)도 및 제25(b)도는 강유전체 커패시터(31)에 논리 1이 기입되어 있는 경우의 비트선(BL)의 전압 변화를 나타낸 설명도이다. 제25(a)는 강유전체 커패시터(31)의 분극 P의 변화를 나타내고, 제25(b)도는 강유전체 커패시터(31)의 분극 P의 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸다.
제25(a)에서 직선(116)은 QBL을 강유전체 커패시터(31)로부터 비트선(BL)에 이동한 전하, CBL비트선(BL)의 용량치라 할 때, QBL=CBLVBL의 관계를 표시한다.
강유전체 커패시터(31)에 논리 1이 미리 기입되어 있는 경우에는 플레이트 전극 구동전압 φPL이 순차적으로 VCC/2→VL→VH→VCC/2와 같이 변화할 때에, 강유전체 커패시터(31)의 분극 P는 제25(a)도에 나타낸 바와 같이 순차적으로 C점→S1점→S2점→S3점→S4점과 같이 변화한다. 최종적으로는 비트선(BL)의 전압 VBL이 강유전체 커패시터(31)의 축적전극(31A)의 전압과 같아지는 양의 전하 δQ5가 강유전체 커패시터(31)로부터 비트선(BL)으로 이동한다. 그 결과 비트선(BL)의 전압 VBL은 VCC/2-V로 상승한다.
이와 같이 강유전체 커패시터(31)에 논리 1이 미리 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2+V로 상승하고, 비트선(/BL)의 전압 V/BL은 VCC/2로 유지된다. 따라서 제24도의 파형 C로 나타낸 바와 같이 감지증폭기(43)에 의해 비트선(BL)의 전압 VBL은 VCC로 상승하고, 비트선(/BL)의 전압 V/BL은 0V로 하강한다. 그 결과 비트선(BL)과 비트선(/BL)간의 전압차는 증폭된다.
이 경우에는 플레이트 전극 구동전압 φPL이 VCC/2로 유지되므로 비트선(BL)의 전압 VBL은 VCC/2+V로부터 VCC로 상승한다. 그 결과 강유전체 커패시터(31)에는 판독한 논리 1 데이터가 재기입된다.
제26(a)도 및 제26(b)도는 제7도에 나타낸 강유전체 커패시터(31)에 논리 0이 기입되어 있는 경우는 비트선(BL)의 전압 변화를 나타낸 설명도이다. 제26(a)도는 강유전체 커패시터(31)의 분극 P의 변화를 나타낸 것이며, 제26(b)도는 강유전체 커패시터(31)의 분극 P의 변화와 비트선(BL)의 전압 변화간의 관계를 나타낸 것이다.
강유전체 커패시터(31)에 논리 0이 미리 기입되어 있는 경우에는 플레이트 전극 구동전압 φPL이 순차적으로 VCC/2→VL→VH→VCC/2와 같이 변화할 때에, 강유전체 커패시터(31)에 분극 P는 제26(a)도에 나타낸 바와 같이 순차적으로 E점→T1점→T2점→T3점→T4점과 같이 변화한다. 최종적으로는 비트선(BL)의 전압 VBL이 강유전체 커패시터(31)의 축적전극(31A)의 전압과 같아지는 양의 전하 δQ6이 비트선(BL)으로부터 강유전체 커패시터(31)로 이동한다. 그 결과 비트선(BL)의 전압 VBL은 VCC/2-Vδ로 하강한다.
이와 같이 강유전체 커패시터(31)에 논리 0이 미리 기입되어 있는 경우에는 비트선(BL)의 전압 VBL은 VCC/2-Vδ로 하강하고, 비트선(/BL)의 전압 V/BL은 VCC/2로 유지된다. 따라서 제24도의 파형 D로 나타낸 바와 같이 감지증폭기(43)에 의해 비트선(BL)의 전압 VBL은 0V로 하강하고, 비트선(/BL)의 전압 V/BL은 VCC로 상승한다. 그 결과 비트선(BL)과 비트선(/BL)간의 전압차는 증폭된다.
이 경우에는 플레이트 전극 구동전압 φPL이 VCC/2로 유지되므로 비트선(BL)의 전압 VBL은 VCC/2-Vδ로부터 0V로 하강한다. 그 결과 강유전체 커패시터(31)에는 판독한 논리 0의 데이터가 재기입된다.
예를 들어, VBL-VLVCC/2의 관계를 만족시킬 경우에 강유전체 커패시터(31)에 논리 1을 기입하면 강유전체 커패시터(31)의 분극 P는 제27도에 나타낸 바와 같이 C점으로부터 실선(118)을 따라 변화하여 다시 C점으로 복귀한다. 이러한 상황하에서는 비트선(BL)의 전압 VBL은 비트선(/BL)의 전압 V/BL과 거의 같아지거나, 분극 P가 데이터의 판독전보다도 정의 방향으로 커져서, 비트선(BL)의 전압 VBL이 비트선(/BL)의 전압 V/BL보다 낮아진다. 그 결롸 에러가 있는 논리 0의 데이터를 판독할 우려가 있다.
또한, (VCC/2-VL)(VH-VCC/2)의 관계를 만족시키고, 강유전체 커패시터(31)에 논리 0이 미리 기입되어 있을 경우에는 강유전체 커패시터(31)의 분극 P는 제27도에 나타낸 바와 같이 E점으로 실선(119)을 따라 변화하여 다시 E점으로 복귀한다. 이러한 상황하에서는 비트선(BL)의 전압 VBL은 비트선(/BL)의 전압 V/BL과 거의 같아지거나, 분극 P가 데이터의 판독전보다도 보의 방향으로 커져서, 비트선(BL)의 전압 VBL이 비트선(/BL)의 전압 V/BL보다 높아진다. 그 결과 에러가 있는 논리 1의 데이터를 판독할 우려가 있다.
따라서 본 발명에 의한 강유전체 메모리의 실시예에서는 그와 같은 에러를 방지하기 위해서 VBL-VLVCC/2의 관계를 만족시킬 수 있도록 전압 VL을 선택하고, (VH-VCC/2)(VCC/2-VL)을 만족시킬 수 있도록 전압 VH를 선택하는 것이 바람직하다.
따라서 플레이트 전극에 전압 VL을 인가할 때에 강유전체 커패시터에 인가되는 전계강도는 강유전체 커패시터에 데이터를 기입할 때는 인가되는 전계 강도보다 낮게 설정하고, 플레이트 전극에 전압 VH를 인가할 때에 강유전체 커패시터에 인가되는 전계 강도는 플레이트 전극에 전압 VL을 인가할 때에 강유전체 커패시터에 인가되는 전계강도 보다 낮게 설정하는 것이 바람직하다.
이 경우에 플레이트 전극 구동전압 φPL이 연속적으로 VCC/2(예를 들어 1.5V)→VL(예를 들어 0.5V)→VH(예를 들어 2.0V)→VCC/2와 같이 변화한 후에, 플에이트 전극 구동전압 φPL을 VCC/2→VLL(예를 들어 0V)→VHH(예를 들어 3.0V)→VCC/2로 변화시키면 데이터의 판독을 확실히 할 수가 있다.
상술한 바와 같이 본 발명에 의하면 더미 셀을 형성하는 일이 없이 메모리 셀로부터의 데이터 판독을 확실히 할 수 있으므로, 강유전체 커패시터의 안정된 동작을 장기간에 걸쳐 확보할 수가 있다.
본 발명에 의한 강유전체 메모리에 관한 상기의 설명에서는 전압 VH 및 VL를 설정하는 바람직한 방법을 제시하였다. 그러나 실용상에서는 판독 마진(판독 신호의 진폭)이 비트선 용량(비트선의 기생용량으로 나타냄)의 강유전체 커패시터 용량에 대한 비에 따라 변화한다. 따라서 적절한 용량비와 전압 VH 및 VL를 설정할 필요가 있다.
다음에 비트선 용량과 강유전체 커패시터 용량의 최적 용량비에 대해 설명한다.
우선 상술한 본 발명에 의한 강유전체 메모리의 기본 동작을 다음과 같이 요약해서 설명한다.
제28도는 본 발명에 의한 강유전체 메모리의 구성례의 간이 회로도이다. 제29도는 논리 1 및 0의 정보가 a 및 b로 표시되어 기억되는 강유전체 커패시터의 히스테리시스 특성을 나타낸다. 제30도는 판독 동작의 타이밍 챠트이다.
데이터의 기억시에는 플레이트선(PL)과 비트선(BL)은 전압 VCC/2로 유지된다. 데이터의 판독시에는 워드선(WL)의 전압이 상승하여, 셀 트랜지스터가 ON이 되고, 상이한 극성의 펄스가 교호로 플레이트선(PL)에 공급된다. 제29도의 횡축은 비트선 전압 VBL과 플레이트선 전압 VPL의 전압차(=VBL-BPL)를 표시하며, 강유전체 커패시터(204)의 분극은 제29도에 나타낸 바와 같이 변화한다. 최종적으로 비트선 전압 VBL은 축적된 분극의 방향에 따라 VCC/2로부터 정 또는 부의 방향으로 변화한다.
이때에 비트선 전압 VBL의 변화(dVBL)는 잔류 분극의 감소(δPrS)와 비트선 용량 CBL으로 표시되어, 다음과 같이 나타낸다 :
dVBL = δPrS/CBL
보조 비트선(/BL)의 전압 V/BL은 VCC/2로 설정되어 있으므로 비트선(BL)과 비트선(/BL)간의 전압차는 감지증폭기(206)에 의해 증폭된다. 이렇게 하여 데이터는 외부로 출력되고, 데이터의 커패시터에 대한 재기입 동작이 실행된다.
기입 신호의 진폭은 플레이트선(PL)에 공급되어지는 입력의 진폭에 의존한다. 이하, 전압 VCC/2와 플레이트선 전압의 제1의 펄스로서 공급되어지는 전압 VH간의 전압차는 δVH로 표시하고, 전압 VCC/2와 플레이트선 전압의 제2의 펄스로서 공급되어지는 전압 VL간의 전압차는 δVL로 표시한다.
강유전체 커패시터(204)에 논리 1이 기입되어 있는 경우에는 δVH는 크고, δVL은 적을수록 판독 마진이 증가하고, 강유전체 커패시터(204)에 논리 0이 기입되어 있는 경우에는 δVL이 클수록 판독 마진이 증가한다.
상술한 강유전체 메모리에서는 강유전체 커패시터(204)에 논리 1이 기입되어 있는 경우의 판독 마진의 강유전체 커패시터(204)에 논리 0이 기입되어 있는 경우의 판독 마진과 거의 같아지도록 전압 VH 및 VL을 설정하는 것이 바람직하다는 것이 제시되어 있다.
그러나 상술한 바와 같이 판독 마진(판독 신호의 진폭)은 비트선 용량 CBL과 강유전체 커패시터(204) 용량의 비에 따라 변화한다.
다음에 본 발명에 의한 강유전체 메모리에서 최적 용량비와 전압 VH 및 VL을 설정하는 방법에 대해 설명한다.
제31(a)도~제31(c)도는 제28도에 나타낸 강유전체 커패시터로부터 데이터를 판독할 때의 분극의 변화를 나타낸 설명도이다. 제31(a)도는 플레이트선 전압(VPL)의 변화, 제31(b)도는 강유전체 커패시터로부터 논리 1을 판독할 때의 분극의 변화, 제31(c)도는 강유전체 커패시터로부터 논리 0을 판독할 때의 분극의 변화를 각각 나타낸다. 제31(a)도에는 동작 파라미터가 나타나 있다.
제31(a)도에 나타낸 신호가 플레이트선에 공급되면 강유전체 커패시터(204)의 분극은 제31(b)도 및 제31(c)도에 나타낸 바와 같이 변화한다. 이 도면으로부터 비트선(BL)에 나타난 전압 변화 dVBL은 판독 신호라는 것을 알 수 있다. 이 동작에 대해서는 제17도~제19(b)도에서 상세히 설명한 바와 같다.
제32도는 제31(a)도~제31(c)도에서 설명한 동작에서의 각 전압 δVL마다의 비트선용량 CBL에 대한 비트선(BL)의 전압 변화 dVBL의 의존선을 나타낸 설명도이다. 제32도에서 횡축은 비트선 용량 CBL종축은 비트선(BL)의 전압 변화 dVBL을 표시한다.
전압 δVL이 -0.8V일 경우에는 논리 1을 판독하는 전압 변화 dVBL과 논리 0을 판독하는 전압 변화 dVBL은 거의 같다. 이 경우에 비트선 용량 CBL이 4.26nF이면 판독신호의 마진이 최대가 된다. 따라서 안정된 판독동작을 기대할 수가 있다. 이 때에 비트선 용량 CBL과 강유전체 커패시터(204) 용량의 비는 1.9[V-1](=CBL/PrS[C])이 된다.
그러나 비트선 용량 CBL은 소비전력 및 동작 속도에 영향을 준다. 다음에 비트선 용량 CBL, 예를 들어 1nF와 8nF의 경우를 비교해 보면, 제32도에 나타낸 바와 같이 2개의 비트선 용량, 1nF와 8nF에 대한 비트선(BL)의 전압 변화 dVBL은 거의 같다.
제33(a)도 및 제33(b)도는 1nF 및 8nF의 비트선용량 CBL에 대한 강유전체 커패시터(204)의 분극 변화를 나타낸다. 제33(a)도는 강유전체 커패시터(204)로부터 논리 1을 판독한 경우, 제33(b)도는 강유전체 커패시터(204)로부터 논리 0을 판독한 경우를 각각 나타낸다.
제33(a)도 및 제33(b)도에 나타낸 바와 같이 비트선 용량 CBL이 8nF일 때의 분극의 변화가 비트선 용량 CBL이 1nF일 때의 경우보다 크다. 즉 비트선 용량 CBL이 8nF일 경우에는 소비 전력이 증가나 동작속도의 저하를 초래한다. 따라서 비트선 용량 CBL은 적은 쪽이 바람직하다.
결과적으로상술한 판독 마진을 크게 하는 방법(비트선 용량과 강유전체 커패시터(204) 용량의 비, CBL[F]/PrS[C]를 1.9[V-1]로 설정)을 고려하면, 이 용량비가 판독신호 dVBL이 되대로 되는 값을 초과하지 않을 것이 바람직하다. 따라서 비트선 용량 CBL과 강유전체 커패시터 용량의 비는 다음의 조건을 만족하는 것이 바람직하다.
0.59[V-1](CBL[F]/PrS[C])2
상술한 방법과 동시에 플에이트선(PL)의 구동전압 VH를 제36(b)도에서 후술하는 내부승압 전원변화기를 사용하여 상승시킴으로써 판독신호(비트선(BL)의 전압변화 dVBL)을 크게 할 수가 있다.
제34도는 전압 δVH가 2.65V인 경우의 비트선용량 CBL에 대한 비트선(BL)의 전압 변화 dVBL의 의존성을 나타낸 설명도이다. 이 경우에 전압 δVH가 -1.0V일 때, 논리 1 및 논리 0에 대한 판독 마진이 거의 같으며, 비트선 용량 CBL이 2~3nF일 때, 판독 마진이 논리 1에서 90mV, 논리 0에서 -80mV일 경우에 최대가 된다.
제35(a)도~제35(c)도는 제34도에 나타낸 조건하에서의 강유전체 커패시터의 분극 변화를 나타낸 설명도이다. 제35(a)도는 플에이트선 전압 VPL변화, 제35(b)도는 강유전체 커패시터로부터 논리 1을 판독시의 분극 변화 제35(c)도는 강유전체 커패시터로부터 논리 0을 판독시의 분극 변화를 각각 나타낸 것이다.
제31(b)도 및 제31(c)도의 경우와 비교하면 동작시의 분극의 변화는 실질적으로 서로 같으나, 제35(b)도 및 제35(c)도에서 최종적으로 얻어지는 신호 마진은 비트선 용량 CBL이 적으므로 제31(b)도 및 제31(C)도의 경우보다 크다.
이와 같이 비트선 용량 CBL의 값을 감소시키고, 전압 VH로는 승압 전원변환기로 공급되는 승압 전원을 사용함으로써 소비전력을 증가하는 일이 없이(즉, 분극 변화가 감소하므로) 큰 판독 신호를 얻을 수가 있다.
상술한 전압 VL 및 VH는, 예를 들어 제36(a)도 및 제36(b)도에 나타낸 내부강압 전원변환기 및 내부승압 전원변환기로 공급할 수 있다. 내부강압 전원변환기는 비교기를 포함하고, 내부승압 전원변환기는 링 발진기를 포함하고 있다. 이것들에 대한 회로는 잘 알려져 있으므로 이들의 동작에 대한 설명은 생략한다.
상술한 바와 같이 비트선 용량 CBL과 강유전체 커패시터(204) 용량의 비를 최적화하고, 플레이트선(PL)의 구동전압 VH를 증가시킴으로써 큰 판독 신호를 얻을 수 있으므로 장기간에 걸쳐 동작할 수 있는 메모리 장치를 제공할 수가 있다.
본 발명의 상기의 설명에서는 더미 셀이 없어도 메모리 셀로부터의 안정된 판독 동작이 가능한 강유전체 메모리에 대해 기술하였다.
그러나 본 발명인은 더미 셀을 사용한 강유전체 메모리에 있어서도 장기간에 걸친 안정된 판독 동작이 가능하다는 것을 발견하였다. 다음에는 본 발명에 의한 더미 셀을 사용한 강유전체 메모리에 대해 설명한다.
우선 본 발명에 의한 더미 셀을 사용한 강유전체 메모리를 설명하기 전에 더미 셀을 사용한 종래의 강유전체 메모리의 동작에 대해 설명한다.
제37도는 강유전체 커패시터의 분극의 히스테리스 특성, 제38도는 종래의 더미 셀을 사용한 강유전체 메모리의 구성례를 나타낸 도면, 제39도는 제38도에 나타낸 강유전체 메모리의 각 선의 전압 변위를 나타낸다.
제37도에서 분극 P0 및 분극 P1은 각각 데이터의 논리 1 및 논리 0에 대응한다. 횡축은 플레이트선 전압 VPL에 대한 비트선 전압 VBL을 표시한다.
우선 강유전체 메모리의 동작시에는 비트선 전압 VBL과 플에이트선 전압 VPK은 거의 같다. 플레이트선 전압 VPL및 VDPL이 제39도에 나타낸 바오 같이 상승할 경우에는 분극은 제37도의 화살표와 같이 변화하고, 비트선 전압 VBL은 δP0 및 δP1만큼 변화한다. 이 비트선 전압 VBL의 전압 변화에 의거해서 데이터가 판별된다.
이 경우에 더미 셀로부터 공급되는 기준 전압을 사용하여 비트선 전압 VBL과 비교한다. 비교한 전압차를 감지증폭기에 의해 증폭되어, 논리 0인가 논리 1인가가 판별된다. 상기의 동작시의 메모리 셀과 더미 셀의 플에이트 선의 구동 전압은 거의 같은 전압이 공급된다. 상술한 동작에 대해서는 본 명세서의 종래기술항에서 상세히 설명하고 있다.
상술한 바와 같이 종래의 더미 셀을 사용한 강유전체 메모리의 동작에서는 데이터를 판독할 때마다 더미 셀이 구동되므로 반전 피로로 인해 특성이 열화된다. 그 결과 장기간에 걸친 안정된 동작이 불가능해질 우려가 있다.
다음에는 본 발명에 의한 더미 셀을 사용한 강유전체 메모리에 대해 설명한다. 본 발명에 의한 강유전체 메모리는 더미 셀에 기준 전압이 발생하면 더미 셀의 플에이트 선(DPL)의 구동전압은 메모리 셀을 구동전압 PL보다 낮도록 설정된다.
강유전체 커패시터 단체의 반전 피로는 미하라 등이 제시한 바와 같이 커패시터의 구동전압(일본국, 응용물리 64,1188(1995))에 의존한다. 커패시터의 구동전압을 감소시키면 커패시터의 반전 피로는 지수함수적으로 개선된다. 그러나 상기 보고는 커패시터 단체에만 관한 것으로서, 메모리에 대한 응용은 제시하고 있지 않다.
본 발명에 의한 강유전체 커패시터를 사용한 메모리에서는 더미 셀내의 커패시터의 구동전압을 낮게 설정하고 있다. 그 결과 안정된 판독 동작이 가능해진다.
제40도는 플레이트선(PL 또는 DPL)의 구동전압과 비트선(BL 또는 /BL)의 전압간의 일반적 관게를 나타낸다. 플레이트선(PL, DPL)에는 구동전압이 제39도에 나타낸 바와 같이 단위함수와 같이 공급된다. 즉 플레이트 선(PL, DPL)에는 구동전압은, 예를 들어 0V→VP(플레이트선 전압)와 같이 변화한다.
제40도에서 플레이트선의 구동전압이 1.75V 이상의 경우에는 비트선상의 전압차는 강유전체 커패시터의 자발 분극의 방향에 따라 발생한다. 따라서 더미 셀에 의해 이들 2개의 전압차의 중간 전압이 되도록 기준전압을 발생시키면 강유전체 커패시터의 자발 분극의 방향을 용이하게 판별할 수가 있다.
예를 들어 메모리 셀의 플레이트선(PL)의 구동전압을 5V로 유지하고, 더미 셀의 플레이트선(DPL)의 구동전압을 3~4.5V로 설정할 경우에는 비트선 전압 VBL은 2.7V(논리 1에 대해) 또는 1.3V(논리 0에 대해)가 된다. 이 경우에 기준 전압으로서의 비트선(/BL)의 전압 V/BL(자발 분극이 반전할 때)은 1.5~2.5V가 된다. 즉 기준전압은 메모리 셀의 논리 1 및 논리 0에 대한 2개의 전압의 중간에 오도록 설정된다.
이와 같이 더미 셀의 플레이트선의 구동전압을 메모리 셀의 플레이트선의 구동 전압보다 낮게 조정함으로써 적절한 기준전압을 발생시킬 수 있다.
상술한 바와 같이 더미 셀은 데이터를 판독할 때마다 구동되므로 더미 셀의 반전 피로가 메모리 셀과 비교해서 빠리 생긴다. 본 발명에 의한 강유전체 메모리에서는 더미 셀의 반전 피로가 낮은 플레이트선 구동전압으로 인해 감소되므로 장기간에 걸친 안정된 판독 동작을 가능케 할 수가 있다.
제41도는 강유전체 커패시터의 반전 피로의 특성을 타나탠다. 횡축은 반전회수, 종축은 잔류 분극(2xPr)을 각각 표시한다. 잔류분극(2Pr)의 감소는 반전피로의 증대를 가져온다.
강유전체 커패시터를 5V로 구동하고, 강유전체 커패시터를 105회 반전시킬 경우에는 잔류분극(2Pr)은 절반으로 줄어든다. 반면에 강유전체 커패시터를 2V로 구동하고, 강유전체 커패시터를 107회 반전시킬 경우에는 잔류분극(2Pr)은 감소하지 않으며, 강유전체 커패시터에 반전피로가 발생하지 않는다.
이와 같이 더미 셀의 반전피로를 감소시키기 위해서는 플레이트선의 구동전압을 가능한 산 기준전압의 발생 범위내에서 작게 조정하는 것이 바람직하다.
제42도는 플레이트선(PL 또는 DPL)에 구형 펄스의 구동 전압이 공급된 경우의 플레이트 선(PL 또는 DPL)의 구동 전압과 비트선 전압(BL 또는 /BL)간의 일반적 관계를 나타낸다. 즉, 플레이트선(PL 또는 DPL)의 구동 전압은, 예를 들어 0V→VP(플레이트 선 전압)→0V와 같이 변화한다.
제42도에서 강유전체 커패시터의 자발 분극이 반전하지 않을 경우에는 비트선 전압은 제40도의 경우와 같이 극단적으로 증가하지는 않는다. 따라서 기준 전압을 설정하는 마진이 증대한다. 예를 들어 메모리 셀의 플레이트선 구동 전압을 5V로 설정하고, 더미 셀의 플레이트선 구동전압을 1.75~3.5V로 설정할 경우에는 비트선 전압 VBL은 0.68V(논리 1에 대해) 또는 0.08V(논리 0에 대해)가 된다. 이 경우에 기준 전압으서의 비트선(/BL)의 전압 V/BL(자발 분극이 반전할 때)은 02.~0.5V가 된다. 즉 기준 전압은 메모리 셀의 논리 1 및 논리 0에 대한 2개의 전압의 중간에 오도록 설정된다.
따라서 판독 동작을 위해 단위 함수형의 구동 전압을 플레이트선에 공급하는 경우(제40도에 나타낸)에 비해 판독 동작을 위해 구형 펄스의 구동전압을 플레이트선에 공급하는 경우(제42도에 나타낸) 쪽이 더미 셀의 플레이트선 구동전압을 보다 낮게 설정할 수가 있다.
상술한 본 발명에 의한 더미 셀을 사용한 강유전체 메모리에서는 메모리 셀과 더미 셀의 플레이트선에 각각 상이한 전압을 인가한다. 그러나 전압을 발생하는 전원의 산포를 고려하면, 메모리 셀과 더미 셀에 각각 상이한 전용의 전원을 마련하는 것보다는 동일한 전원을 사용하는 것이 바람직하다.
제43도는 본 발명에 의한 더미 셀을 사용한 강유전체 메모리의 구성례를 나타낸다. 제43도에 나타낸 강유전체 메모리에서는 메모리 셀(302)과 더미 셀(304)이 병렬로 배열되고, 동일한 전원(도시하지 않음)에 접속되어 있다. 그러나 공급 타이밍은 메모리 셀(302)과 더미 셀(304)에 따라 다르다.
또한 더미 셀(304)의 플레이트선(DPL)의 구동 전압을 감소하기 위해 강유전체 커패시터(306)와 직렬로 커패시터(308) 또는 레지스터(제43도에는 커패시터(304)만이 도시되어 있음)을 접속한다. 구체적으로 말하자면 강유전체 커패시터에 커패시터(308)를 접속하여 강유전체 커패시터(308)의 산포를 보상함으로써 안정된 동작이 가능한 강유전체 메모리를 실현할 수가 있다.
상술한 바와 같이 본 발명에 의한 더미 셀을 사용한 강유전체 메모리에서는 더미 셀의 강유전체 커패시터의 구동전압은 메모리 셀의 강유전체 커패시터의 그것보다 낮게 설정된다. 따라서 더미 셀의 반전 피로가 감소되어, 장기간에 걸친 안정된 데이터의 기입·판독 동작을 기대할 수가 있다.
또한 본 발명에 의한 다른 강유전체 메모리를 제안한다. 본 발명에 의한 강유전체 메모리는 일본국 특공평7-13877에 개시된 종래의 강유전체 메모리에 관한 문제점을 해결할 수 있다.
본 발명에 의한 강유전체 메모리에서는 전원이 공급되면 플레이트선과 비트선의 전위가 VCC/2의 전압으로 설정된다. 이어서 각 워드선마다 워드선의 전위가 상승하고, 대응하는 플레이트선의 전위가, Vα 및 Vβ를 각각 제1 및 제2의 소정 전압이라 할 때, VCC/2→(VCC/2+Vα)→(VCC-Vβ)→VCC/2와 같이 변화한다.
이렇게 하여 데이터의 판독·기입 동작이 실행된다. 모든 메모리 셀의 잔류분극이 축적 전하로 변화한 후에는 강유전체 메모리는 DRAM 모드로 설정된다.
상술한 데이터 판독 방법에 의하면 전원이 공급되면 데이터의 재현동작이 실행된다. 따라서 더미 셀의 특성에 관계없이 안정된 데이터의 판독·기입 동작이 가능해진다.
또한, 본 발명은 이들 실시예에 한정되는 것이 아니며, 본 발명의 범위를 일탈하지 않은 한, 기타의 개량이나 변형이 가능함은 물론이다.
다음에 본 발명에 의한 3종류의 최적 강유전체 메모리에 대해 설명한다. 그러나 다음에 설명하는 발명의 내용이 상술한 발명에 반드시 필수적인 것은 아니다.
(1) 제1의 최적 강유전체 메모리 장치
제1의 최적 장치의 발명은 통상 강유전체 메모리 장치, 특히 게이트제어 다이오드의 게이트 절연막으로서 강유전성 물질을 사용한 불휘발성 메모리 동작을 실행하기 위한 강유전체 메모리 장치에 관한 것이다.
우선 본 발명에 의한 상기 강유전체 메모리의 배경에 대해 설명한다.
종래에는 불휘발성 강유전체 메모리 장치로서 EEPROM, 플래시 메모리 등이 사용되어 왔다. 그러나 이들 메모리는 기입 동작을 위해 10~12V의 고전압을 필요로 하므로, 다른 반도체 메모리 장치와 같이 단일 전압(예를 들어 5V)으로 이들 메모리 장치를 동작시키기가 어려운 문제가 있다. 또한 이들 메모리는 기입 속도가 느리므로 기입 시간이 길어지는 문제가 있다.
최근에는 고전압의 필요성이나 긴 기입 시간 등과 같은 상술한 문제점을 해결하기 위하여 게이트 절연막으로 PZT(PbZr0.52Ti0.48O3) 등의 강유전성 물질을 사용한 강유전체 메모리가 개발되었다. 이와 같은 메모리의 동작에는 3종류의 방식이 알려져 있는 데, 제1의 방식은 강유전체 커패시터의 축적 용량의 변화를 검출하는 것이고, 제2의 방식은 강유전성 물질의 잔류분극에 의한 레지스터의 변화를 검출하는 것이며, 제3의 방식은 강유전성 물질의 잔류분극을 이용하여 다이오드의 도통을 제어하는 것이다.
제1의 방식에 관해서는 Ramtron사에 의해 FRAM(Ramtron사의 상표)이 제안되어 있다. 이 메모리에서는 정보를 축적하는 커패시터의 유전체로서 강유전성 물질을 사용함으로써 단위 면적당의 축적 용량을 증가시킨다. 그러나 시판되고 있는 것은 셀 구성이 (2Tr+2C)의 것을 사용하므로, 메모리의 집적도를 향상시키기가 어려웠다.
또한 종래의 DRAM과 같이 셀 구성이 (1Tr+1C)의 FRAM도 개발되었으나, 실용상으로 사용에는 이르지 못하고 있다.
한편, 제2의 방식에 관해서는 미국의 Radiant사에 의해 SFRAM(Static FRAM)에 개발되어 있다. 이 메모리는 실리콘 기판상에 강유전체 박막을 적층한 다음, 그 상부에 산화물 반도체 박막을 형성한 것이다. 강유전체 박막의 잔류분극에 의해 산화물 반도체 박막의 레지스터의 변화를 검출하는 것이다. 다음에는 제44(a)도 및 제44(b)도에 의해 SFRAM을 설명한다(미국 특허 제5,070,385호 참조).
제44(a)도는 종래의 반도체 박막 레지스터를 사용한 강유전체 메모리 셀의 단면도를 나타낸다. 제44(a)도에서는 p형 실리콘기판(481)상에 종래의 한 쌍의 n 채널 MISFET(482, 483)를 형성한 후에 엷은 Ti막을 통해 Pt층을 형성한다. 이와 같이 형성한 Pt층을 패턴화함으로써 하부 전극(플레이트)(484)을 형성한다. 그 후에 PLZT(Pb0.89La0.02Zr0.40Ti0.60O3)로 된 강유전체 박막을 적층하고 패턴화 처리를 실시하여 하부 전극(484)를 덮는다.
또한 산화물 반도체 박막을 적층한다. 이 박막을 패턴화하여 반도체층(486)을 형성한다. 이어서 층간 절연막(487)에 형성된 접촉구멍 및 접속배선층(488)을 통해서 반도체층(486)의 양단을 각각 한 쌍의 n채널 MISFET(482, 483)의 소스·드레인 영역의 한 쪽에 접속한다.
제44(b)도는 제44(a)도에 나타낸 강유전체 메모리 장치의 개략도를 나타낸다. 강유전체 메모리 장치에 정보를 기입할 경우에는 한 쌍의 n채널 MISFET의 n채널 MISFET(483)를 비트선(492)에 접속하고, n채널 MISFET(482, 483)의 게이트 전극에 워드선(490)을 접속한다. 워드선(490)에 전압을 인가하면 n채널 MISFET(483)은 ON이 되고, n채널 MISFET(482)은 OFF가 된다. 이 때에 플레이트선(491)을 통해 비트선(490)과 하부전극(484)간에 전압을 인가하면 강유전체 박막(485)이 분극된다.
이 경우에 비트선(492)이 저 전압일 경우에는분극의 전계 벡터는 p형 실리콘기판(481)측의 방향이 된다. 따라서 반도체층(486)에 과잉의 전자가 보존되어, 반도체층(486)은 저레지스터 상태가 된다.
한편, 비트선(492)이 고 전압일 경우에는 분극의 전계 벡터는 p형 실리콘 기판(481)측의 반대 방향이 된다. 따라서, 반도체층(486)은 전자의 공핍 상태(depletion state)가 되어서, 고레지스터 상태가 된다. 따라서, 반도체층(486)의 레지스터치에 의해 논리 1 또는 논리 0을 기억하게 된다.
다음에 제45(a)도 및 제45(b)도에 의해 강유전성 물질의 잔류분극에 의한 레지스터의 변화를 검출하는 다른 제2의 방식에 대해 설명한다. 제45(a)도는 종래의 1Tr형 MFS-FET(금속 강유전성 반도체 FET)로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도이다. 제45(b)도는 제45(a)도에 나타낸 종래의 강유전체 메모리 장치의 개략도이다. 이 강유전체 메모리 장치는 일본국 특개평 4-192173에 개시되어 있다.
제45(a)도 및 제45(b)도에서 p형 웰영역(4101)상에 n+형 소스·드레인 영역(4103, 4102)이 형성된 후에 게이트 절연막으로서 PLZT 등의 강유전체 박막(4104)이 형성되고, 그 상부에 게이트 전극(4105)이 형성된다. p형 웰영역(4101)과 접속되어 있는 n+형 소스영역(4103)과 게이트 전극(4105)간에 전계 벡터가 하향으로 되도록 전압을 인가하면 강유전체 박막(4104)은 분극된다.
이 분극에 의해 p형 웰영역(4101)과 강유전체 박막(4104)간의 경계 영역에 전자가 축적되어, 평상시 ON 상태가 발생하여 정보가 반영구적으로 기억된다. 이 경우에 인가하는 전압을 반전하여 평상시 OFF 상태를 발생시켜, 정보를 기억하여도 좋다.
기억된 정보를 판독할 때는 초기에 선택한 비트선(BL1)(4106)의 전위를 0V로 설정하고, 감지증폭기(4112)에 접속된 기준선(RL1)(4113)의 기준 전압을 VCC(전원전압)/2가 되도록 예비 충전하고, 선택한 플레이트선(PL1)(4108)에 5V의 전압을 공급한다.
이 때에 데이터가 변화하지 않도록 선택한 워드선(WL1)(4107)에도 5V의 전압을 공급하고, 비선택된 플레이트선 (PL2, ……)(4108) 및 비선택된 워드선(WL2, ……)(4107)을 부동상태(floating state)로 한다.
이 경우에 논리 1이 MFS-FET에 기억되어, MFS-FET가 공핍형 FET로서 기능하고 있으면 선택한 비트선(4106)의 전압이 서서히 상승하여, 최종적으로 그 전압이 기준전압 VCC/2보다 높아진다. 이 때에 감지증폭기(4112)가 능동상태가 되면 비트선(4106)의 전압은 5V로 상승하고, 기준선(4113)의 전압은 0V로 강하한다. 이들의 전위를 검출함으로써 정보를 판독할 수가 있는 것이다.
이와 같은 MFS-FET에서는 강유전성 물질은 산화물이므로 p형 웰영역(4101)과 강유전체 박막(4104)간의 경계 영역에 SiO2막(도시하지 않음)이 형성된다. 이 SiO2막으로 인하여 동작 전압이 증가할 뿐 아니라 트랩준위(trap level)가 발생한다. 따라서 강유전체 박막(4104)내에 전하가 가지 정합되어 잔류분극에 의해 공급되는 전하를 소거하는 문제가 생긴다.
또한 강유전체 박막(4104)의 적층 온도가 높으면 강유전체 박막(4104)을 구성하는 원소가 p형 웰영역(4101)에 확산된다. 즉 원소가 실리콘 기판으로 확산하여 메모리 장치의 특성이 열화된다. 따라서 이와 같은 문제를 해결하기 위하여 제46(a)도에 나타낸 MFIS(금속 강유전성 절연체 반도체)나 제46(b)도에 나타낸 MFMIS(금속 강유전성 금속절연체 반도체)로 구성된 강유전체 메모리가 제안되어 있다. 제46(a)도 및 제46(b)도에서 제45(a)도 및 제45(b)도의 소자와 간은 소자에 대해서는 같은 부호를 붙인다.
제46(a)도에 나타낸 MFIS로 구성된 강유전체 메모리에서는 p형 웰영역(4101) 상, 즉 실리콘 기판의 표면에 SiO2막(4114)을 형성한 다음, 그 상부에 강유전체 박막(4104)을 형성한다. 이 경우에는 SiO2막(4114)을 형성함으로써 박막(4104)을 구성하는 원소가 실리콘 기판에 확산되는 것을 방지한다.
제46(b)도에 나타낸 MFMIS로 구성된 강유전체 메모리에서는 MFIS의 잔류분극의 보존 특성을 개선하기 위하여 SiO2막(4114)과 강유전체 박막(4104)간에 강유전체 박막(4104)에 대한 정합성이 좋은 Pt막을 개재시킨다. 즉, Pt막, 즉 부유게이트(115)의 존재에 의해 양질의 강유전체 박막(4104)을 형성할 수가 있다(일본국 특개평 7-202035 참조).
그러나 이러한 종래의 강유전체 메모리에서는 메모리 셀이 일부만 선택될 경우에는 강유전체 메모리의 분극 특성이 열화된다. 이와 같은 분제를 해결하기 위하여 강유전체 박막과 워드선간에 2단자 스위치 소자를 개재하는 방법이 일본국 특개평 7-106450에 제안되어 있다.
다음에는 제47(a)도 및 제47(b)도에 의해 상기의 방법에 대해 설명한다.
제47(a)도는 종래의 강유전체 박막과 워드선간에 2단자 스위치 소자가 형성된 강유전체 메모리의 메모리의 단면도이다. 제47(b)도는 제47(a)도에 나타낸 강유전체 메모리의 개략도이다. 제47(a)도 및 제47(b)도에서 제45(a)도 및 제45(b)의 소자와 같은 소자에 대해서는 같은 부호를 붇인다.
즉, 선택된 메모리 셀과 워드선 및 비트선의 1개만이 공통으로 접속되어 있는 경우에는 메모리 셀은 반선택 상태가 된다. 메모리 셀에 논리 1 및 논리 0을 기입하면, 게이트 전극과 소스·드레인 영역중의 하나간에 항전압(coersive voltage) Vc보다 낮은 중간 전압이 상호간에 역방향으로 교호로 인가된다. 따라서 진성 Ec의 결핍이라는 현상이 발생하여 분극특성이 열화된다. 그 결과 뜻하지 않게 정보를 재기입하여야 할 경우가 생긴다.
제47(a)도에서는 상기의 문제를 해결하기 위하여 강유전체 박막(4104)과 강유전체 메모리 셀의 게이트 전특(4105)간에 2단자 스위치 소자(4116)를 개재한다. 제47(b)도에는 강유전체 메모리 셀의 개략 등가회로가 나타나 있다.
상기의 강유전체 메모리의 변형례에서는 원래의 강유전체 메모리(일본국 특개평 7-454794에 개시된 것)와 마찬가지로 게이트 전극(4105)이 워드선(4107)에 접속되고, n+형 드레인 영역(4102)이 비트선(4106)에 접속된다. 또한 n+형 소스영역(4103)은 소스전극(4118)을 통해 접지되고, p형 웰영역(4101)(또는 p형 기판)은 기판 접속 전극(4117)과 기판배선 전극(4119)을 통해 집적회로의 최소 전압으로 고정된다.
이와 같이 2단자 스위치소자(4116)를 개재함으로써 전압에 대한 분극의 특성 PrV는 큰 각형비(rectangular ratio)를 갖는 PrV 곡선을 나타낸다. 따라서 ON 상태의 상승 단부와 OFF 상태의 하강 단부는 각각 예리해진다. 그러므로 반선택이 이루어지드라도 분극치가 인가 전압에 의해 변화하는 것을 방지할 수가 있다. 그 결과 진성 Ec의 결핍으로 인한 분극 특성을 열화를 절감할 수가 있다.
다음에 제48(a)도 및 제48(b)도에 의해 강유전성 물질의 잔류분극에 의한 다이오드의 도통을 제어하는 제3의 방식에 대해 설명한다 제48(a)도는 종래의 게이트제어 다이오드 혼합형 DRAM(Dynamic Random Access Memory) 메모리 셀의 단면도이다. 제48(b)도는 제48(a)도에 타나낸 종래의 게이트제어 다이오드 혼합형 DRAM의 구성도이다. 상기의 DRAM은 WIPO 91-13465에 개시되어 있다.
제48(a)에서 p형 기판(4121)상에는 n+형 영역(4122)이 형성되어, p-n 접합 다이오드를 형성하고 있다. 이어서 절연막(4123), 강유전체막(4124), 게이트전극(4125)으로 구성된 강유전체 게이트가 형성되어 p-n 접합 다이오드를 덮고 있다. 이렇게 하여 게이트 제어 다이오드(4126)가 형성된다.
제48(b)도에는 많은 게이트 제어 다이오드(4126)가 매트릭스 형상으로 배열되어, 행 디코더(4127)와 열 디코더(4129)에 접속되어 있다. 또한 게이트 제어 다이오드(4126)는 판독·기입회로(4131)와 게이트 제어회로(4132)에 의해 제어된다. 도면에서 보호 128, 130은 각각 X출력 버퍼와 Y출력 버퍼를 표시한다.
그러나 이 게이트 제어 다이오드 매트릭스형 DRAM의 명세서에는 상세한 동작 원리와 상세한 회로 구동방식이 기재되어 있지 않다.
상술한 제1 및 제2의 방식의 강유전체 메모리 장치는 각각 FET 구성으로 되어 있어서, 축적 커패시터를 필요로 한다. 따라서 강유전체 메모리 장치는 복잡한 구조와 복잡한 구동동작을 갖는다. 또한 상술한 강유전체 메모리 장치는 집적도의 개선이 곤란하다.
특히 제45(b)도에 나타낸 구동 방법에서는 정보를 판독할 경우에 플레이트선(4108)과 워드선(4107)의 전압을 5.0V(=Vcc)로 설정한다. 그 결과 비트선(4106)에 접속된 n+형 드레인 영역(4102)을 형성하는 p-n 접합은 전방으로 편기(bias)되어 도통하게 된다. 따라서 정보의 존재여부에 불구하고 비트선(4106)은 충전되어, 메모리 동작이 실행되지 않을 우려가 있다.
또한 상술한 바와 같이 제47(a)도에 나타낸 강유전체 메모리의 변형례의 경우에는 정보를 기입할 때 편기전압을 인가하는 방식으로서, 이 때에 강유전체 박막(4104)의 게이트 전극(4105)과 n+형 드레인영역(4102)사이의 삽입된 부분만이 분극된다(특개평 7-45794에 개시된 것). 이와 같이 분극 조건하에서는 안정된 메모리 셀의 동작을 실시하기가 곤란한 문제가 있다.
상기의 제3의 방식에서는 통상적인 개념만이 개시되어 있을 뿐, 상세한 동작원리나 상세한 구동 방법이 개시되어 있지 않다. 따라서 제3의 방식을 실용상으로 아용하기가 곤란하다.
다음에 본 발명의 개요를 설명한다.
본 발명의 목적은 강유전체 메모리 장치를 제공하는 데 있다. 본 강유전체 메모리 장치의 구성은간단하게 되어 있으므로 메모리 장치의 집적도가 개선된다. 또한 메모리 장치의 구동방법도 간단하다. 또 메모리 장치의 분극 특성이 열화도 감소할 수가 있다. 이와 같은 장점에 의해 상술한 문제점을 제거할 수가 있다.
제49도는 본 발명에 의한 강유전체 메모리 장치의 동작 원리를 설명하기 위한 간이 구성례의 단면도이다. 다음에 제49도에 의해 본 발명의 개요를 설명한다. 부호 409, 410, 411, 412는 각각 워드선, 중간층 절연막, 커버막, 바트선을 표시한다.
(1) 상기의 목적은 제1의 1도 전영역(402)과 반대 도전영역(401)간에 형성된 p-n 접합의 적어도 일부를 덮도록 게이트부(408)를 형성하며, 상기 게이트(408)는 게이트 절연막(404~406)을 가지며, 상기 게이트 절연막(404~406)의 일부에는 강유전성 물질을 사용한 게이트제어 다이오드와; 상기 반대 도전 영역(401)과 p-n 접합을 형성하는 제2의 1 도전영역(403)을 구비하고; 상기 제2의 1 도전영역(403)은 게이트 전극(407)에 전기적으로 접속된 것을 특징으로 하는 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 메모리 셀은 FET 구성이 아닌 다이오드 구성으로 된다. 따라서 메모리 셀의 구조가 간단해진다. 또한 이 메모리는 종래의 다이오드 매트릭스형 메모리(예를 들어 프로그래머블 ROM)의 구동과 마찬가지 기능을 한다. 따라서 플레이트선이나 플레이트 전압등의 여분의 요소를 필요로 하지 않으므로 간단한 구동작용을 기대할 수가 있다.
또한 제48(b)도에 나타낸 종래의 게이트제어 다이오드 매트릭스형 DRAM과는 달리 특정한 게이트 제어회로(4132)가 없어도 종래의 다이오드 매트릭스형 메모리와 마찬가지의 구동 동작이 가능하다. 따라서 구동회로의 구조가 간단해진다.
(2) 상기의 목적은 게이트부(408)가 절연막(404)과, 강유전체막(406)과, 게이트 전극(407)을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (1)항의 강유전체 메모리 장치에 의해서도 달성할 수 있다.
상기 강유전체 메모리 장치에 의하면 반대 도전영역(401), 즉 반도체 기판과 강유전체막(406)간에 절연막이 개재되어 있다. 따라서 경계면 영역의 특성이 개선되어, 강유전체막(406)을 구성하는 원소의 확산을 방지할 수가 있다.
(3) 상기의 목적은 게이트부(408)가 절연막(404), 부유 게이트(405), 강유전체막(406)을 순차적으로 적층하여 구서오디는 것을 특징으로 하는 상기 (1)항의 강유전체 메모리 장치에 의해서도 달성할 수 있다.
상기 강유전체 메모리 장치에 의하면 절연막(404)과 강유전체막(406)간에 부유게이트(405)가 개재되어 있다. 따라서 부유게이트(405)상에는 강유전체막(406)과의 접속엉이 양호한 강유전체막(406)이 형성된다. 그 결과 양질의 강유전체막(406)이 형성된다.
또한 상기의 강유전체 메모리 장치는 강유전성 물질로 된 것 이외에는 종래의 MISFET와 마찬가지 구성으로 되어 있다. 따라서 강유전체 메모리 장치를 제조할 때는 CMOS 등의 주변회로도 동시에 형성할 수가 있으므로 강유전체 메모리 장치의 제조 공정이 간단해진다.
(4) 상기의 목적은 강유전체막(406)과 게이트 전극(407)간의 제1의 면과 상기 제1의 면에 대향하는 게이트 전극(407)의 제2의 면중의 하나의 면에 금속·유전체·금속 구조의 2단자 스위치 소자를 개재한 것을 특징으로 하는 상기(2) 및 (3)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체막(406)과 게이트 전극(407)간의 제1의 면, 및 제1의 면에 대향하는 게이트 전극(407)의 제2의 면중의 하나의 면에 금속·유전체·금속 구조, 즉 MIM 구조의 2단자 스위치 소자를 개재하고 있다. 그러므로 강유전체막(406)의 분극 특성은 예리한 각형비를 갖는 양호한 특성이 된다. 따라서 기입동작의 반복으로 인한 분극특성의 열화가 감소되어, 정보의 기입 에러를 방지할 수가 있다.
(5) 상기의 목적은 반대 도전영역(401)이 1 도전 반도체기판상이 어레이 형상으로 배열된 반대 도전형의 웰영역이며; 제1의 1 도전영역(402)과 제2의 1도전영역(403)이 상기 웰영역에 형성되며; 상기 제1의 1 도전영역(402)이 불순물 농도가 상기 제2의 1 도전영역(403)의 불순물 농도보다 높은 것을 특징으로 하는 상기 (1)~(4)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 반대 도전형 웰영역, 즉 제1의 1 도전영역(402)에 형성된 2개의 1 도전공핍 영역중의 하나는 4x1018~3x1020cm-3의 고 불순물 농도를 갖는다. 따라서 p-n 접합의 항복 전압이 감소되고, 다른 제2의 1 도전영역(403)은 역류방지 다이오드로서 작용한다.
본 강유전체 메모리 장치는 종형 양극성 트랜지스터와 같은 구성의 메모리 셀을 갖는다. 그러므로 강유전체 메모리 장치를 제조할 때는 판독전류의 검출용 소자를 종형 양극성 트랜지스터와 마찬가지로 동시에 형성할 수가 있다. 따라서 강유전체 메모리 장치의 제조공정이 간단해진다.
(6) 상기의 목적은 제1의 1 도전영역(402)이 1 도전영역, 반대 도전영역 및 1 도전영역으로 된 종형 양극성 트랜지스터 구조를 구성하는 내측 1 도전영역이며; 상기 반대 도전영역(401)이 상기 종형 양극성 트랜지스터 구조를 구성하는 반대 도전영역이며; 제2의 1 도전영역(403)이 상기 종형 양극성 트랜지스터 구조를 구성하는 다른 1 도전영역이며; 상기 제1의 1 도전영역(402)의 불순물 농도가 상기 제2의 1 도전영역의 불순물 농도보다 높은 것을 특징으로하는 상기 (1)~(4)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 장치는 종형 양극성 트랜지스터와 같은 구조의 메모리 셀을 갖는다. 따라서 강유전체 메모리 장치를 제조할 때는 판독전류 검출용의 소자를 종형 양극성 트랜지스터와 마찬가지로 동세에 형성할 수가 있다. 따라서 강유전체 메모리 장치의 제조 공정이 간단해진다. 또한 종형 양극성 트랜지스터의 베이스 콜렉터 접합에 대응하는 p-n 접합은 역류방지 다이오드로 작용할 수가 있다.
(7) 상기의 목적은 제1의 1 도전영역(402)이 절연기판상에 형성된 다결정 반도체 박막에 형성된 1 도전영역, 반대 도전영역 및 1 도전영역 구조로 구성된 1도전영역이며; 상기 반대 도전영역(401)이 (401)이 1 도전영역 구조를 구성하는 반대 도전영역이며; 제2의 1 도전영역(403)이 1 도전영역, 반대 도전영역 및 1 도전영역 구조를 구성하는 다른 1 도전영역이며; 상기 제1의 1 도전영역(402)의 불순물 농도가 상기 제2의 1 도전영역의 불순물 농도보다 높은 것을 특징으로 하는 상기(1)~(4)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 메모리 셀을 보다 얇게 할 수 있으므로 메모리의 제조원가가 저감된다. 또한 본 강유전체 메모리 장치는 제45(a)도에 나타낸 종래의 산화물 반도체를 사용한 메모리 셀에 비해 안정된 동작이 가능하다. 또 구동회로도 간단해진다.
(2)~(4)항에 나타낸 바와 같이 상술한 구조에서는 게이트부(408)를 역순으로 순차적으로 적층한다.
(8) 상기의 목적은 제1의 1 도전영역의 적어도 표면이 많은 양의 결정 결함을 포함하는 것을 특징으로 하는 상기 (1)~(7)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기 강유전체 메모리 장치에 의하면 제1의 1 도전영역(402)에 많은 양의 결정 결함이 형성되어 있다. 따라서 게이트 제어 다이도드의 역전류 IR가 증가한다.
본 발명의 기타 목적과 그 이외의 특징에 대해서는 도면을 참조한 다음의 상세한 설명에 의해 명백해질 것이다.
먼저 본 발명에 의한 강유전체 메모리 장치의 제1실시예를 제50(a)도~제51(c)에 의해 설명한다. 제50(a)도는 본 발명에 의한 제1 실시예의 종형 양극성 트랜지스터 구조를 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제50(b)도는 제50(a)도에 나타낸 메모리 셀의 동작 특성을 나타낸다. 제50(c)는 강유전체 박막에 인가된 전계의 분극 변화를 나타낸 설명도이다. 제51도는 제50(a)도에 나타낸 메모리 셀을 사용한 메모리 매트릭스의 회로 구성을 나타낸 설명도이다.
제50(a)에서는 p형 실리콘 기판에 제1의 n형 불순물을 선택적으로 도입하여 매트릭스 구조로 배열된 n형 웰영역(422)이 형성되어 있다. 이 때에 n형 웰영역(422)에는 불순물 농도가 4x1018~3x1020cm-3의 범위의 불순물 농도의 영역이 형성된다. n형 웨영력(422)에는 불순물 농도가 각각 1x1019cm-3의 제1의 p+형 영역(423)과 제2의 p+형 영역(424)이 형성되는 것이 바람직하다.
제1의 p+형 영역(423)과 제2의 p+형 영역(424)간의 거리는 0.5~5.0μm, 바람직하기는 2.0μm로 설정한다. 또한 주변회로를 형성하는 영역에도 동일한 구조를 동시에 형성한다. 이 경우에 제1의 p+형 영역(423) 및 제2의 p+형 영역(424)는 각각 에미터영역 및 콜렉터 영역이 된다. 이렇게 하여 종형 양극성 트랜지스터 구조를 형성한다.
두께가 0.5~3㎛인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 PZT(PbZr0.52Ri0.48O3) 박막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 적층막을 형성한다. 제1의 p+형 영역(423)과 n형 웰영역(422)에 형성된 p-n 접합의 일부를 덮도록 적층막을 패턴화함으로써 게이트 절연막(425), 부유게이트(426), PZT 박막(427) 및 게이트전극(428)을 형성한다.
또한 두께 0.2~0.5μm의 범위, 바람직하기는 0.3μm인 SiO2막(430)으로 된 내측 절연막을 형성한 후에 제1의 p+형 영역(423)에 접속할 배선층을 워드선(429)으로서 형성한다. 이어서 두께가 0.5~1.0μm의 범위, 바람직하기는 0.8μm인 PSG막(431)으로 된 커버막, 게이트 전극(428) 및 제2의 p+형 영역(424)을 대략적으로 도시한 접속 배선층을 통해 비트선(432)에 접속한다.
상술한 구조에서는 제1의 p+형 영역(423), n형 웰영역(422) 및 게이트부(425~428)가 게이트제어 다이오드를 형성하고, 제2의 p+형 영역(424) 및 n형 웰영역(422)이 역류방지 다이오드를 형성한다.
다음에 강유전체 메모리 셀의 제1 실시예의 동작 특성을 제50(b)도 및 제50(c)도에 의해 설명한다.
제50(b)도는 강유전체 메모리 셀의 제1의 p+형 영역(423)과 n형 웰영역(422)에 의해 형성된 p-n 접합 다이오드, 즉 게이트제어 다이오드의 특성을 나타낸다. 제50(b)도의 실선은 PZT 박막(427)의 잔류 분극이 제50(c)도에 나타낸 -Pr측에 있을 때의 특성을 표시한다. 제50(c)도에 나타낸 -Pr측에 있을 때의 특성을 표시한다. 제50(c)의 점선은 양호한 각형비를 갖는 이상적인 잔류분극 특성을 표시한다.
종래의 플레이트제어 다이오드의 동작 특성에 대해서는 잘 알려져 있다. 그러나 본 발명은, 예를 들어 전계유기접합(field-induced junction)(A. S. Grove, Physics an d Technology of Semiconductor Devices, p.305~310 참조)을 지향하고 있다. 이 구조에서는 소정의 전압보다 높은 전압이 인가되면 역전류 IR가 생긴다. 역전류 IR가 생겼을 때의 게이트 전압은 제1의 p+형 영역(423)의 불순물 농도와 그 표면의 결정 결함의 양에 의존한다.
이 결정 결함은 제1의 p+형 영역(423)의 표면에 Fe나 Ni 등의 깊은 준위를 형성하는 이온을 자기 정합함으로써 형성하거나, 또는 10~100ppm의 농도의 Fe나 Ni을 함유한 수용액을 제1의 p+형 영역(423)의 표면에 선택적으로 스핀 코팅하여 가열처리함으로써 형성할 수가 있다. 본 발명의 명세서에서 많은 양의 결정 결함을 함유한다는 말은 의도적으로 결정 결합을 도입한다는 뜻이다. 따라서 특별히 하한치가 있는 것은 아니다.
게이트 제어 다이오드에서는 게이트부(425~428)의 일부에 강유전체로 된 PZT 박막(427)을 사용한다. 따라서 미리 게이트부에 전계를 인가해 두면 PZT 박막(427)이 잔류 분극이 생겨서, 강유전체 메모리 장치는 불휘발성 메모리 특성을 가지게 된다.
즉, 예를 들어 비트선(432)에 5V(Vw)를 인가하고, 워드선(429)에 0.0V를 인가할 경우에는 PZT 박막(427)에 분극이 생긴다. 이 경우에는 전압을 끊어도 분극은 잔류 분극으로서 잔존하게 된다.
이 잔류분극에 의해 p-n 접합에 역전류 IR가 흘러서, 즉 평상시 ON 상태가 발생하여 논리 1의 정보가 기입된다. 정보를 판독할 때는 비트선(432)에 2.0V(Vr)의 전압을 인가하고, 워드선(429)에 0.0V의 전압을 인가한다. 이 때에 게이트제어 다이오드는 역방향으로 편기된다. 논리 1의 정보가 미리 기입되어 있을 경우에는 역전류 IR가 생겨서, 게이트제어 다이오드를 도통한다.
반면에 비트선(432)에 0.0V의 전압을 인가하고, 워드선(429)에 5.0V의 전압을 인가할 경우에는 PZT 박막(427)에 역방향의 분극이 생긴다. 또 이 경우에 전압을 끊어도 분극은 잔류분극으로서 잔존하게 된다.
이 잔류 분극에 의해 p-n 접합에 역전류 IR가 흐르지 않아서, 즉 평상시 OFF 상태가 발생하여 논리 0의 정보가 기입된다. 정보를 판독할 때는 비트선(432)에 2.0V의 전압을 인가하고, 워드선(429)에 0.0V의 전압을 인가한다. 이 때에 게이트제어 다이오드는 역방향으로 편기된다. 논리 0의 정보가 미리 기입되어 있을 경우에는 역전류 IR가 생기지 않으므로, 게이트제어 다이오드는 비도통이 된다.
제51도는 상기의 강유전체 메모리 셀이 매트릭스형상으로 배열된 강유전체 메모리 장치를 나타낸다.
제51도에서 강유전체 메모리 셀을 구성하는 게이트제어 다이오드(433)의 p형 영역은 워드선(WL0, WL1, ……)에 접속된다. 또한 강유전체 메모리 장치를 구성하는 게이트제어 다이오드(433)의 게이트 전극과 역류방지 다이오드(434)의 p형 영역은 비트선(BL0, BL1, ……)에 접속된다.
각 비트선(BL0, BL1, ……)은 열선택 트랜지스터를 통해 감지증폭기(435)에 접속된다. 각 워드선(WL0, WL1, ……)은 행선택 트랜지스터를 통해 0V 또는 2.0V의 전압이 인가된다.
강유전체 메모리 장치에 정보를 기입할 때는 비선택 비트선과 비선택 워드선에 각각 2.5V(Vw/2)가 공급되고, 논리 1이 기입되도록 선택된 비트선 및 선택된 워드선에는 각각 5V 및 0.0V가 공급된다.
반면에 논리 0을 기입할 때는 선택된 바트선 및 선택된 워드선에 각각 0..0V 및 5.0V가 공급된다.
미리 기입되어 있는 정보를 판독할 때는 비선택 비트선은 부유상태로 설정하고, 비선택 워드선은 2.0V로 유지시킨다. 이 때에 선택된 셀의 비트선에 접속된 열선택 트랜지스터에 열선택 신호를 인가하여 선택된 비트선에 2.0V를 인가하고, 선택된 워드선에 접속된 행선택 트랜지스터의 게이트 전극에 행선택 신호를 인가하여 선택된 워드선에 0.0V를 인가한다.
이와 같이 게이트부에 강유전성 물질을 사용한 게이트제어 다이오드(433)와 역류방지 다이오드(434)로 메모리셀을 구성함으로써, 종래의 다이오드 매트릭스 어레이의 경우와 거의 같은 동작으로 강유전체 메모리 장치를 구동할 수가 있다.
상술한 동작에서는 판독전압(Vr)으로서 2.0V를 사용하였다. 그러나 판독 전압은 2.0V에 한정되는 것은 아니며, 예를 들어 기입전압(Vw)의 절반 전압 Vw/2, 즉 2.5V이어도 된다.
또한 감지증폭기(35)등의 주변회로를 종형 양극성 트랜지스터로 구성함으로써 주변회로를 메모리 셀과 같은 공정으로 제조할 수가 있다. 따라서 제조공정이 간단해진다.
또한 정보를 축적하는 축적 용량이 불필요하므로 (1Tr+1C) 구조의 메모리에 비해 강유전체 메모리 장치의 집적도를 크게 할 수가 있다. 예를 들어 제1의 p+형 영역(423) 및 제2의 p+형 영역(424) 방향의 길이, 즉 메모리 셀의 길이를 5.0μm, 메모리 셀의 폭을 2.0μm로 설정하면, 64Mbit의 강유전체 메모리 장치를 40mmx16mm의 칩면적으로 실현할 수가 있다.
상기의 설명에서는 게이트 절연막(425)과 PZT 박막(427)간에 부유게이트(426)가 개재되어 있었다. 상기와 같은 구조에 의해 PZT 박막(427)을 안정하게 적층할 수 있으며, 실리콘 경계면에 대한 악영향을 방지할 수가 있다. 그러나 부유게이트(426)은 본 발명에 의한 강유전체 메모리 장치에 필수적인 요소는 아니다.
다음에는 본 발명에 의한 제2 실시예인 종형 양극성 트랜지스터 구조의 강유전체 메모리 장치를 제52도에 의해 설명한다.
제52도는 본 발명에 의한 제2 실시예의 종형 양극성 트랜지스터 구조를 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다.
제52도에서는 n형 실리콘기판(441)에 제1의 p형 불순물 및 n형 불순물을 교호로 선택적으로 도입하여 매트릭스 구조로 배열된 제2의 p형 영역(442), n형 영역(443) 및 제1의 p형 영역(444)으로 구성된 종형 양극성 트랜지스터 구조를 형성한다.
이 때에 제1의 p형 영역(444)의 불순물 농도는 항복전압을 제어하기 위해 4x1018~3x1020cm-3인 범위, 바람직하기는 1x1019cm-3로 설정한다.
이 경우에는 주변회로를 형성하는 영역에도 동일한 구조를 동시에 형성한다. 이 때에 제2의 p형 영역(442)은 콜렉터 영역, n형 영역(443)은 베이스영역 및 제1의 p형 영역(444)은 에미터 영역이 된다. 이렇게 하여 종형 양극성 트랜지스터 구조가 형성된다.
또한 제1 실시예와 마찬가지로 SiO2막, Pt 박막 PZT 박막 및 Ti막을 순차적으로 적층하여 적층막을 형성한다. 제1의 p형 영역(444)과 n형 영역(443)에 형성된 p-n 접합의 일부를 덮도록 적층막을 패턴화함으로써 게이트 절연막(445), 부유게이트(446), PZT 박막(447) 및 게이트 전극(448)을 형성한다.
또한, SiO2막(450)으로 된 내측 절연막을 형성한 후에 제1의 p형 영역(444)에 접속할 배선층을 워드선(449)으로서 형성한다. 이어서 PSG 막(451)으로 된 커버막, 게이트 전극(448) 및 제2의 p형 영역(442)을 대략적으로 도시한 접속 배선층을 통해 비트선(442)에 접속한다.
상술한 구조에서는 제1의 p형 영역(444), n형 영역(443) 및 게이트부(445~448)가 게이트 제어 다이오드를 형성하고, 제2의 p형 영역(442) 및 n형 영역(442)이 역류방지 다이오드를 형성한다.
제2 실시예의 강유전체 메모리 장치의 동작 특성도 제1 실시예의 강유전체 메모리 장치의 경우와 실질적으로 동일하다. 또한 제2 실시예의 전반적인 구성과 구동 방법도 제1 실시예의 강유전체 메모리의 경우와 실질적으로 동일하다.
또한 제2 실시예의 강유전체 메모리 장치에서는 적어도 임의의 영역간에 소정의 마진을 필요로 하므로 강유전체 메모리 셀의 폭이 증가한다. 이러한 점을 제외하고는 제2 실시예의 강유전체 메모리 장치는 제1 실시예의 강유전체 메모리 장치와 그 특징이 동일하다.
다음에는 본 발명에 의한 제3 실시에인 박막 반도체층을 갖는 강유전체 메모리 셀을 제53도에 의해 설명한다. 제53도는 본 발명에 의한 제3 실시예의 강유전체 메모리 셀의 단면도이다.
제53도에서는 우선 석영기판(461)상에 두께가 10~30μm인 범위, 바람직하기는 20μm의 SiO2막(462)을 스페터링법에 의해 적층하고, 그 상부에 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 적층한다. 그 후에 이 막들을 패턴화하여 게이트전극(463)을 형성한다. 이어서 약 800℃의 기판 온도에서 10~70μm인 범위, 바람직하기는 40μm의 PZT 박막을 그 상부에 적층한다. 패턴화함으로써 PZT 박막(467)을 형성한다.
또한 PVCD법(플라즈마 CVD 법)에 의해 약 350℃의 기판 온도에서 5~15μm인 범위, 바람직하기는 10μm의 SiO2막을 적층한다. 이 SiO2를 패턴화함으로써 게이트 절연막(465)을 형성한다. 그 후에 450~550℃의 기판 온도에서 5~15μm인 범위, 바람직하기는 8μm의 비정실 실리콘막을 적층한다. 다음에 레이저 어닐링함으로써 재결정화하여 다결정 실리콘막으로 된 i형의 박막 반도체층을 형성한다.
이어서, 이 박막 반도체층에 비소(As)를 도입하여 n형으로 한 후에 게이트 전극(463)의 크기에 맞추어서 박막 반도체층을 패턴화함으로써 메모리 셀을 독립된 섬형상 영역으로 분리한다.
또한 마스크(도시하지 않음)를 사용하여 붕소(B)를 선택적으로 도입하여 제1의 p형 영역(466)과 제2의 p형 영역(468)을 형성한다.
이 때에 제1의 p형 영역(466)과 제2의 p형 영역(468)간에 삽입된 영역은 n형 영역(467)이 된다.
이어서, 새로운 마스크(도시하지 않음)을 사용하여 붕소(B)를 도입하여 4x1018~3x1020cm-3인 범위, 바람직하기는 1x1019의 불순물 농도를 갖는 p+형 영역을 형성한다.
그러나 제1의 p형 영역(466)을 형성하는 제1의 붕소 도입공정과 제2의 p형 영역(468)을 형성하는 제2의 붕소 도입 공정에서 4x1018~3x1020cm-3인 범위, 바람직하기는 1x1019의 불순물이 도입되는 경우에는 이 제2의 붕소 도입공정은 불필요하다.
다음에 제1 실시예와 마찬가지로 두께가 0.2~0.5μm인 범위, 바람직하기는 0.3μm의 SiO2막(470)으로 된 내측 절연막을 형성한 후에 제1의 p형 영역(466)에 접속할 배선층을 워드선(469)으로서 형성한다. 이어서 두께가 0.5~10μm인 범위, 바람직하기는 0.8μm의 PSG막(471)으로 된 커버막 및 제2의 p형 영역(468)을 대략적으로 도시한 접속 배선층을 통해 비트선(472)에 접속한다.
이 경우에 게이트 전극(463)은 제2의 p형 영역(468)을 통해 비트선(472)에 접속된다.
상술한 구조에서는 제1의 p형 영역(466), n형 영역(467) 및 게이트부(463~465)가 게이트제어 다이오드를 형성하고, 제2의 p형 영역(468) 및 n형 웰영역(467)이 역류방지 다이오드를 형성한다.
제3 실시예의 강유전체 메모리 장치의 동작 특성도 제1 실시예의 강유전체 메모리 장치의 경우와 실질적으로 동일하다. 또한 제3 실시예의 전반적인 구성과 구동방법도 제1 실시예의 강유전체 메모리 경우와 실질적으로 동일하다.
강유전체 메모리 장치의 제3 실시예에서는 메모리 셀을 형성하는 박막 반도체층을 사용하여 주변 회로를 구성하는 박막 트랜지스터(TFT)를 형성한다. 이 경우에는 박막의 동작 속도를 증대하기 위해서 불순물을 상이한 각 영역에 도입하여 nin형의 TFT를 형성한다.
제3 실시예의 강유전체 메모리 장치에서는 고품질의 다결정 반도체로 된 박막 반도체 장치를 사용한다. 이 고품질의 다경정 반도체는 능동 매트릭스형 액정표시 분야에서 실용화되고 있는 비정질 반도체를 재결정화하여 제조한다. 따라서 양호한 동작 특성을 확보할 수 있음과 동시에 강유전체 메모리 장치의 제조원가가 현저히 저감된다.
0.5μm 룰을 적용하여 메모리를 제조할 때믄, 메모리의 길이는 3.0μm, 폭은 1.5μm가 된다. 이 경우에 16Mbit 강유전체 메모리 장치의 칩면적은 약 14mmx7mm=98mm2이 된다. 따라서 집적도가 현저히 향상된다.
제3 실시예의 강유전체 메모리 장치에서는 게이트 전극(463)상에 PZT 박막(464)이 형성되므로, PZT 박막(464)의 적층공정중에 PZT를 구성하는 원소가 반도체층에 확산하는 것을 방지한다. 따라서 제3 실시예에서는 제1 실시예의 경우와는 달리 부유게이트를 형성할 필요가 없다. 그러나 비정질 막의 재결정화를 위한 레이저 어릴링 공정이나 도입되는 불순물의 농도를 활성화하기 위한 어닐링 공정에서 원소가 반도체층에 확산하는 것을 방지하기 위해서는 PZT 박막(464)과 게이트 절연막(465)간에 부유게이트를 형성할 수도 있다.
또한 상기의 제3 실시예에서는 기판으로서 석영기판(61)을 사용하였다. 그러나 기판은 석영기판에 한정되는 것은 아니며, 사파이어 등과 같은 기타의 기판도 사용할 수가 있다. 또 실리콘 기판을 열산화해서 표면에 산화막을 형성한 절연기판을 사용할 수 있다.
또한 상기의 제3 실시예에서는 석영기판상에 CVD 법에 의해 형성한 SiO2(462)을 형성하였다. 그러나 반드시 SiO2막(462)이 필요한 것은 아니다. 또 접촉 성능을 향상시키기 위해 Pt로 된 게이트 전극을 형성할 경우에는 그 하부층에 엷은 Ti막을 형성할 수도 있다.
상기에서 제1~제3 실시예에 대해 설명하였다. 제47(a)도 및 제47(b)도에 나타낸 강유전체 메모리 장치의 변형례의 경우와 동일한 이들 실시예의 동작에 있어서는, 논리 1과 논리 0의 기입동작이 여러번 반복되므로 정보에 기입 에러가 생기는 문제가 있었다.
다음에는 상기의 문제점을 제54(a)도 및 제54(b)도에 의해 설명한다. 제54(a)도 및 제54(b)도는 제50(a)도, 제52도 및 제53도에 나타낸 제1~제3 실시예의 강유전체 메모리 장치에 관한 문제점을 나타낸 설명도이다.
제54(b)도에 나타낸 바와 같이 실선으로 표시된 강유전체 박막(406)의 분극 특성은 양호한 각형비를 갖는 이상적인 분극 특성과는 다르다. 따라서 제54(a)도에 나타낸 바와 같이 정보의 기입시에는 반선택의 메모리 셀에는 반선택의 전압을 교호로 공급하게 된다. 분극점은 이력 곡선상을 분극을 감쇠하면서 반복적으로 이동한다. 최종적으로는 메모리에 기입된 논리 1의 정보가 소거된다.
또한 메모리 셀에 논리 0의 정보가 기입되어 있는 경우에도 마찬가지 동작이 이루어져서 메모리 셀에 기입된 논리 0의 정보가 소거된다.
상술한 바와 같이 본 제1~제3실시예의 셀구조에서는 기입 동작이 여러번 반복되므로 기입 에러가 생긴다. 그러므로 플래시 메모리와 마찬가지로 모든 메모리 셀에 일괄해서 논리 0을 기입하고, 그 후에 선택된 메몰리 셀에 논리1을 기입할 필요가 있다. 따라서 제1~제3 실시예의 강유전체 메모리 장치를 DRAM과 같이 동작시키기는 곤란하다.
분극 특성의 이력곡선을 점선으로 표시된 이상적인 특성으로 설정할 경우에는 반선택된 메모리 셀에 반선택된 전압을 인가하드라도 분극치는 변화하지 않는다. 이 경우에는 기입동작이 여러번 반복되드라도 분극특성의 열화가 감소되므로, 기입 에러도 감소된다.
이와 같은 이상적인 분극 특성을 확보하기 위하여 제47(a)에 나타낸 바와 같이 강유전체 박막과 비트선(제47(a)의 경우에는 워드선)간에 2단자 스위치 소자를 개재시켜서 이력 곡선을 정의 방향 및 부의 방향으로 전환(shift)시킨다. 이 경우에는 기입 전압은 항전압 Vc와 2단자 스위치 소자의 ON 전압 Von의 합계보다 약간 높아야 한다. 따라서 제1~제3 실시에의 강유전체 메모리 장치에 대해서는 2단자 스위치소자의 ON 전압 Von만큼 높은 전압이 필요하다.
다음에 제55도에 의해 강유전체 메모리 장치의 제4실시예에 대해 설명한다. 제55도는 제4 실시예의 2단자 스위치 소자로서 MIM 소자를 사용한 강유전체 메모리 장치의 단면도이다.
제55도에 나타낸 강유전체 메모리 장치에서는 제50(a)도에 나타낸 제1 실시예의 강유전체 메모리 장치와는 달리, 게이트전극(428)상에 Ta전극(436), Ta2O5박막(437) 및 Ta 전극(438)으로 된 MIM 소자가 형성된다. 기타의 구성은 제50(a)도에 나타낸 제1 실시예의 강유전체 메모리 장치와 마찬가지이다.
이 경우에는 MIM 소자의 ON 전압 Von은 Ta2O5박막(437)의 두께에 의존한다. 이 ON 전압 Von은 약 1.5~5.0V, 적어도 항전압 Vc 정도로 설정하는 것이 바람직하다.
그러나 ON 전압 Von을 5.0V로 할 경우에는 구동전압은 8~10V가 필요하다. 그러나 외란(disturbance)은 거의 일어나지 않는다.
MIM 소자를 형성한 경우에는 기입 또는 판독 동작시에 MIM 소자의 I층으로 작용하는 Ta2O5박막(437)과 PZT 박막(427)간의 Ta 전극에 전하가 축적된다. 메모리 셀에 논리 1이 기입되면 메모리 셀은 평상시 ON 상태가 된다. 따라서 기입 또는 판독 동작 직후에 이 축적전하를 인출하는 전압을 인가하여 전위를 0V로 재설정하는 조작은 반드시 필요하는 것은 아니다.
상기의 제4 실시예에서는 제50(a)도에 나타낸 제1 실시예의 게이트부에 MIM 소자를 형성한 구성으로 제4 실시예를 설명하였다. 그러나 MIM 소자의 형성은 제52도 및 제53도에 나타낸 제2 및 제3 실시예의 구성에도 적용할 수가 있다.
또한 상기의 제4 실시에서는 2단자 스위치 소자가 Ta 전극(436), Ta2O5박막(437) 및 Ta 전극(438)으로 된 MIM 소자인 것으로 설명하였다. 그러나 2단자 스위치 소자는 그와 같은 물질에 한정되는 것은 아니며, MIM 소자로서 잘알려진 여러 가지 물질도 사용할 수가 있다. 또 2단자 스위치 소자는 MIM 소자에만 한정되는 것이 아니라, 다이오드를 역방향의 직렬로 접속했을 때 얻어지는 특성을 갖는 기타의 스위치이어도 된다.
상기의 각 실시예에서는 강유전체 박막으로 PZT를 사용하였다. 그러나 강유전체 박막은 PZTDP 한정되는 것은 아니며, PLZT, BaTiO3, PbTiO3, Bi4Ti3O12등의 다른 강유전체 박막도 적용이 가능하다.
또한, 상기 각 실시예에서는 부유게이트로서 Pt를 사용하였다. 그러나 다결정 실리콘을 부유게이트로 사용할 수도 있다.
다결정 실리콘을 부유게이트로서 사용할 경우에는 다결정 실리콘 막상에 PZT를 직접 적층하기가 곤란하기 때문에 다결정 실리콘상에 IrO2막을 통해 PZT를 적층하는 것이 바람직하다. 이 경우에는 부유게이트로서 다결정 실리콘을 이용하므로 게이트 SiO2의 계면조건이 개선되어, 제조의 수율이 증가하고, 동작의 안정성이 향상된다(일본국 전자재료, 1994, 가을호, p.27~32).
또한, 상기 각 실시예에서는 p-n-p 구조를 사용하여 게이트제어 다이오드와 역류방지 다이오드를 구성하였다. 그러나 이들 다이오드는 n-p-n 구조로도 구성할 수가 있다. 또한 이들 다이오드는 실리콘에 한정되는 것은 아니며, SiGe 혼합 결정 등의 다른 IV족 반도체, 및 GaAs 등의 III-V족 화합물 반도체를 사용할 수도 있다.
상기의 바와 같이 본 발명은 다음과 같은 특징이 있다.
본 발명에 의하면 메모리 셀은 게이트제어 다이오드로 구성되며, 게이트 전극은 역류방지 다이오드에 접속된다. 따라서 셀구조가 간단해져서, 집적도가 향상된다.
또한 메모리 셀은 다이오드 매트릭스 어레이로 구성된 PROM과 거의 같으므로, 구동 동작이 간단해지고, 확실한 동작을 기대할 수가 있다.
또, 강유전체 박막과 비트선간에 MIM 소자를 삽입함으로써 분극 특성이 열화되는 것을 방지하여, 기입 및 판독 동작을 가능케 한다.
그리고 본 발명은 이들 실시예에 한정되는 것이 아니고, 본 발명의 범위에서 일탈하지 않는 한다른 변경이나 변형이 가능하다.
(2) 제2의 최적 강유전체 메모리 장치
본 발명의 제2의 최적 장치는 통상 강유전체 메모리 장치와 그 구동방법에 관한 것이며, 특히 게이트 절연막으로 상유전성 물질로 된 MISFET를 사용하여 불휘발성 메모리 동작을 실행하는 강유전체 메모리 장치와 그 구동방법에 관한 것이다.
먼저 본 발명에 의한 상기 제2의 최적 강유전체 메모리의 배경에 대해 설명한다.
종래에는 불휘발성 반도체 메모리 장치로서 PROM, 플래시 메모리 등이 사용되어 왔다. 그러나 이들 메모리는 기입동작을 위해 10~12V의 고전압이 필요하기 때문에 다른 반도체 메모리 장치와 같이 단일 전압(예를 들어 5V)에 의해 이들 메모리를 동작하기가 곤란한 문제가 있다. 또한 이들 메모리는 빠른 기입 속도로 동작할 수 없기 때문에 기입 시간이 길어지는 문제가 있다.
최근에는 고전압의 필요성이나 기입시간이 길어지는 상기와 같은 문제점을 해결하기 위하여 게이트 절연막으로서 PZT(PbZr0.52Ti0.48O3) 등의 강유전성 물질을 사용한 강유전체 메모리가 개발되었다. 이러한 강유전체 메모리의 동작 방법에는 2종류의 방식이 알려져 있는데, 제1의 방식은 강유전체 커패시터의 축적용량의 변화를 검출하는 것이며, 제2의 방식은 강유전성 물질의 잔류분극에 따른 레지스터의 변화를 검출하는 것이다.
제1의 방식에 대해서는 FRAM(Ramtron사 상표)이 제안되어 있다. 이 메모리에서는 정보를 축적하기 위한 커패시터의 유전체로서 강유전성 물질을 사용함으로써 분극 반전에 수반하는 축적용량의 변화를 검출한다. 그러나 현재 시판되어 있는 것은 (2Tr+2C)의 셀 구성이므로 메모리의 집적도를 향상시키기가 곤란하다. 또한 파괴 판독을 초래할 수도 있다.
한편 강유전성 물질의 잔류분극에 따른 레지스터의 변화를 검출하는 제2의 방식에 대해서는 1Tr형 MFS-FET(금속 강유전성 반도체 FET)가 개발되었다.
제56(a)는 종래의 1Tr형 MFS-FET로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도이다. 제56(b)는 제56(a)에 나타낸 종래의 강유전체 메모리 장치의 개략도이다. 이 강유전체 메모리 장치는 일본국 특개평 4-192173에 개시되어 있다.
제56(a)도 및 제56(b)에서는 p형 웰영역(581)에 n+형 소스·드레인영역(582, 583)이 형성된 후에, 게이트 절연막으로 PLZT등의 강유전체 박막(584)이 형성되고, 이어서 그 상부에 게이트 전극(585)이 더 형성되어 있다. p형 웰영역(581)과 접속되어 있는 n+형 소스영역(583)과 게이트 전극(585)간에 전계 벡터가 하향이 되는 전압을 인가하면 강유전체 박막(584)은 분극된다.
이 분극은 전압이 0V가 되어도 잔규 분극으로서 잔존하므로 p형 웰영역(581)과 강유전체 박막(584)간의 경계영역에 전자가 축적되어 평상시 ON 상태가 되고, 정보는 반영구적으로 기억된다. 이 경우에 전계를 반전하여 평상시 OFF 상태로 하여도 정보를 반영구적으로 기억시킬 수가 있다.
기억된 정보를 판독할 때는 처음에 선택한 비트선(BL1)의 전위를 0V로 설정하고, 감지증폭기(592)에 접속된 기준선(RL1)의 기준전압을 Vcc(전원전압)/2로 예비 충전하고, 선택된 플레이트선(PL1)(588)에 3.3V의 전압을 공급한다.
이 때에 데이터가 변화하지 않도록 선택된 워드선(WL1)에도 3.3V의 전압을 공급하고, 비선택 플레이트선(PL2, ……)(588)과 비선택 워드선(WL2, ……)을 부유상태로 설정한다.
이 경우에 논리 1이 MFS-FET에 기억되어 있고, 이 MFS-FET가 평상시 ON형 FET, 즉 공핍 FET로서 작용하고 있으면 선택된 비트선(586)의 전압은 서서히 상승하여, 최종적으로는 전압이 기준전압 Vcc/2보다 높아진다. 이 때에 감지증폭기(592)가 능동상태가 되면 비트선(586)의 전압은 3.3V로 상승하고, 기준선(592)의 전압은 0V로 강하한다. 이들 전위를 검출함으로써 정보를 판독하는 것이다.
제56(b)도에서 부호 589, 590 및 591은 각각 강유전체 메모리 셀, 워드선택 디코더 드라이버 및 플에이트 선택 디코더 드라이버를 표시한다.
이와 같은 MFS-FET에서는 강유전성 물질이 산화물이므로 SiO2막(도시하지 않음)이 p형 웰영역(581)과 강유전체 박막(584)간의 경계 영역에 형성된다. 이 SiO2막으로 인하여 동작 전압이 상승할 뿐 아니라, 트랩 레벨이 생긴다. 따라서 강유전체 박막(584)에 전하가 자기 정합되어 잔류분극에 의해 자기 정합된 전하가 소거되는 문제가 생긴다.
또한, 강유전체 박막(584)의 적층 온도가 높으면 강유전체 박막(584)를 구성하는 원소가 p형 웰영역(581)에 확산한다. 즉, 원소가 실리콘 기판에 확산하여, 메모리 장치의 특성이 열화된다. 따라서 이와 같은 문제를 해결하기 위하여 제57(a)도에 나타낸 MFIS(금속 강유전성 절연체 반도체)구성이나 제57(b)도에 나타낸 MFMIS(금속 강유전성 금속 절연체 반도체) 구성의 강유전체 메모리가 제안되었다. 제57(a)도 및 제57(b)도에서 제56(a)도의 소자와 동일한 것에 대해서는 동일한 부호를 붙이고 있다.
제57(a)도에 나타낸 MFIS 구성의 강유전체 메모리에서는 p형 웰영역(581), 즉 실리콘 기판면에 SiO2막이 형성된 후, 그 상부에 강유전체 박막(584)이 형성되어 있다. 이 경우에는 SiO2막을 형성함으로써 실리콘 기판에 강유전체 박막(584)을 구성하는 원소가 확산되는 것을 방지한다.
제57(b)도에 나타낸 MFMIS 구성의 강유전체 메모리에서는 MFIS의 잔류분극의 축적 특성을 향상시키기 위하여 SiO2막(594)과 강유전체 박막(584)간에 강유전체 박막(584)과의 정합성이 좋은 Pt막을 형성한다. Pt막 즉 부유게이트(595)를 형성함으로써 양질의 강유전체 박막(584)을 형성할 수 있는 것이다(일본국 특개평 7-202035 참조).
상기 제1 및 제2의 방식의 강유전체 메모리 장치는 각각 축적 커패시터를 필요로 한다. 따라서 강유전체 메모리 장치는 복잡한 구조와 복잡한 구동 동작이 된다. 또한 현재로서는 확실한 동작을 위한 구체적인 구동회로에 대해 제안된 것이 없다.
특히 제56(b)도에 나타낸 구동 방법에서는 정보를 판독할 때 플레이트선(588)과 워드선(587)의 전압이 3.3V로 설정되어 있다. 그 결과 비트선(586)에 접속된 n+형 드레인 영역(582)을 형성하는 p-n 접합은 순방향으로 편기되어 도통상태가 된다. 따라서 정보의 존재 여부에 불구하고 비트선(586)은 충전되어, 메모리 동작을 할 수 없게 된다.
다음에 본 발명의 개요를 설명한다.
본 발명의 목적은 강유전체 메모리 장치를 공급하는 데 있다. 본 발명의 강유전체 메모리 장치의 메모리 셀은 간소화되어 메모리 장치의 집적도가 향상된다. 또한 메모리 장치의 구동방법도 간단해진다. 그리고 또한 메모리 장치의 확실하고 신뢰성 있는 구동방법이 제공된다. 이와 같은 점이 상슬한 결점들을 제거해 준다. 제58도는 본 발명에 의한 강유전체 메모리 장치의 동작 원리를 설명하기 위한 간이 구성례의 단면도이다. 다음에 제58도에 의거해서 본 발명의 개요를 설명한다.
(1) 상기의 목적은 강유전체 메모리 셀이 매트릭스형 상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막(505~507)의 일부에 강유전체막(507)을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 비트선(510) 방향으로 연장한 웰영역(502)에 형성된 소스·드레인영역(503, 504)과; 상기 웰영역(502)을 상기 비트선(510)과 마찬가지로 기입신호선(509)으로서 사용하여 형성된 열선택부를 갖추며; 상기 소스·드레인영역(503, 504)중의 하나(503)는 상기 비트선(510)에 접속되고, 상기 소스·드레인영역(503, 504)중의 다른 하나(504)는 상기 워드선(511) 방향의 구동선(512)에 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해 달설할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 비트선(510) 방향으로 연장한 웰영역(502)이 기입신호선(509)이 기입신호선(509)으로서 사용된다. 따라서 기입신호선(509)을 배선하기 위한 여분의 공간이 필요하지 않으므로 집적도를 향상시킬 수가 있다.
(2) 상기 목적은 게이트 절연막이 절연막(505), 부유게이트(506) 및 강유전체막(507)을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (1)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리에 의하면 절연막(505)과 강유전체막(507)간에 부유게이트(506)가 형성된다. 따라서 종래의 MFMISD와 마찬가지로 고품질의 강유전체막(507)을 확실하게 제공할 수가 있다. 또한 게이트 전극(508)에 전압을 인가하여 강유전체막(507)을 분극할 때에는 소정의 임계전압 Vth을 갖는 평상이 OFF 상태를 확실하게 실현할 수가 있다.
(3) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기 (1) 및 (2)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)는 각 칩마다 트리밍된다. 따라서 강유전체 메모리 셀에 논리 1을 기입할 때는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정된다.
(4) 상기의 목적은 (a) 모든 기입신호선(509)에 전원전압(Vcc)을 인가하고; (b) 모든 게이트 전극(508)을 접지전위로 설정하고; (c) 비트선(510)과 구동선(512)을 부유시키고; (d) 상기 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
이와 같이 상기의 강유전체 메모리 장치의 구동방법에 의하면 전압을 인가함으로써 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다. 따라서 본 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지의 동작이 가능하다.
(5) 상기의 목적은 (a) 비트선(510)과 구동선(512)을 제2의 전위(약 Vcc/2)로 설정하고; (b) 선택된 기입 신호선(509)을 접지전위로 설정하고; (c) 선택된 워드선(511)을 제3의 전위(Vcc/2)로 설정하고; (d) 비선택 워드선(511) 및 기입 신호선(509)을 제2의 전위(약 Vcc/2)로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기(1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 정보를 강유전체 메모리에 기입할 경우에 비선택 워드선(511)과 비선택 비트선(510)이 제2의 전위(약 Vcc/2)로 설정된다. 따라서 제56(b)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와 같은 기입 에러 등을 수반하는 불안정한 동작이 발생하지 않는다.
(6) 상기의 목적은 (a) 기입신호선(509)을 접지전위로 설정하고; (b) 구동선(512)을 제2의 전위(약 Vcc/2)로 설정하고; (c) 선택된 워드선(511)을 제1의 전위(약 Vcc/2)로 설정하고; (d) 선택된 비트선(510)을 접지전위측으로 설정하고; (e) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출함으로써 상기 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 제56(b)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와 비교해서 플레이트선에 대응한 기입신호(509)이 접지전위로 설정된다. 따라서 비트선(510)에 접속된 비선택 소스·드레인 영역 (503, 504)중의 하나(503)의 p-n 접합이 순방향으로 편기되어, 메모리 셀이 확실하게 동작한다.
(7) 상기의 목적은 (a) 기입신호선(509) 및 구동선(512)을 접지전위로 설정하고; (b) 선택된 워드선(511)을 전위(약 Vcc/2)로 설정하고; (c) 비트선(510)을 제2의 전위(약 Vcc/2)측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출함으로써 상기 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 정보를 (6)항에 기재한 것과는 다른 구동방법으로 판독할 수 있다. 따라서 강유전체 메모리 장치의 다양한 구동 방법이 제공된다.
(8) 상기의 목전은 강유전체 메모리 셀이 매트릭스 형상으로 배역되고, 상기 각 강유전체 메모리 셀은 게이트 절연막(505~507)의 일부의 강유전체막(507)을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 각 강유전체 메모리 셀마다 섬형상의 웰영역(502)에 각각 형성되고, 상기 웰영역(502)과 상기 소스·드레인 영역 (503, 504)중의 하나(503)는 서로 단락되어 비트선(510)에 공통으로 접속되는 소스·드레인영역(503, 504)과; 워드선(511)으로서 전계효과 트랜지스터의 게이트전극(508)을 사용하여 형성된 행선택 수단을 갖추며; 상기 소스·드레인 영역(503, 504)중의 다른 하나 (504)는 워드선(511) 방향의 구동선(512)에 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 웰영역(502)과 상기 소스·드레인 영역(503, 504)중의 하나 (503)는 서로 단락 되어, 비트선(510)에 공통으로 접속된다. 그러므로 비트선(510)을 사용하여 정보의 기입 동작을 할 수가 있다. 따라서 기입 신호선이 불필요하여, 집적도가 향상된다.
(9) 상기의 목적은 게이트 절연막이 절연박(505), 부유게이트(506) 및 강유전체막(507)을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (8)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막(505)과 강유전체막(507)간에 부유게이트(506)가 형성된다. 따라서 종래의 MFMIS와 마찬가지로 고품질의 강유전체막(507)을 확실하게 제공할 수가 있다. 또한 게이트 전극(508)에 전압을 인가하여 강유전체막(507)을 분극할 때에는 소정의 임계 전압 Vth을 갖는 평상시 OFF 상태를 확실하게 실현할 수가 있다.
(10) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기(8) 및 (9)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)는 각 칩마다 트리밍된다. 따라서, 강유전체 메모리 셀에 논리 1을 기입할 대는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정된다.
(11) 상기의 목적은 (a) 모든 비트선(510)에 전원 전압(Vcc)을 인가하고; (b) 모든 게이트 전극(508)을 접지전위로 설정하고; (c) 구동선(512)을 부유시키고; (d) 상기 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기(8)~(10)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
이와 같이 상기의 강유전체 메모리 장치의 구동방법에 의하면 전압을 인가함으로써 모든 강유전체 메모리 셀의 정보가 일관해서 소거된다. 따라서 본 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지의 동작이 가능하다.
(12) 상기의 목적은 (a) 구동선(512)을 제2의 전위(약 Vcc/2)로 설정하고; (b) 선택된 비트선(510)을 접지전위로 설정하고; (c) 선택된 워드선(511)을 제3의 전위(Vcc/2)로 설정하고; (d) 비선택 워드선(511) 및 비트선(510)을 제2의 전위(약 Vcc/2)로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (8)~(10)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면(5)항과 마찬가지로 정보를 강유전체 메모리에 기입할 경우에 비선택 워드선(511)과 비선택 비트선(510)이 제2의 전위(약 Vcc/2)로 설정된다. 따라서 제56(b)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와 같은 기입 에러 등을 수반하는 불안정한 동작이 발생하지 않는다.
(13) 상기의 목적은 (a) 구동선(512)을 제2의 전위(약 Vcc/2)로 설정하고; (b) 워드선(511)을 제1의 전위(약 Vcc/2)로 설정하고; (c) 선택된 비트선(510)을 접지전위측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출함으로써 상기 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (8)~(10)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 비선택 비트선(510)은 부유상태로 설정된다. 웰영역(502)과 비선택 소스·드레인 영역중의 하나(503)는 서로 단락되어 있으므로 비선택 소스·드레인 영역중의 하나(503)의 p-n 접합은 순방향으로 편기되는 일이 없다. 따라서 메모리 셀이 확실하게 동작한다.
(14) 상기의 목적은 강유전체 메모리 셀이 매트릭스형 상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막의 일부에 강유전체막을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 각 강유전체 메모리 셀마다 섬형상의 웰영역(502)에 각각 형성되고, 상기 월영역(502)과 상기 소스·드레인 영역(503, 504)중의 하나(503)는 서로 단락되어 비트선(510)에 공통으로 접속되는 소스·드레인 영역(503, 504)과; 워드선(511)으로서 전계효과 트랜지스터의 게이트 전극(508)를 사용하여 형성된 행선택 수단과; 상기 소스·드레인 영역(503, 504)과; 워드선(511)으로서 전계효과 트랜지스터의 게이트전극(508)를 사용하여 형성된 행선택 수단과; 상기 소스·드레인 영역(503, 504)중의 다른 하나(504)에는 상기 소스·드레인 영역(503, 504)중의 다른 하나(504)와 p-n 접합을 형성하는 영역을 갖추며; 상기 p-n 접합을 형성하는 영역은 워드선(511)에 공통으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 소스·드레인 영역(503, 504)중의 다른 하나(504)에는, 소스·드레인 영역(503, 504)중의 다른 하나(504)와 p-n 접합을 형성하는 영역이 형성된다. 그러므로 p-n 접합은 역류방지 다이오드로서 작용하여 강유전체 메모리 셀은 분극에 의해 평상시 ON 상태로 동작할 수 있다. 따라서 강유전체 메모리 장치의 전반적인 구성은 다이오드 매트릭스 어레이로 구성된 PROM의 것과 거의 동일하다.
(15) 상기의 목적은 게이트 절연막이 절연막(505), 부유게이트(506) 및 강유전체막(507)을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (14)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막(505)과 강유전체박(507)간에 부유게이트(506)가 형성된다. 따라서 종래의 MFMIS와 마찬가지로 고품질의 강유전체막(507)을 확실하게 제공할 수가 있다.
(16) 상기의 목적은 (a) 선택된 비트선(510)과 접지전위로 설정하고, 선택된 워드선(511)을 전원전압(Vcc)에 설정하며; (b) 비선택된 워드선(511)과 비선택 비트선(510)을 제2의 전위(약Vcc/2)로 설정하고; (c) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 상기 강유전체 메로리 셀에 기입하고; (d) 비선택 워드선(511)과 비선택 비트선(510)을 제2의 전위(약 Vcc/2)로 설정하고; (f) 상기 선택된 강유전체 메모리 셀로부터 데이터를 판독할 때는 강유전체 메모리 셀이 비도통이 되도록 분극하고, 논리 0의 정보를 상기 강유전체 메모리 셀에 기입하는 스템으로 되는 것을 특징으로 하는 상기 (14) 및 (15)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기 (14) 및 (15)항중의 어느 1항의 강유전체 메모리 장치의 구동 방법에 의하여 강유전체 메모리 장치는 랜덤 액세스 메모리로서 동작한다. 따라서 불휘발성 고속 주메모리를 제공할 수가 있다.
또한 (5)항과 마찬가지로 강유전체 메모리에 정보를 기입할 때는 비선택 워드선(511)과 비선택 비트선(510)은 제2의 전위(약 Vcc/2)로 설정된다. 따라서 제56(b)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치의 경우와 같은 에러 기입 등의 불안정한 동작은 발생하지 않는다.
(17) 상기의 목적은 (a) 선택된 워드선(511)을 제1의 전위(약 Vcc/2)로 설정하고; (b) 선택된 비트선(510)을 접지 전위로 설정하고; (c) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출함으로써 상기 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (14) 및 (15)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 비선택 비트선(510)은 부유상태로 설정된다. 소스·드레인 영역(503, 504)중의 다른 하나(504)에는 역류방지 다이오드로서 작용하는 p-n 접합이 형성되므로 비선택 소스·드레인 영역의 하나(503)의 p-n 접합은 순방향으로 편기되는 일이 없다. 따라서 메모리 셀이 확실하게 동작된다.
(18) 상기의 목적은 강유전체 메모리 셀이 매트릭스 형상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막의 일부에 강유전체막을 사용한 1전계 효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 상기 전계효과 트랜지스터는 P채널형 박막 트랜지스터이며; 상기 박막 트랜지스터는 절연기판의 행방향으로 연장한 게이트 전극으로서의 워드선과; 상기 워드선상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 재결정화 다결정 반도체층과; 상기 다결정 반도체층에 접속되어, 상기 워드선과 거의 직각 방향으로 연장한 기입 신호선과; 다결정 반도체층의 기입신호선의 양측에 형성된 소스·드레인 영역으로 구성되며; 상기 소스·드레인 영역중의 하나는 상기 비트선에 공토으로 접속되고, 상기 소스·드레인 영역중의 다른 하나는 워드선 방향의 구동선에 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 FET형 강유전체 메모리 셀은 p채널형 박막 트랜지스터로 구성된다. 따라서 고집적도의 반도체 기억장치를 저가로 제조할 수가 있다. 또한 절연기판상에 워드선이 형성되므로 워드선용의 공간이 불필요하다. 따라서 종래의 박막 반도체 기억장치에 비해 집적도가 향상된다.
(19) 상기의 목적은 소스·드레인 영역의 단부가 기입 신호선의 표면에 형성된 기입 신호선의 측벽의 단부에 대해 자기정합 관계를 가지며, 상기 측벽은 양극의 산화막으로 되는 것을 특징으로 하는 상기(18)의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 양극의 산화막으로 된 기입 신호선을 사용함으로써 소스·드레인 영역을 자기 정합에 의해 형성할 수가 있다. 따라서 강유전체 메모리 제조공정이 간단해지고, 강유전체 메모리 장치의 셀면적이 감소된다.
(20) 상기의 목적은 게이트 절연막이 절연막, 부유게이트 및 강유전체막을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (18) 및 (19)의 강유전체 메모리에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막과 강유전체막간에 부유게이트가 형성된다. 따라서 게이트 전극에 전압을 인가하여 강유전체막을 분극하면, 소정의 임계전압 Vth를 갖는 평상시 OFF 상태를 확실하게 실현할 수가 있다. 또한 비정질 실리콘층의 재결정시의 가열처리와 재결정화 다결정 반도체층에 대한 소스·드레인 영역 형성시의 가열처리에 의해 상기 재결정화 다결정 반도체에 강유전체막을 구성하는 원소가 확산하는 것을 방지할 수가 있다.
(21) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기(18)~(20)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vcc/2)는 각 칩마다 트리밍된다. 따라서 강유전체 메모리 셀에 논리 1을 기입할 때는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정되고, 판독 마진이 향상된다.
(22) 상기의 목적은 (a) 모든 기입신호선에 접지전압을 인가하고; (b) 모든 워드선을 전원전압(Vcc)으로 설정하고; (c) 모든 비트선과 모든 구동선을 접지전위로 설정하고; (d) 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기 (18)~(21)항중의 어느 하나의 강유전체 메모리 장치의 구동 방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 상기와 같이 전압을 인가함으로써 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다. 따라서, 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 동작할 수가 있다.
(23) 상기의 목적은 (a) 비트선과 구동선을 제2의 전위(약 Vcc/2)로 설정하고; (b) 선택된 기입 신호선(509)을 제3의 전압(Vcc/2)으로 설정하고; (c) 선택된 워드선을 접지전위로 설정하고; (d) 비선택 워드선과 기입 신호선을 제2의 전위(약 Vcc/2)으로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (18)~(21)항중의 어느 1항의 강유전체 메모리 장치의 구동 방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동 방법에 의하면 강유전체 메모리에 정보를 기입할 때는 비선택 워드선과 비선택 기입 신호선이 제2의 전위(약 Vcc/2)로 설정된다. 따라서, 제56(b)도에 나타낸 1Tr형 강유전체 메모리 장치의 경우와 같은 에러 기입 등의 불안정한 동작은 발생하지 않는다.
(24) 상기의 목적은 (a) 모든 기입 신호선과 모든 구동선을 제2의 전위(약 Vcc/2)로 설정하고; (b) 선택된 워드선을 접지전위로 설정하고; (c) 선택된 비트선을 접지전위로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하므로써 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기(18)~(21)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 기입신호선이 제2의 전위(약 Vcc/2)로 설정되고, 비트선에 접속된 비선택 소스·드레인 영역중의 하나의 p-n 접합이 순방향으로 편기되는 일이 없으므로, 메모리 셀이 확실하게 동작된다.
(25) 상기의 목적은 (a) 기입 신호선과 구동선을 접지전위로 설정하고; (b) 선택된 워드선을 제1의 전위(약 Vcc/2)로 설정하고; (c) 선택된 비트선을 제2의 전위(약 Vcc/2)로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하므로써 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기(18)~(21)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 정보를 (24)항에 기재한 방법과 다른 방법으로도 판독할 수가 있다. 따라서 강유전체 메모리 장치의 다양한 구동방법이 제공된다.
(26) 상기의 목적은 강유전체 메모리 셀이 매트릭스 형상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막의 일부에 강유전체막을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 상기 전계 효과 트랜지스턴는 p 채널형 박막 트랜지스터이며; 상기 박막 트랜지스터는 절연기판에 어레이형상으로 배열된 게이트 전극과; 상기 게이트 전극의 일부에 형성된 게이트 절연막과; 상기 게이트 절연막의 일부와 상기 게이트 전극에 형성된 재결정화 다결정 반도체층과; 상기 다결정 반도체층에 형성되어, 채널 영역을 개재시키는 소스·드레인 영역과; 상기 게이트 전극에 일부에 전기적으로 접속되어, 소스·드레인 영역중의 하나와 p-n 접합을 형성하는 n형 영역으로 구성되며; 상기 소스·드레인 영역의 다른 하나와 상기 채널영역은 서로 단락되어, 상기 비트선에 공통으로 접속되고; 상기 게이트 전극은 워드선에 공통으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 FET형 강유전체 메모리 셀은 p채널형 박막 트랜지스터로 구성된다. 따라서 고집적도의 반도체 기억장치를 저가로 제조할 수가 있다. 또한 소스·드레인 영역중의 다른 하나에는 소스·드레인 영역중의 다른 하나와 p-n 접합을 형성하는 n형 영역이 형성된다. 따라서 p-n 접합은 역류방지 다이오드로서 작용하여, 강유전체 메모리 셀은 분극에 의해 평상시 ON 상태로 동작한다. 따라서 강유전체 메모리 장치의 전반적인 구조는 다이오드 매트릭스 어레이로 구성되는 PROM의 것과 거의 동일하다. 그 결과 강유전체 메모리 장치의 구조가 간당해진다.
(27) 상기의 목적은 게이트 절연막이 절연막, 부유게이트 및 강유전체막을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (26)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막과 강유전체박간에 부유게이트(506)가 형성된다. 따라서 게이트 전극에 전압을 인가하여 강유 전체막을 분극할 때는 소정의 임계 전압 Vth를 갖는 평상시 OFF 상태를 확실하게 실현할 수가 있다. 또한 비정질 실리콘층의 재결정시의 가열처리와 재결정화 다결정 반도체층에 대한 소스·드레인 영역 형성시의 가열처리에 의해 상기 재결정화 다결정 반도체에 강유전체막을 구성하는 원소가 확산하는 것을 방지할 수가 있다.
(28) 상기의 목적은 (a) 선택딘 비트선을 전원전압(Vcc)으로 설정하고, 선택된 워드선을 접지전위로 설정하며; (b) 비선택 워드선과 비선택 비트선을 제2의 전위(약 Vcc/2)로 설정하고; (c) 상기 선택된 강유전체 메모리 셀로부터 데이터를 판독할 때는 선택된 강유전체 메모리의 도통이 되도록 분극하고; 상기 강유전체 메모리 셀에 논리 1의 정보를 기입하고; (d) 상기 선택된 워드선을 전원전압(Vcc)으로 설정하고, 상기 선택된 비트선을 접지전위로 설정하며; (e) 비선택 워드선과 비선택 비트선을 제2의 전위(약 Vcc/2)로 설정하고; (f) 상기 선택된 강유전체 메모리 셀로부터 데이터를 판독할 때는 상기 선택된 강유전체 메모리 셀이 비도통이 되도록 분극하고, 상기 강유전체 메모리 셀의 데이터를 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (26) 및 (27)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
(26) 및 (27)항중의 어느 1항에 기재된 상기 강유전체 메모리 장치의 구동방법에 의하면 강유전체 메모리 장치는 랜덤 액세스 메모리로서 동작한다. 따라서 불휘발성 고속 주메모리가 제공된다.
또한 (5)항과 마찬가지로 강유전체 메모리에 정보를 기입할 때는 비선택 워드선과 비선택 비트선은 제2의 전위(약 Vcc/2)로 설정된다. 따라서 제56(b)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치의 경우와 같은 에러 기입 등의 불안정한 동작은 발생하지 않는다.
(29) 상기의 목적은 (a) 선택된 워드선을 접지전위로 설정하고; (b) 선택된 비트선을 제1의 전위(약 Vcc/2)로 설정하고; (c) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출함으로써 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (26) 및 (27)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 비선택 비트선이 부유상태로 설정된다. 소스·드레인 영역의 다른 하나에는 역류방지 다이오드로서 작용하는 p-n 접합이 형성되므로, 비선택 소스·드레인 영역중의 하나의 p-i 접합은 순방향으로 편기되는 일이 없다. 따라서 메모리 셀이 확실하게 동작된다.
본 발명의 기타 목적과 상기 이외의 특징에 대해서는 도면을 참조한 다음의 상세한 설명으로 명백해질 것이다.
먼저 본 발명에 의한 제1 실시예인 기입 신호선으로 사용되는 공통 웰영역을 갖는 강유전체 메모리 장치에 대해 제59(a)도~제60(b)도에 의해 설명한다. 제59(a)도는 본 발명에 의한 제1 실시예의 신호선 기입용의 공통 웰영역을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제59(b)도는 제59(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도이다. 제60(a)도 및 제60(b)도는 제59(a)도에 나타낸 제1 실시예의 강유전체 메모리 셀의 동작 특성을 나타낸 설명도이다.
제59(a)도에서는 비트선(BL)(530)과 같이 열선택선 방향으로 공통 p형 웰영역(522)이 형성되어 있다. 다음에 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기은 40μm의 강유전체막으로서 사용되는 PZT 박막 및 Pt막 등의 도전막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(525), Pt막(526), PZT 박막(527)으로 된 게이트 절연막과 게이트 전극(528)을 형성하고, 복수의 게이트 절연막과 게이트 전극(528)의 군을 열선택선 방향으로 배열한다. 제59(a)도에는 게이트 절연막과 게이트전극(528)의 1군만이 표시되어 있다.
다음에 게이트전극(528)을 마스크로서 사용하여 As등의 n형 불순물을 선택적으로 도입함으로써 n형 드레인 영역(523) 및 소스영역(524)을 형성한다. 이어서 p형 웰영역(522)에 기입신호선(T)(529)을, n형 드레인 영역(523)에 비트선(BL)(530)을 게이트 전극(528)에 워드선(WL)(531)을, n형 소스영역(524)에 구동선(D)(532)을 각각 접속한다. 이렇게 하여 강유전체 메모리 셀을 형성한다.
제59(b)도에서는 강유전체 메모리 셀이 미러 대칭형상으로 형성되고, 각 비트선(BL0, BL1, ……)(530)에는 열선택 트랜지스터(533)가 접속됨과 동시에 감지증폭기(534)는 레지스터(535)를 통해 접지전위가 되게 접속된다. 이 열선택 트랜지스터(533), 감지증폭기(534) 및 레지스터(535)는 열선택 수단을 구성한다.
이 감지증폭기(534)는 강유전체 메모리 셀의 형성 공정시에 형성된 p형 웰영역(522)을 베이스 영역으로 하고, n형 드레인영역(523) 및 n형 소스영역(524)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
또한 각 기입신호선(T0, T1, ……)(529)에는 비트선(BL0, BL1, ……)(530)의 경우와 마찬가지로 열선택 수단이 접속되고, 각 워드선(WL0, WL1, ……)(531)과 각 구동선(DL0, DL1, ……)(532)에는 접지전위 또는 1.65V(Vcc/2)의 제1의 전위를 인가하는 행선택 수단이 각각 접속된다.
이와 같은 메모리 구조에서는 p형 웰영역(522)이 기입 신호선(T)으로서 이용된다. 따라서 기입신호선(T)용의 전용 공간이 불필요하므로 강유전체 메모리 장치의 집적도가 향상된다.
제60(a)는 강유전체 메모리 셀의 동작 특성을 나타낸 설명도이며, 제60(b)는 강유전체막에 인가된 전계의 분극을 나타낸 설명도이다.
제60(a)도 및 제60(b)도에서는 모든 비트선(BL)과 구동선(D)이 부유상태로 설정되고, 모든 기입신호선(T)에는 전원전압 Vcc(3.3V)이 공급되고, 모든 워드선(WL)에는 접지전위가 공급되어, 강유전체 메모리를 비도통으로 하고 있다. 이 때에 PZT 막(527)은 -Pr 방향으로 분극이 반전되어 논리 0이 설정된다. 이와 같이 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다.
강유전체 메모리 셀에 논리 1을 기입할 때는 모든 비트선(BL)과 구동선(D)에는 1.65V(Vcc/2)의 제2의 전위가 공급되고, 선택된 기입 신호선(T)에는 0V(접지전위), 선택된 워드선(WL)에는 제3의 전위가 각각 공급된다. 이렇게 하선택된 강유전체 메모리 셀에 논리 1의 데이터가 기입되는 것이다.
이 경우에 비선택 기입 신호선(T)과 비선택 워드선(WL)에는 미리 1.65V의 제2의 전위가 공급되어 있다. 따라서 논리 0의 데이터가 기입된 메모리 셀에 논리 1의 데이터가 기입되는 것을 금지한다.
데이터를 판독할 때에는 메모리 셀의 출력이 논리 1이 되도록 제3의 전위를 +Pr*에 의해 PZT 박막(527)이 +Pr 방향으로 분극하게 설정한다. PZT 박막(527)이 +Pr*에 의해 분극되면 임계전압 Vth가 강하하여, 판독 전위를 인가하면 메모리 셀은 도통이 된다. 그 결과 메모리 셀은 평상시 OFF 상태가 된다.
강유전체 메모리 장치에서는 제3의 전위를 트리밍하기 위하여 강유전체 메모리 장치의 칩내에 다결정 실리콘 퓨즈로 구성된 트리밍 수단을 형성한다. 따라서 가 칩마다 메모리 셀의 특성에 따라 제3의 전위를 융통성 있게 조절함으로써 판독 마진을 향상시키고 있다.
이 경우에 비선택 기입신호선(T)과 비선택 워드선(WL)에는 미리 1.65V인 제2의 전위가 공급되어 있다. 그러므로 데이터를 기입할 때에 정보가 비선택 메로리 셀에 잘못 기입되는 것을 방지할 수 있다. 따라서 기입동작을 안정화 시킬 수가 있다.
강유전체 메모리 셀로부터 정보를 판독할 때는 모든 기입신호선(T)은 접지전위로, 모든 구동선(D)은 1.65V인 제2의 전위로, 선택된 비트선(BL)은 접지전위, 즉 접지전위측이 되도록, 선택된 워드선(WL)은 1.65V(Vcc/2)로 각각 설정된다.
이 경우에 비선택 비트선(BL)은 부유상태로 설정되고, 비선택 워드선(WL)은 0V로 설정된다.
논리 1의 데이터가 미리 메모리 셀에 기입되어 있을 경우에는, 메모리 셀은 판독전압(1.65V)을 인가함으로써 도통이 된다. 이 때에는 비트선(BL)의 전위 변화에 의해 감지증폭기를 통해 정보가 검출된다.
논리 1의 데이터가 미리 메모리 셀에 기입되어 있지 않을 경우, 즉 메모리 셀의 데이터가 논리 0일 경우에는, 메모리 셀은 비도통이 된다. 따라서 비트선(BL)에는 전위 변화가 생기지 않는다.
또한, 제56(a)도에 나타낸 1Tr형 강유전체 메모리 장치와는 달리, 플레이트선에 대응하는 기입신호선(T)은 접지전위로 설정된다. 따라서 비트선(BL)에 접속된 비선택 n형 드레인 영역(523)의 p-n 접합은 순방향으로 편기되는 일이 없으므로, 강유전체 메모리 장치의 메모리 셀은 확실하게 동작한다.
또한 제1 실시예의 강유전체 메모리 장치에서는 다른 판독방법도 적용이 가능하다. 다음에는 이와 같은 판독방법에 대해 설명한다.
이 판독 방법에서는 모든 기입 신호선(T)과 모든 구동선(D)이 접지전위로 설정된 상태에서 선택된 비트선(BL)에 1.65V(Vcc/2)인 제2의 전위를 공급하고, 선택된 워드선(WL)에 1.65V(Vcc/2)인 제1의 전위를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태로 설정되고, 비선택 워드선(WL)은 0V로 설정된다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있는 경우에는 메모리 셀은 판독전압(1.65V)을 인가함으로써 도통이 된다. 이 때에는 비트선(BL)의 전위 변화에 의해 감지증폭기를 통해 정보가 검출된다.
논리 1의 데이터가 미리 메모리 셀에 기입되어 있지않을 경우, 즉 메모리 셀의 데이터가 논리 0일 경우에는, 메모리 셀은 비도통이 된다. 따라서 비트선(BL)에는 전위 변화가 생기지 않는다.
제1 실시예의 강유전체 메모리 장치는 고집적도이 안정된 동작이 특징으로므로 고집적도·저속 파일 메모리로서 활용할 수가 있다.
상기와 같은 제1 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(526)을 형성하였다. 이와 같이 Pt막(526)을 형성하면 Pt막(526)상에 형성된 PZT 박막(527)의 품질이 향상되고, 임계전압이 낮은 평상시 OFF 상태로 확실하게 설정할 수가 있다. 그러나 Pt막(526)은 반드시 필요한 것은 아니다. 즉 PZT 박막(527)을 SiO2막(525)상에 직접 형성할 수도 있다.
다음에는 본 발명에 의한 제2 실시예인 독립된 섬형상 웰영역을 갖는 강유전체 메모리 장치를 제61(a)도 및 제61(b)도에 의해 설명한다. 제61(a)도는 본 발명에 의한 제2 실시예의 독립된 섬형상 웰영역을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제61(b)도는 제61(a)도에 나타낸 강유전체 메모리 셀 패턴의 상면도이다.
제61(a)도에서는 먼저 n형 반도체기판(521)에 비트선(BL)(530)과 마찬가지로 열선택선의 방향으로 독립된 섬형상의 p형 웰영역(522)이 형성되어 있다. 다음에 제1 실시예와 마찬가지로 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유 전체막으로서 사용되는 PZT 박막 및 Pt막 등의 도전막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(525), Pt막(526), PZT 박막(527)으로 된 게이트 절연막을 형성하고, 게이트 전극(528)을 각 p형 웰영역(522)에 형성한다.
다음에 게이트 전극(528)을 마스크로서 사용하여 As 등의 n형 불순물을 선택적으로 도입함으로써 n형 드레인영역(523) 및 n형 소스영역(524)을 형성한다. 이어서 p형 웰영역(522)과 n형 드레인영역(523)을 서로 단락하여 비트선(BL)(530)에 접곳한다. 또한 게이트전극(528)에 워드선(WL)(531)을 접속하고, n형 소스영역(524)에 구동선(D)(532)을 접속한다. 이렇게 하여 강유전체 메모리 셀을 형성한다.
제61(b)도에 나타낸 바와 같이 강유전체 메모리 셀에서는 각 비트선(BL0, BL1, ……)(530)에는 열선택 트랜지스터(533)가 접속됨과 동시에 감지증폭기(534)는 레지스터(535)를 통해 접지전위가 되게 접속된다. 이 열선택 트랜지스터(533), 감지증폭기(534) 및 레지스터(535)는 열선택 수단을 구성한다.
이 감지증폭기(534)는 강유전체 메모리 셀의 형성 공정시에 형성된 p형 웰영역(522)을 베이스 영역으로 하고, n형 드레인 영역(523) 및 n형 소스영역(524)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
또한 각 워드선(WL0, WL1, ……)(531)과 각 구동선(D0, D1, ……)에는 접지전위 또는 1.65V(Vcc/2)의 전위를 공급하는 행선택 수단이 각각 접속된다. 상기의 구조는 도시 되어 있지 않다.
이와 같은 메모리 구조에서는 비트선(BL)이 기입신호(T)으로서 이용된다. 따라서 기입신호선(T)용의 전용 공간이 불필요하므로 강유전체 메모리 장치의 집적도가 향상된다.
다음에 제2 실시예의 강유전체 메모리 장치의 구동방법을 제61(b)도에 의해 설명한다.
제2 실시예의 강유전체 메모리 장치는 제59(a)도 및 제59(b)도에 나타낸 제1 실시예의 강유전체 메모리 장치의 것과 거의 동일한 동작 특성을 갖는다.
제61(b)도에서는 모든 구동선(D)이 부유상태로 설정되고, 모든 비트선(BL)에 전원전압 3.3V(Vcc)를 공급하고, 모든 워드선(WL)을 접지전위로 하여 강유전체 메모리 셀을 비도통으로 하고 있다. 이 때에 PZT 박막(527)은 -Pr 방향으로 반전 분극되어 논리 0이 설정된다. 이렇게 하여 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다.
강유전체 메모리 셀에 논리 1의 데이터를 기입할 때는 모든 구동선(D)에 1.65V 인 제2의 전위를 공급한 상태에서 선택된 비트선(BL)에 레지스터를 통해 접지전위가 공급하고, 선택된 워드선(WL)에 제3의 전위를 공급한다. 이렇게 하여 선택된 강유전체 메모리 셀에 논리 1의 데이터를 기입한다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)에는 미리 1.65V인 제2의 전위가 공급되어 있다.
이 제3의 전위는 제1실시예의 강유전체 메모리 장치와 거의 마찬가지 방법으로 설정된다. 또한 제2 실시예의 강유전체 메모리 장치에서는 다 결정 실리콘 퓨즈로 구성된 트리밍 수단을 갖는 제3전위 발생수단도 강유전체 메모리 장치의 칩에 형성되어 있다. 따라서 판독 마진이 향상된다.
또한 제2 실시예의 강유전체 메모리 장치에서도 제1 실시에와 마찬가지로 동작 특성이 안정화되어 있다.
강유전체 메모리 셀로부터 정보를 판독할 때는 모든 구동선(D)을 1.65V(Vcc/2)인 제2의 전위로 설정한 상태에서 선택된 비트선(BL)을 레지스터를 통해 접지전위로 하고, 선택된 워드선(WL)을 1.65V(Vcc/2)인 제1의 전위로 설정한다.
이 경우에 비선택 비트선(BL)은 부유상태로 되고 비선택 워드선(WL)은 0V로 설정된다.
이렇게 하여 제2 실시예의 강유전체 메모리 장치는 제1 실시예의 강유전체 메모리 장치의 경우와 거의 동일한 정보 검출 원리를 갖는다.
또는 제2 실시예의 강유전체 메모리 장치에서는 정보를 판독할 때, 비선택 비트선(BL)을 부유상태로 한다. 그러나 p형 웰영역(522)과 n형 드레인영역(523)이 전기적으로 서로 단락되어 있으므로 비선택 n형 드레인영역(523)의 p-n 접합은 순방향으로 편기되는 일이 없으므로, 메모리 셀이 확실하게 동작된다.
또한 제2 실시에의 강유전체 메모리 장치는 고집적도와 안정된 동작의 특징도 가지므로, 제1실시예의 강유전체 메모리 장치와 마찬가지로서 고집적도·저속 파일 메모리로서 활용할 수가 있다.
상기의 제2 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(526)을 형성하였다. 이와 같이 Pt(526)을 형성하면 Pt막(526)상에 형성된 PZT 박막(527)의 품질이 향상되고, 임계전압이 낮은 평상시 OFF 상태로 확실하게 설정할 수가 있다. 그러나 Pt막(526)은 반드시 필요한 것은 아니다. 즉 PZT 박막(527)을 SiO2막(525)상에 직접 형성할 수도 있다.
다음에는 본 발명에 의한 제3 실시예인 역류방지 다이오드를 갖는 평상시 ON형의 강유전체 메모리 장치를 제62(a)도 및 제62(b)도에 의해 설명한다. 제62(a)도는 본 발명에 의한 제3 실시예의 역류방지 다이오드를 갖는 평상시 ON형 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제62(b)도는 제62(a)도에 나타낸 강유전체 메모리 장치의 간이 개략도이다.
제62(a)도에서는 제2 실시예와 마찬가지로 n형 반도체기판(521)에 독립된 섬형상의 p형 웰영역(522)이 비트선(BL)(530)과 마찬가지로 열선택선의 방향으로 형성되어 있다. 다음에 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체막으로서 사용되는 PZT 박막 및 Pt막 등의 도전막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(525), Pt막(526), PZT 박막(527)으로 된 게이트 절연박을 형성하고, 게이트 전극(528)을 각 p형 웰영역(522)에 형성한다.
이어서 p형 웰영역(522)과 n형 드레인 영역(523)이 전기적으로 서로 단락하여 비트선(BL)(530)에 접속한다. 또한 워드선(WL)(531)에 게이트전극(528)을 접속하고, n형 소스 영역(524)을 p형 영역(536)을 통해 워드선(WL)(531)에 접속한다. 이렇게 하여 강유전체 메모리 셀이 형성된다.
제62(b)도에 나타낸 바와 같이 강유전체 메모리 셀에서는 각 비트선(BL0, BL1, ……)(530)에는 열선택 트랜지스터(533)가 접속됨과 동시에 감지증폭기(534)는 레지스터(535)를 통해 접지전위가 되게 접속된다. 이 열선택 트랜지스터(533), 감지증폭기(534) 및 레지스터(535)는 열선택 수단을 구성한다.
또한 각 워드선(WL0, WL1, ……)(531)에는 접지전위 또는 1.65V(Vcc/2)의 전위를 공급하는 행선택 수단이 각각 접속된다.
제1 및 제2실시예와 마찬가지로 감지증폭기(534)는 강유전체 메모리 셀의 형성공정시에 형성된 p형 웰영역(522)을 베이스 영역으로 하고, n형 드레인 영역(523) 및 n형 소스영역(524)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
이와 같은 메모리 구조에서는 n형 소스영역(524)과 p형 영역(536)으로 형성된 p-n 접합은 역류 방지 다이오드로서 작용한다. 따라서 강유전체 메모리를 다이오드 매트릭스 어레이로 구성한 PROM과 같은 방법으로 구동할 수가 있다. 따라서 강유전체 메모리 장치의 구동 방법이 간단해진다. 또한 기입 신호선(T)용의 전용 공간이 불필요하므로 강유전체 메모리 장치의 집적도가 향상된다.
다음에는 제3 실시예의 강유전체 메모리 장치의 구동방법을 제62(b)도에 의해 설명한다.
제62(b)도에서 강유전체 메모리 셀에 논리 1의 데이터를 기입할 때는 선택된 비트선(BL)에 레지스트를 통해 접지전위를 공급하고, 선택된 워드선(WL)에 전원전압(Vcc)을 공급한다. 이 경우에 PZT 박막(527)을 선택된 강유전체 메모리 셀이 평상이 ON 상태가 되도록 분극하고, 선택된 강유전체 메모리 셀에 논리 1의 데이터를 기입한다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)은 미리 1.65V(약 Vcc/2)인 제2의 전위가 공급되어 있다.
이렇게 하여 강유전체 메모리 장치에 정보를 기입할 때는 비선택 원드선(WL)과 비선택 비트선(BL)을 제2의 전위(약 Vcc/2)로 설정한다. 따라서 제56(a)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와는 달리, 에러 기입등의 불안정한 동작이 방지된다.
정보를 판독할 때는 선택된 비트선(BL)에 레지스터를 통해 접지전위를 공급하고, 선택된 워드선(WL)에 1.65V(Vcc/2)인 제1의 전위를 공급한다.
또한, 이 경우에 비선택 비트선(BL)는 부유상태로 되고, 비선택 워드선(WL)은 0V로 설정된다.
이렇게 하여 강유전체 메모리 장치로부터 정보를 판독할 때는 비선택 비트선(BL)을 부유상태로 한다. 그러나 n형 소스영역(524)에 역류방지 다이오드로서 작용하는 p-n 접합이 형성되어 있으므로 비선택 n형 드레인 영역(523)은 편기되는 일이 없다. 따라서 메로리 셀이 확실하게 동작된다.
제3 실시예의 강유전체 메모리 장치는 평상시 ON형 메모리 셀을 사용한다. 역류 방지 다이오드를 조합시킴으로써 강유전체 메모리 장치를 다이오드 매트릭스 어레이형의 PROM과 마찬가지로 구동할 수가 있다. 또한 예를 들어 강유전체 메모리 장치를 0.3μm 룰을 적용하여 설계할 경우에는 메모리 셀의 크기는 2.0μmx1.0μm가 된다. 따라서 16Mbit 강유전체 메모리 장치의 칩면적은 8mmx4mm로 줄어든다. 그 결과 제3 실시예의 강유전체 메모리 장치를 고집적도·고속 주메모리용의 반도체 기억장치로서 활용할 수가 있다.
상기 제3 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(526)을 형성하였다. 이와 같이 Pt막(526)을 형성하면 Pt막(526)상에 형성된 PZT 박막(527)의 품질이 향상되고, 메모리 셀을 임계전압이 낮은 평상시 OFF 상태로 확실하게 설정할 수가 있다. 그러나 Pt막(526)은 반드시 필요한 것은 아니다. 즉 PZT 박막(527)을 SiO2막(525)상에 직접 형성할 수도 있다.
다음에는 본 발명에 의한 제4실시예인 박막 반도체층을 갖는 강유전체 메모리 장치를 제63(a)도 및 제63(b)도에 의해 설명한다. 제63(a)도는 본 발명에 의한 제4실시예의 박막 반도체층을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제63(b)도는 제63(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도이다. 제64(a)도 및 제64(b)는 제63(a)도에 나타낸 제4실시예의 강유전체 메모리 셀의 동작 특성을 나타낸 설명도이다.
설명을 간단히 하기 위해서 제63(a)도 및 제63(b)도에는 주변회로를 구성하는 박막 트랜지스터는 도시하지 않는다.
제63(a)도에서는 먼저 석영기판(541)에 두께가 10~30μm인 범위, 바람직하기는 20μm의 SiO2막(542)을 스퍼터링법에 의해 형성한다. 다음에 SiO2막(542)을 통해 두께가 5~15μm인 범위, 바람직하기는 10μm의 Ti막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여, 행선택선의 방향으로 연장하는 워드선(534)를 형성하고, 주변회로를 구성하는 박막 트랜지스터의 게이트 전극을 형성한다.
다음에 상기 적층막 위에 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체막으로서의 PZT 박막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 제2의 적층막을 형성한다.
그 후에 이 제2의 적층막을 패턴화하여 PZT막(544) 및 부유게이트(545)를 형성하고, 주변회로가 형성된 영역의 Pt을 선택적으로 제거한다.
다음에 제2의 적층막 위에 두께가 5~15μm인 범위, 바람직하기는 10μm의 SiO2막 등으로 된 절연막 및 두께가 5~15μm인 범위, 바람직하기는 8μm의 비정질 실리콘막을 적층한다. 그 후에 레이저 어닐링함으로써 비정질 실림콘막을 재결정화하여 다결정 실리콘막으로 변화한다.
다음에 다 결정 실리콘막을 패턴화하여 섬형상의 다결정 실리콘막(547)을 형성한다. 이 다결정 실리콘막(547)은 미러 대칭형상의 한 쌍의 메로리 셀을 구성한다. 한편, 주변회로를 형성하는 영역에는 게이트 절연막에 박막 트랜지스터의 능동 영역으로 기능하는 섬형상의 다결정 실리콘막이 형성된다.
이어서 그 상부에 A1막을 적층한 후, 패턴화하여 강유전체 메모리 셀의 기입 신호선을 형성한다. 이 때에 박막 트랜지스터의 기판 전극이 되는 A1전극(548)도 형성한다.
다음에 A1전극(548)을 양극으로 산화하여, A1전극(548)의 표면에 양극 산화막(549)을 형성한다. 이 양극 산화막(549)을 측벽으로서 이용하여, p형 불순물을 선택적으로 도입한다. 강유전체 메모리 셀측에는 양극 산화막(549)에 자기정합하는 p형 소스영역(550) 및 p형 드레인 영역(551)을 형성한다. 한편 박막 트랜지스터측에는 n형 불순물을 도입함으로써 양극 산화막(549)에 자기 정합하는 n형 드레인 영역 및 n형 소스영역을 형성한다.
다음에 PCVD법(플라즈마 CVD법)에 의해 SiO2막(552)을 전면에 적층한다. 전극 형성을 위한 개구부를 형성한 후에, 전면에 WSi 등의 도전막을 전면에 적층한다. 패턴화함으로써 p형 소스영역(550)에 접속하는 소스전극(554)을 형성하고, p형 드레인 영역(551)에 접속하는 비트선(553)이 되는 드레인 전극도 형성한다. 또한 주변회로에도 소스 및 드레인 전극을 형성한다.
다음에 PSG막(555)을 전면에 적층하고, 소스전극(554)과의 접촉을 위한 개구부를 형성한다. 그 후에 A1등의 도전막을 전면에 적층한다. 패턴화함으로써 p형 소스영역(550)에 접속된 구동선(556)을 형성한다.
제63(b)도에 나타낸 바와 같이 강유전체 메모리 셀은 미러 대칭형상으로 형성되며, 각 비트선(BL0, BL1, ……)(553)에는 열선택 트랜지스터(557)가 접속되고, 또한 감지증폭기(559)는 레지스터(558)를 통해서 접지전위에 접속된다.
열선택 트랜지스터(557)와 감지증폭기(559)는 열선택 수단을 구성한다.
감지 증폭기(559)는 강유전체 메모리 셀의 형성공정에서 형성되는 채널 박막 트랜지스터를 이용하려 구성한다.
제1 실시예와 마찬가지로 A1전극(548)으로 형성된 각기입 신호선(T0, T1……)에는 비트선(BL0, BL1, ……)(553)의 경우와 마찬가지로 열선택 수단이 접속된다. 또한 각 워드선(WL0, WL1, ……)(543)과 각 구동선(DL0, DL1, ……)(556)에는 접지전위 또는 1.65V(Vcc/2)의 전위를 인가하는 행선택 수단이 접속된다. 상기의 구조는 도시되어 있지 않다.
이와 같이 강유전체 메모리 셀은 능동 매트릭스형 액정 표시 장치에서 제조기술이 확립되어 있는 박막 반도체층을 이용하여 구성한다. 따라서 강유전체 메모리 장치의 제조원가 저하된다. 또한 석영 기판(541)측에 워드선(WL)이 형성되므로 워드선(WL) 전용의 배선공간이 불필요해져서, 강유전체 메모리 장치의 집적도가 향상된다.
제64(a)도는 제63(a)도에 나타낸 p채널형 박막 트랜지스터로된 강유전체 메모리 셀의 동작 특성을 나타낸 설명도이며, 제64(b)도는 강유전체 박막에 인가된 전계에 대한 분극을 나타낸 설명도이다. 이들 특성은 그 특성을 반대 방향으로 반전시킨 이외에는 제1 실시예의 강유전체 메모리 셀의 것과 거의 동일하다.
다음에는 강유전체 메모리 장치의 구동방법을 제64(b)도에 의해 설명한다.
제64(b)도에서는 모든 비트선(BL)과 구동선(D)은 접지전위로 설정되고, 모든 기입 신호선(T)에는 접지전위가 공급되고, 모든 워드선(WL)에는 전원전압(Vcc)이 공급되어, 강유전체 메모리가 비도통으로 되어 있다. 이 때에 PZT막(544)은 -Pr 방향으로 분극이 반전되어 논리 0이 설정된다. 이와 같이 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다.
강유전체 메모리 셀에 논리 1을 기입할 때는 모든 비트선(BL)과 구동선(D)에는 1.65V(Vcc/2)인 제2의 전위가 공급되고, 선택된 기입신호선(T)에는 제3의 전위, 선택된 워드선(WL)에는 접지전위가 각각 공급된다. 이와 같이 선택된 강유전체 메모리 셀에 논리 1의 데이터가 기입되는 것이다.
이 경우에 비선택 기입 신호선(T)과 비선택 워드선(WL)에는 미미 1.65V인 제2의 전위가 공급되어 있다. 따라서 논리 0의 데이터가 기입된 메모리 셀에 논리 1의 데이터가 기입되는 것을 금지한다.
데이터를 판독할 때에는 메모리 셀의 출력이 논리 1이 되도록 제3의 전위를 +Pr*에 의해 PZT 박막이 +Pr 방향으로 분극하게 설정한다. PZT 박막(527)이 +Pr*에 의해 분극되면 임계전압 Vth가 강하하여, 판독 전위를 인가하면 메모리 셀은 도통이 된다. 그 때에 메모리 셀은 평상시 OFF 상태가 된다.
또한 이 경우에 강유전체 메모리 장치에서는 제3의 전위를 트리밍하기 위하여 강유전체 메모리 장치의 칩내에 다 결정 실리콘 퓨즈로 구성된 트리밍 수단을 형성한다. 따라서 각 칩마다 메모리 셀의 특성에 따라 제3의 전위를 융통성 있게 조절함으로써 판독 마진을 향상시키고 있다.
이 경우에 비선택 기입 신호선(T)과 비선택 워드선(WL)에는 미리 1.65V인 제2의 전위가 공급되어 있다. 그러므로 데이터를 기입할 때에 정보가 비선택 메모리 셀에 잘못 기입되는 것을 방지할 수 있다. 따라서 기입 동작을 안정화시킬 수가 있다.
강유전체 메모리 셀로부터 정보를 판독할 때는 모든 기입신호선(T)과 모든 구동선(D)은 1.65V인 제2의 전위로, 선택된 비트선(BL)은 레지스터를 통해서 접지전위로, 선택된 워드선(WL)은 접지전위로 각각 설정된다.
이 경우에 비선택 비트선(BL)은 부유상태로 설정되고, 비선택 워드선(WL)은 1.65V로 설정된다.
이 경우에는 제56(a)도에 나타낸 1Tr형 강유전체 메모리 장치와는 달리, 플레이트선에 대응하는 기입 신호선(T)에는 1.65V가 공급되고, 비선택 비트선(BL)은 부유상태로 한다. 따라서 비트선(BL)에 접속된 비선택 p형 드레인영역(551)의 p-n 접합은 순방향으로 편기되는 일이 없으므로, 강유전체 메모리 장치의 메모리 셀은 확실하게 동작한다.
또한 제4 실시예의 강유전체 메모리 장치에서는 다른 판독 방법도 적용이 가능하다. 다음에는 이와 같은 판독방법에 대해 설명한다.
이 판독방법에서는 모든 기입신호선(T)이 1.65BV(Vcc/2)인 제2의 전위로 설정되고, 모든 구동선(D)이 접지전위로 설정된 상태에서 선택된 비트선(BL)에 1.65V(Vcc/2)인 제2의 전위를 공급하고, 선택된 워드선(WL)에 접지전위를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태로 설정된다.
제4 실시예의 강유전체 메모리 장치에서 강유전체 메모리 장치를 0.5μm 룰을 적용하여 설계할 경우에는 메모리 셀의 크기는 1.5μmx3μm가 된다. 따라서 주메모리용 16Mbit 반도체 기억장치의 칩면적은 6mmx12mm가 된다.
상기 제4 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(545)을 형성하였다. 이와 같이 Pt막을 형성하면 메모리 셀을 임계 전압이 낮은 평상시 OFF 상태로 확실하게 설정할 수가 있다. 그러나 PZT막(544)을 형성한 후에 동작 영역이 되는 다결정 실리콘막(547)을 형성하므로, 장치의 채널 계면에 거의 영향을 미치지 않는다. 따라서 Pt막은 반드시 필요한 것은 아니다. 즉 PZT막(544)상에 절연막(546)을 직접 형성할 수도 있다.
다음에 본 발명에 의한 제4 실시예의 강유전체 메모리 장치의 변형례를 제65(a)도에 및 제65(b)도에 의해 설명한다. 제65(a)는 본 발명에 의한 강유전체 메모리 장치의 제4 실시에의 변형례에서 주변회로를 구성하는 n채널형 메모리 셀과 박막 트랜지스터(TFT)의 단면도이다. 제65(b)도는 제65(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도이다.
제65(a)에 나타낸 n채널형 메모리 셀에서는 제4 실시예의 강유전체 메모리 장치의 i형 다결정 실리콘막(547) 대신에 p-형 다결정 실리콘막(560)을 사용하고 있다. 또한 메모리 셀측에는 As 등의 n형 불순물을 도입하여 n형 소스영역(561) 및 n형 드레인영역(562)을 형성한다. 변형례의 기타 구조는 제4 실시예의 강유전체 메모리 장치와 거의 동일하다.
제65(b)도에 나타낸 바와 같이 강유전체 메모리 셀도 미러 대칭형상으로 형성되며, 각 비트선(BL0, BL1, ……)에는 열선택 트랜지스터(557)가 접속되고, 또한 감지증폭기(559)가 레지스터(558)를 통해서 1.65V 전위에 접속되어 있다. 제4 실시예와 마찬가지로 열선택 트랜지스터(557)와 감지증촉기(559)는 열선택 수단을 구성한다.
또한 감지증폭기(559)는 강유전체 메모리 셀의 성형 공정시에 형성된 n채널 박막 트랜지스터를 이용하여 구성된다. 이 경우에는 강유전체 메모리 셀도 n채널형이므로 변형례의 제조공정은 제4 실시예의 강유전체 메모리 장치에 비해 간단해진다.
제4 실시예와 마찬가지로 각 기입신호선(T0, T1, ……))에는 비트선(BL0, BL1, ……)의 경우와 마찬가지로 열선택 수단이 접속된다. 또한 각 워드선(WL0, WL1, ……)(531)과 각 구동선(DL0, DL1, ……)(532)에는 접지전위 또는 1.65V(Vcc/2)의 제1의 전위를 인가하는 행선택 수단이 각각 접속된다. 상기의 구조는 도시되어 있지 않다.
다음에는 강유전체 메모리 장치의 구동방법을 제65(b)도에 의해 설명한다.
제65(b)도에서 모든 비트선(BL)과 모든 구동선(D)은 전원 전압(Vcc)으로 설정되고, 모든 기입 신호선(T)에는 전원전압(Vcc)이 공급되고, 선택된 워드선(WL)에는 제3의 전위가 공급된다. 이렇게 하여 선택된 강유전체 메모리 셀에 논리 1의 데이터가 기입된다.
이 경우에 비선택 기입 신호선(T)과 비선택 워드선(WL)에는 미리 1.65V인 제2의 전위가 공급되어 있다. 따라서 논리 0의 데이터가 기입된 메모리 셀에 논리 1의 데이터가 기입되는 것을 금지한다.
강유전체 메모리 셀로부터 정보를 판독할 때는 모든 기입 신호선(T)과 모든 구동선(D)이 접지전위로 설정된 상태에서 선택된 비트선(BL)을 레지스터(558)를 통해서 1.65V측으로 설정하고, 선택된 워드선(WL)을 1.65V(Vcc/2)인 제1의 전위를 설정한다.
이 경우에 비선택 비트선(BL)은 부유상태로 되고, 선택된 워드선(WL)은 접지전위로 설정된다.
다음에 본 발명에 의한 제5 실시예인 박막 반도체층에 역류방지 다이오드가 형성된 평상시 ON형의 강유전체 메모리 장치를 제66(a)도 및 제66(b)도에 의해 설명한다. 제66(a)도는 본 발명에 의한 제5실시예의 역류방지 다이오드가 박막 반도체층에 형성된 평상시 ON형 강유전체 메모리 장치의 메모리 셀 구조의 단면도이다. 제66(b)도는 제66(a)도에 나타낸 강유전체 메모리 셀의 간이 개략도이다.
제66(a)도에서는 먼저 석영기판(541)에 두께가 10~30μm인 범위, 바람직하기는 20μm의 SiO2막(542)을 스퍼터링법에 의해 형성한다. 다음에 SiO2막(542)을 통해 두께가 5~15μm인 범위, 바람직하기는 10μm의 Ti 막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 적층막을 형성한다. 그 후에 이 적층막을 패턴화함으로써 게이트 전극(563)을 형성한다.
다음에 상기 적층막의 전면에 두께가 10~70μm인 범위, 바람직하기는 40μm의 PZT 박막을 적층한 후에, 케이트 전극(563)의 일부가 노출하도록 패턴화하여 PZT막(544)을 형성한다. 또한 및 두께가 5~15μm인 범위, 바람직하기는 10μm의 절연막을 적층한 후에, 게이트전극(563)의 일부가 노출하도록 패턴화하여 절연막(546)을 형성한다.
다음에 이렇게 형성된 층의 전면에 비정질 실리콘막을 형성한다. 그 후에 레이저 아닐링에 의해 비전질 실리콘막을 재결정화하여 진성의 다결정 실리콘막(547)으로 변환한다. 이어서 패턴화 처리를 시행한 후에 B 등의 p형 불순물을 마스크(도시하지 않음)를 사용하여 도입하여 p형 소스영역(550) 및 p형 드레인 영역(551)을 형성한다.
또한 새로운 마스크(도시하지 않음)를 사용하여 As등의 n형 불순물을 도입하여 p형 드레인 영역(551) 및 n+형 영역(564)을 형성한다. 그 후에 A1전극(565)을 형성한다. 이 A1전극(565)은 전면에 적층된 SiO2막(552)에 형성된 개구부를 통해서 n+형 영역(564)에 접속되는 워드선(WL)(543)이 된다.
다음에 소스전극(554)이 형성되어 비트선(BL)(552)이 된다. 이 소스전극(554)는 PSG 등의 커버막(566)에 형성된 접촉 구멍을 통해 p형 소스영역(550)과 진성의 다결정 실리콘 영역에 접속된다.
또한 이 경우에는 제4 실시예와 마찬가지로 주변회로를 구성하는 감지증폭기 등은 강유전체 메모리 셀의 형성공정을 이용하여 형성한다.
제66(b)도에 나타낸 바와 같이 강유전체 메모리 셀에서 각 비트선(BL0, BL1, ……)에는 열선택 트랜지스터(557)를 통해 감지증폭기(559)가 접속된다. 또한 각 워드선(WL0, WL1, ……)(531)에는 접지전위 또는 1.65V(Vcc/2)의 전위를 인가하는 행선택 트랜지스터(567)가 접속된다.
이와 같은 메모리 구조에서은 p형 드레인 영역(551)과 n+형 영역(564)으로 형성된 p-n 접합은 역류방지 다이오드로서 기능한다. 그러므로 강유전체 메모리는 다이오드 매트릭스 어레이로 구성된 PROM의 경우와 마찬가지로 구동된다. 따라서 강유전체 메모리 장치의 구동방법이 간단해진다.
또한 기입신호선(T)의 전용 배선공간이 불필요하므로 강유전체 메모리 장치의 집족도가 향상된다.
다음에는 제5 실시예의 강유전체 메모리 장치의 구동방법을 제66(b)도에 의해 설명한다.
제66(b)도에서 강유전체 메모리 셀에 논리 1의 데이터를 기입할 때는 선택된 비트선(BL)에는 전원 전압(Vcc)이 공급되고, 선택된 워드선(WL)에는 접지전위가 공급된다. 또한 비선택 비트선(BL)과 비선택 워드선(WL)에는 미리 1.65V(약 Vcc/2)인 제2의 전위가 공급되어 있다.
강유전체 메모리 셀에 논리 0의 데이터를 기입할 때는 선택된 비트선(BL)에는 접지전위가 공급되고, 선택된 워드선(WL)에는 전원전압(Vcc)이 공급된다. 또한 비선택 비트선(BL)과 비선택 워드선(WL)에는 미리 1.65V(약 Vcc/2)인 제2의 전위가 공급되어 있다.
이와 같이 강유전체 메모리 장치에 정보를 기입할 때는 비선택 워드선(WL)과 비선택 비트선(BL)은 제2의 전위(약 Vcc/2)로 설정된다. 따라서 제56(a)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와는 달리 에러 기입등의 불안정한 동작이 방지된다.
강유전체 메모리 셀로부터 정보를 판독할 때는 선택된 비트선(BL)에는 1.65V의 전위가 전위가 공급되고, 선택된 워드선(WL)에는 접지전위가 공급된다. 또한 비선택 비트선(BL)은 부유상태가 되고, 비선택 워드선(WL)은 1.65V로 설정된다.
이와 같이 강유전체 메모리 장치로부터 정보를 판독할 때는 비선택 비트선(BL)은 부유상태가 된다. 그러나 p형 드레인 영역(551)에는 역류방지 다이오드로서 기능하는 p-n 접합이 형성되어 있으므로, 비선택 p형 소스영역(550)은 순방향으로 편기되는 일이 없다. 따라서 강유전체 메모리 장치의 메모리 셀은 확실하게 동작된다.
제5 실시예의 강유전체 메모리 장치는 평상시 ON형 메모리 셀을 이용한다. 제5 실시예의 강유전체 메모리 장치는 역류방지 다이오드를 조합시킴으로써 다이도드 매트릭스 어레이형 PROM과 마찬가지로 구동된다. 또한 제5 실시예의 강유전체 메모리 장치는 고집적도·고속 주메모리용 반도체 기억 장치로서 활용할 수가 있다.
제5 실시예의 강유전체 메모리 장치의 상기 설명에서 강유전체 메모리 장치가 평상시 ON형 메모리 셀을 이용하기 때문에 Pt막 등의 부유게이트는 형성하지 않았다.
그러나 PZT막(544)상에 Pt막을 적층하여 부유게이트를 형성할 수도 있다.
상기 제1~제3 실시예의 강유전체 메모리 장치에서는 n채널형 메모리 셀을 사용하였었다. 그러나 이들 강유전체 메모리 장치에는 p 채널형 메모리 셀도 사용할 수가 있다. 이 경우에는 채널 도전형의 변환에 따라 각 선에 인가하는 전위를 제4 실시예와 마찬가지로 변경할 필요가 있다.
상기 제4 및 제5의 실시예에서는 석영기판(541)상에 워드선이 되는 게이트 전극을 형성하였다. 그러나 그 이외의 방법으로 게이트 절연막 및 게이트 전극을 형성하기도 한다. 예를 들어 석영기판(541)상에 재결정화 다결정 실리콘막을 형성한 후에 절연막(546), 부유게이트(545), PZT 막(544) 및 도전막을 순차적으로 적층한다. 이어서 이들 막을 패턴화하여 게이트 절연막 및 게이트 전극을 형성한다. 상술한 제조 방법은 복잡하기는 하나, 집적도는 향상된다.
상기 제4 및 제5의 실시예 강유전체 메모리 장치에서는 기판으로서 석영을 사용하고, 이 석영기판(541)에 CVD법에 의해 SiO2막을 형성한다. 그러나 SiO2막은 반드시 필요한 것은 아니다. 또한 석영기판에 한정되는 것은 아니며, 사파이어 등의 기타 절연기판도 이용할 수가 있다. 또한 실리콘 기판을 열산화한 산화물막도 이용할 수 있다. 본 명세서에서의 절연기판이라는 용어는 여러 종류의 기판을 의미한다.
상기 각 실시예에서는 강유전체 박막으로서 PZT를 사용하였다. 그러나 강유전체 박막은 PZT에 한정되지 않으며, PLZT, BaTiO3, PbTiO3, Bi4Ti3O12등의 기타 강유전체 박막도 사용할 수가 있다.
또한 상기 각 실시예에서는 부유게이트로서 Pt를 사용하였다. 그러나 부유게이트로서 다결정 실리콘도 사용할 수가 있다.
부유게이트로서 다결정 실리콘을 사용할 경우에는 다결정 실리콘막상에 PZT를 직접 적층하기가 곤란하기 때문에 PZT를 IrO2를 통해 다결정 실리콘상에 적층하는 것이 바람직하다. 이 경우에 부유게이트로서 다결정 실리콘을 사용하면 게이트 SiO2의 계면조건이 향상되므로, 제조 수율이 증가하고, 동작의 안정성이 향상된다(일본국 전자재료 1994, 가을호, p.27~32).
또한 상기 각 실시예에서는 반도체로서 실리콘 기판이나 다결정 실리콘막을 사용하였다. 그러나 반도체는 실리콘에 한정되는 것이 아니고, SiGe 혼합결정 등의 IV족 반도체 및 GaAs 등의 III-V족 화합물 반도체도 사용할 수가 있다.
상술한 바와 같이 본 발명은 다음과 같은 특징을 갖는다.
본 발명에 의하면 메모리 셀을 강유전체 게이트 절연막을 갖는 1개의 MISFET로 구성되며, 여분의 배선 공간을 필요로 하지 않는 접속구조를 갖는다. 또한 강유전체 메모리 셀에 데이터를 기입할 때는 기입 에러를 방지할 수 있는 편기전압을 인가하도록 강유전체 메모리 셀을 구동한다. 따라서 강유전체 메모리 장치의 집적도가 향상된다. 또한 구동동작이 안정되고, 메모리 동작이 확실한 1Tr형 강유전체 메모리 장치 및 그 구동방법을 활용할 수가 있다.
또한 본 발명은 이들 실시예에 한전되는 것이 아니며, 본 발명의 범위를 일탈하지 않은 한 기타의 변경이나 변형이 가능하다.
(3) 제3의 최적 강유전체 메모리 장치
제3의 최적 장치의 발명은 통상 강유전체 메모리 장치 및 그 구동방법에 관한 것이며, 특히 게이트 절연박으로서 강유전성 물질을 갖는 MISFET를 사용한 불휘발성 메모리 동작을 실행하는 강유전체 메모리 장치 및 그 구동 방법에 관한 것이다.
먼저 본 발명에 의한 상기 강유전체 메모리 배경에 대해 설명한다.
종래에는 불휘발성 메모리 장치로서 EEPROM, 플래시 메모리 등이 사용되어 왔다. 그러나 이들 메모리는 기입동작을 위해 10~12V의 고전압을 필요로 하므로, 다른 반도체 메모리 장치와 같이 단일 전압(예를 들어 5V)으로 이들 메모리 장치를 동작시키기가 어려운 문제가 있다. 또한 이들 메모리는 기입 속도가 느리므로 기입시간이 길어지는 문제가 있다.
최근에는 고전압의 필요성이나 긴 기입속도 등과 같은 상술한 문제점을 해결하기 위하여 게이트 절연막으로서 PZT(PbZr0.52Ti0.48O3) 등의 강유전성 물질을 사용한 강유전체 메모리가 개발되었다. 이와 같은 메모리의 동작에는 2종류의 방식이 알려져 있는 데, 제1의 방식은 강유전체 커패시터의 축적용량의 변화를 검출하는 것이고, 제2의 방식은 강유전성 물질의 잔류분극에 의한 레지스터의 변화를 검출하는 것이다.
제1의 방식에 관해서는 FRAM(Ramtron사의 상표)이 제안되어 있다. 이 메모리에서는 정보를 축적하는 커패시터의 유전체로서 강유전성 물질을 사용함으로써 분극 반전에 수반하는 축적 용량의 변화를 검출한다. 그러나 현재 시판되어 있는 것은 (2Tr+2C)의 셀 구성이므로 메모리의 집적도를 향상시키기가 곤란하다. 또한 파괴 판독을 초래할 수도 있다.
또한 종래의 DRAM과 같이 셀 구성이 (1Tr+1C)의 FRAM도 개발되었으나, 실용상의 사용에는 이르지 못하고 있다.
한편, 강유전성 물질의 잔류분극에 따른 레지스터의 변화를 검출하는 제2의 방식에 관해서는 1Tr형 MFS-FET(금속 강유전체 반도체 FET)가 개발되어 있다.
제67(a)도는 종래의 1Tr형 MFS-FET로 구성된 메모리 셀을 갖는 강유전체 메모리 장치의 단면도이다. 제67(b)도는 제56(a)도에 나타낸 종래의 강유전체 메모리 장치의 개략도이다.
이 강유전체 메모리 장치는 일본국 특개평 4-192173에 개시되어 있다.
제67(a)도 및 제67(b)도에서는 p형 웰영역(681)상에 n+형 소스·드레인 영역(682, 683)이 형성된 후에, 게이트 절연막으로 PLZT 등의 강유전체 박막(684)가 형성되고, 이어서 그 상부에 게이트 전극(685)이 형성되어 있다. p형 웰영역(681)과 접속된 n+형 소스영역(683)과 게이트 전극(685)가네 전계 벡터가 하향이 되도록 전압을 인가하면 강유전체 박막(684)이 분극한다.
이 분극은 전압을 0V로 할 경우에도 잔류분극으로서 잔류하므로 p형 웰영역(681)과 강유전체 박막(684)간에 전자가 유기되어 평상시 ON 상태가 발생하여 정보를 반영구적으로 기억시킨다. 이 경웨 인가하는 전압을 반전하여 평상시 OFF 상태로 하여 정보를 기억시켜도 된다.
정보를 판독할 때는 처음에 선택된 비트선(BL1)(686)을 0V로 설정하고, 감지증폭기(692)에 접속된 기준선(RL1)(693) 기준전압을 예비충전 Vcc(전원전압)/2로 예비 충전하고, 선택된 플레이트선(PL1)(688)에 5.0V의 전압을 공급한다.
이때에 선택된 워드선(WL1)(687)에도 데이터가 변하지 않도록 5.0V의 전압을 공급하고, 비선택 플레이트선(PL2, ……)(688)과 비선택 워드선(WL2, ……)(687)을 부유상태로 한다.
이 경우에 MFS-FET에 논리 1을 기억시키면, MFS-FET는 평상시 ON형 FET, 즉 공핍형 FET로서 기능하여 선택된 비트선(686)의 전압은 서서히 상승하여, 최종적으로는 그 전압이 기준 전압(Vcc/2)보다 높아진다. 이 때에 감지증폭기(692)가 능공이 되면 비트선(686)의 전압이 5.0V로 상승하고, 기준선(693)의 전압은 0V로 강하한다. 따라서 이들의 전위를 검출하여 정보를 판독하는 것이다.
제67(b)도에서 부호 689,690 및 691은 각각 강유전체 메모리 셀, 워드 선택 디코더 드라이버 및 플레이트 선택 디코더 드라이버를 표시한다.
이와 같은 MFS-FET에서 데이터를 판독할 때는 플레이트선(688)과 워드선(WL)(687)은 5.0V로 설정한다. 그 결과 비트선(BL)(686)에 접속된 n+형 드레인 영역 (882)를 형성하는 p-n 접합은 순방향으로 편기되어, 도통이 된다. 따라서 메모리 동작이 실행되지 않는 문제가 있다.
상기와 같은 문제점을 해결하기 위하여 제68(a)도~제68(c)도에 나타낸 1Tr형 강유전체 메모리 장치가 제안되었다.
이러한 강유전체 메모리 장치는 일본국 특개평 7-45794에 개시되어 있다.
제68(a)도는 종래의 1Tr형 MFS-FET 구성의 메모리 셀을 갖는 다른 강유전체 메모리 장치의 단면도이다. 제68(b)도 및 제68(c)도는 제68(a)도에 나타낸 종래의 강유전체 메모리 장치의 구동방법을 설명한 개략도이다.
1Tr형 강유전체 메모리 장치는 제67(a)도에 나타낸 강유전체 메모리 장치의 구조와 거의 같은 구조이다. 그러나 배선 구조 및 편기 구조에 관해서는 두 강유전체 메모리 장치간에 차이가 있다.
제68(b)도에서 p형 웰영역(681)에 접속된 플레이트전극(T) 및 n+형 소스영역(883)에 접속된 소스인출 전극(S)은 각각 독립적으로 형성된다. 이 경우에 플레이트 전극(T)에는 집적회로내의 최소 전위를 인가하고, 소스인출전극(S)에는 비트선(BL)과 같은 전위 또는 접지전위를 인가한다. 제68(b)도는 소스인출전극(S)에 비트선(BL)과 같은 전압이 인가된 경우를 나타낸다.
선택된 비트선(BL0)에 기입전압 Vw의 -1/2, 즉 -Vw/2의 전압을 인가할 경우에는, 이 -Vw/2의 전압은 소스인출전극(S0)에도 동시에 인가된다. 이 때에 게이트전극(885) 아래의 채널영역의 전위도 -Vw/2의 전압으로 설정된다. 또한, 선택된 워드선(WL0)에 기입전압 Vw의 1/2, 즉 Vw/2을 인가할 경우에는 선택된 셀(제68(b)도의 좌측 상부측 셀)에는 Vw의 전압이 공급되어, 기입동작이 수행된다.
이 경우에 소스인출전극(S)에 접지전위를 공급하면, n+형 드레인영역(882)과 게이트전극(885)간의 중첩부분의 강유전체 박막(684)만이 분극한다.
제68(c)도에는 다른 구동방법이 표시되어 있다. 이 구동방법에서는 선택된 워드선(WL0)에 기입전압 Vw이 공급되고, 비선택 워드선(WL1)에 Vw/3의 전압이 공급된다. 또한 선택된 비트선(BL0)에 0V가 공급되고, 비선택 비트선(BL)에 2Vw/3의 전압이 공급된다. 그 결과 선택된 셀(제68(c)도의 좌측 상부측 셀)에는 Vw의 전압이 공급되어, 기입동작이 수행된다.
이 때, 제68(c)도는 소스인출전극(S)에 접지전위가 공급된 경우를 나타내고 있다.
그러나, 이러한 MFS-FET에서는 강유전성 물질이 산화물이므로, SiO2막(도시하지 않음)이 p형 웰영역(681)과 강유전체 박막(684)간의 경계영역에 형성된다. 이 SiO2막으로 인하여 동작 전압이 상승할 뿐만 아니라, 트랩준위도 발생한다. 따라서 강유전체 박막(684)에 전하가 도입되어, 잔류분극에 의해 도입된 전하가 소거되는 문제가 생긴다.
또한, 강유전체 박막(684)의 막형성온도가 높을 경우에는 강유전체 박막(684)을 구성하는 원소가 p형 웰영역(681)에 확산된다. 즉, 원소가 실리콘 기판에 확산하여, 메모리 장치의 특성이 열화된다. 따라서 이와 같은 문제점을 해결하기 위하여 MFIS(금속 강유전성 절연체 반도체) 구조나 MFMIS(금속 강유전성 금속 절연체 반도체) 구조를 갖는 강유전체 메모리 장치가 제안되어 있다. 이들 강유전체 메모리 장치는 일본국 특개평 7-202035에 개시되어 있다.
MFIS 구조를 갖는 강유전체 메모리 장치에서는 p형 웰영역이나 실리콘기판의 표면상에 SiO2막을 형성한 후에, 그 상부에 강유전체 박막을 형성한다. 이 경우에는 SiO2막을 형성함으로써 강유전체막을 구성하는 원소가 웰영역이나 실리콘 기판에 확산되는 것을 방지한다.
제69(a)도는 종래의 MFMIS형 강유전체 메모리 셀의 단면도이다. 제69(b)도는 제69(a)도에 나타낸 종래의 MFMIS형 강유전체 메모리 셀의 구동방법을 설명한 개략도이다.
제69(a)도에 나타낸 MFMIS 구조를 갖는 강유전체 메모리에서는 MFIS형 강유전체 메모리의 보존 특성을 개선하기 위하여 SiO2막(694)과 강유전체 박막(684)간에 강유전체 박막(684)과의 정합성이 좋은 Pt막을 개재한다. Pt막, 즉 부유게이트(695)를 개재시킴으로써 양질의 강유전체 박막(684)을 형성할 수 있는 것이다.
그러나 일본국 특개평 7-202035에 개시된 구동방법에서는 비선택 워드선(WL1)이 부유상태로 설정되어 있기 때문에 전위가 불안정하다. 또한 비선택 워드선(WL1)과 비선택 비트선(BL1)에 접속된 비선택 셀(제69(b)도의 우측 하부측 셀)의 강유전체 박막(684)에는 선택된 셀(제69(b)도의 좌측 상부측 셀)의 전계와 반대인 역전계가 공급된다. 그러므로 기입동작을 여러번 반복하면 기억된 정보가 파괴되는 문제가 생긴다.
따라서 상술한 종래의 강유전체 메모리 장치의 배선구조와 구동방법을 개선하기 위하여 본 발명인 등은 상기의 (2)항의 제2의 최적 강유전체 메모리 장치에서 설명한 안정된 동작과 고집적도의 특징을 갖는 강유전체 메모리 장치를 제안한 것이다.
다음에는 이 제2의 강유전체 메모리 장치를 제70(a)도 및 제70(b)도에 의해 설명한다.
제70(a)도는 공통 웰영역을 갖는 강유전체 메모리 장치의 메모리 셀구조의 단면도이다. 제70(b)도는 제70(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도이다.
제70(a)도에서는 먼저 n형 반도체기판(621)에 비트선(BL)(630)과 같이 열선택선의 방향으로 공통 p형 웰영역(622)이 형성된다. 다음에 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체막으로서 사용되는 PZT 박막 및 Pt막 등의 도전막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(625), Pt막(626), PZT 박막(627)으로 된 게이트 절연막과 게이트전극(628)을 형성하고, 복수의 게이트 절연막과 게이트 전극(628)의 군을 열선택선 방향으로 배열한다. 제70(a)도에는 게이트 절연막과 게이트 전극(628)의 1군만이 표시되어 있다.
다음에 게이트 전극(628)을 마스크로서 사용하여 As 등의 n형 불순물을 선택적으로 도입함으로써 n형 드레인영역(623) 및 소스영역(624)을 형성한다. 이어서 p형 웰영역(622)에 기입 신호선(T)(629)을, nGUS 드레인 영역(623)에 비트선(BL)(630)을, 게이트 전극(628)에 워드선(WL)(631)을, n형 소스영역(624)에 구동선(D)(632)을 각각 접속한다. 이렇게하여 강유전체 메모리 셀을 형성한다.
제70(b)도에서는 강유전체 메모리 셀이 미러 대칭 형상으로 형상되고, 각 비트선(BL0, BL1, ……)(630)에는 열선택 트랜지스터(639)가 접속됨과 동시에 감지증폭기(638)는 레지스터(637)를 통해 접지전위가 되게 접속된다. 이 열선택 트랜지스터(639), 감지증폭기(638) 및 레지스터(637)는 열선택 수단을 구성한다.
이 감지증폭기(638)는 강유전체 메모리 셀의 형성공정시에 형성된 p형 웰영역(622)을 베이스 영역으로 하고, n형 드레인 영역(623) 및 n형 소스영역(624)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
또한 각 기입신호선(T0, T1, ……)(629)에는 비트선(BL0, BL1, ……)(630)의 경우와 마찬가지로 열선택 수단이 접속되고, 각 워드선(WL0, WL1, ……)(631)과 각 구동선(DL0, DL1, ……)(632)에는 접지전위 또는 1.65V(Vcc/2)의 제1의 전위를 인가하는 행선택 수단이 각각 접속된다. 상기의 구조는 도시되어 있지 않다.
이와 같은 메모리구소에서는 p형 웰영역(622)이 기입신호선(T)으로서 이용된다. 따라서 기입 신호선(T)용의 전용 공간이 불필요하므로 강유전체 메모리 장치의 집적도가 향상된다.
강유전체 메모리 장치의 정보를 소거할 경우에는 모든 비트선(BL)과 구동선(D)을 부유상태로 하고, 모든 플레이트선(T)에는 전원전압(Vcc)(3.3V)를 공급하고, 모든 워드선(WL)에는 접지전위를 공급하여 강유전체 메모리 셀을 비도통으로 한다. 이 때에 PZT 박막(627)은 -Pr 방향으로 반전 분극되어, 논리 0이 설정된다. 이와 같이 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다.
강유전체 메모리 셀에 논리 1의 데이터를 기입할 때는 모든 비트선(BL)과 구동선(D)에 1.65V(Vcc/2)의 제2의 전위를, 선택된 플레이트선(T) 0V(접지전위)를, 선택된 워드선(WL)에 제3의 전위를 각각 공급한다. 이와 같이 해서 선택된 강유전체 메모리 셀에 논리 1의 데이터를 기입한다.
이 경우에 비선택 플레이트선(T)과 비선택 워드선(WL)에는 미리 1.65V의 제2의 전위가 공급되어 있다. 따라서 논리 1의 데이터가 논리 0이 기입되어 있는 메모리 셀에 기입되는 것을 금지한다.
데이터를 판독할 때에는 메모리 셀을 출력이 논리 1이 되도록 제3의 전위(Vw)를 +Pr*에 의해 PZT 박막이 +Pr 방향으로 분극하게 설정한다. PZT 박막(627)이 +Pr*에 의해 분극되면 임계전압 Vth가 강하하여, 판독 전위를 인가하면 메모리 셀은 도통이 된다. 그 결과 메모리 셀은 평상시 OFF 상태가 된다.
이 경우에 비선택 플레이트선(T)과 비선택 워드선(WL)은 미리 1.65V의 제2의 전위가 공급되어 있다. 그러므로 데이터를 기입할 때는 데이터가 비선택 메모리 셀에 잘못 기입되는 것을 방지할 수가 있다. 따라서 기입동작을 확실히 수행할 수가 있다.
강유전체 메모리 셀로부터 정보를 판독할 때는 모든 플레이트선(T)는 접지전위로, 모든 구동선(D)은 1.65V의 제2의 전위로, 선택된 비트선(BL)은 접지전위, 즉 접지전위측으로, 선택된 워드선(WL)은 1.65V(Vcc/2)의 제1의 전위로 각각 설정한다.
이 경우에 비선택 비트선(BL)은 부유상태로 하고, 비선택 워드선(WL)은 0V로 설정한다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있는 경우에는 메모리 셀은 판독전압(1.65V)를 인가함으로써 도통이 된다. 이 때에 정보는 감지증폭기로부터 검출된다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있지 않는 경우, 즉 메모리 셀의 데이터가 논리 0의 경우에는 메모리 셀은 비도통이 된다. 다라서 비트선(BL)에는 전위의 변화가 생기지 않는다.
또한, 제67(a)도에 나타낸 1Tr형 강유전체 메모리 장치와는 달리, 플레이트선에 대응하는 플레이트선(T)은 접지전위로 설정된다. 따라서 비트선(BL)에 접속된 비선택 n형 드레인영역(623)의 p-n 접합은 순방향으로 편기되는 일이 없으므로, 메모리 셀은 확실하게 동작한다.
또한, 이와 같은 강유전체 메모리에서는 메모리 셀이 반선택 또는 선택되지 않을 경우에는 강유전체 메모리의 분극 특성은 열화된다. 이와 같은 문제점을 해결하기 위하여 일본국 특개평 7-106450에는 강유전체 박막과 워드선간에 2단자 스위치소자를 개재하는 방법이 개시되어 있다.
다음에는 상기의 방법을 제71(a)도 및 제71(b)도에 의해 설명한다. 제71(a)도는 종래의 강유전체 박막과 워드선간에 2단자 스위치소자가 형성된 강유전체 메모리의 단면도이다.
제71(b)도는 제71(a)도에 나타낸 강유전체 메모리의 개략도이다.
즉 선택된 메모리 셀과 워드선 및 비트선중의 하나만이 공통으로 접속되는 경우에는 메모리 셀은 반선택 상태에 있다. 이 메모리 셀에 논리 1의 정보를 기입할 때는 게이트 전극과 소스 및 드레인 영역중의 하나간에 항전압 Vc보다 낮은 중간전압이 교호로 서로 역방향으로 인가된다. 따라서 진성 Ec의 결핍이라는 현상이 생겨서 분극 특성이 열화된다. 그 결과 정보가 뜻밖에 재기입되는 문제가 생긴다.
제71(a)도에 나타낸 강유전체 메모리에서는 상기의 문제점을 해결하기 위하여 강유전체 메모리 셀의 강유전체 박막(684)과 게이트전극(685)간에 2단자 스위치소자(698)를 개재한다. 제71(b)도에는 강유전체 메모리 셀의 개략적인 등가 회로가 표시되어 있다.
상술한 강유전체 메모리의 변형례에서는 제68(a)도의 경우와 마찬가지로 원드선(687)에 게이트 전극(685)을 접속하고, 비트선(686)에 n+형 드레인영역(682)을 접속한다. 또한 n+형 소스영역(683)은 소스인출전극(694)을 통해 접지되고, p형 웰영역(681)(또는 p형 기판)은 플레이트 전극(688)을 통해 집적회로중의 가장 낮은 전압에 고정된다.
이와 같이 2단자 스위치소자(698)를 개재함으로써 전압에 대한 분극 특성, 즉 PrV 특성이 큰 각형비를 갖는 양호한 PrV 곡선을 구현한다. 그러므로 ON에서의 상승단부와 OFF에서의 하강 단부가 각각 예리해진다. 따라서 반선택 상태에서 동작하더라도 인가 전압에 의해 분극치가 변환하는 것을 방지할 수가 있다. 그 결과 진성 Ec의 결핍으로 인한 분극 특성의 열화를 감소시킬 수가 있다.
그러나 상기의 강유전체 메모리 장치에는 다음과 같은 문제가 있다.
Ramtron사에 의해 제안된 강유전체 메모리 장치에서는 축적용량을 필요로 하므로 강유전체 메모리 장치는 복잡한 구조와 복잡한 구동 동작을 갖는다. 또한, 강유전체 메모리 장치의 집적도를 향상시키기기 곤란하다.
제67(a)도에 나타낸 강유전체 메모리 장치에서는 메모리 동작의 확실성이 보장되어 있지 않다.
제68(a)도에 나타낸 강유전체 메모리 장치에서는 소스인출 전극(S)의 전위를 비트선(BL)의 전위로 설정할 경우에는 채널 영역의 전위가 비트선(BL)의 전위로 설정되는가의 여부가 불분명하기 때문에 확실한 기입 동작이 이루어지지 않는 수가 있다.
또한 소스인출전극(S)이 접지전위로 설정할 경우에는 소스영역과 게이트 전극의 중첩으로 인해 확실한 기입동작이 이루어지지 않는 문제가 있다.
기입 동작이 이루어진다 하더라도 반선택된 셀의 정보가 파괴되는 수가 있다. 강유전체 메모리 셀을 플래시 메모리로서 이용할 경우에는 제68(b)도에 나타낸 구동방법을 채용할 수가 있다. 제68(c)도에 나타낸 구동방법에서는 반선택된 셀(제68(c)도의 우측 하부측 셀)에 -Vw/3(=Vw/3-2 Vw/3)의 전계가 공급된다.
이 경우에 기입 동작을 여러번 반복하면, 역전계가 인가되는 반선택된 정보는 파괴되는 수가 있다.
또한 강유전체 메모리 장치를 랜덤 액세스 메모리(RAM)로서 이용할 경우에는 제68(b)도 및 제68(c)도에 나타낸 두가지 구동방법의 어느 것에서나 정보가 용이하게 파괴된다.
제69(a)도에 나타낸 강유전체 메모리 장치에서는 비선택 워드선(WL1)이 부유상태가 되므로 전위가 불명해져서 메모리 동작이 불안정하게 된다. 또한 비선택 워드선(WL1)과 비선택 비트선(BL1)에 접속된 비선택 메모리 셀에는 역전위가 공급된다. 따라서 기입동작을 여러번 반복하면 기억된 정보가 파괴되는 수가 있다.
제70(a)도에 나타낸 강유전체 메모리 장치에서 논리 1의 데이터를 기입할 때는 채널이 발생하여, 채널의 전위는 제2의 전위가 인가된 소스·드레인 영역의 전위와 같아진다. 그러나 이 경우에는 강유전체 박막에 Vcc/2만 공급되므로 기입 동작이 불가능한 것으로 추정되었다.
상기의 바와 같이 제67(a)도~제70(a)도에 나타낸 강유전체 메모리 장치는 기입 동작 및 판독동작에 수반하는 분극특성이 열화하는 문제가 있다. 제71(a)도에 나타낸 강유전체 메모리 장치에서는 그와 같이 문제점은 해소할 수가 있다. 그러나 제71(a)도에 나타낸 강유전체 메모리 장치의 기입동작은 제68(a)도에 나타낸 강유전체 메모리 장치의 것과 거의 동일하다.
따라서 제68(a)도에 나타낸 강유전체 메모리 장치에서와 같이 제71(a)도에 나타낸 강유전체 메모리 장치에서도 확실한 기입동작이 이루어지지 않는다. 특히 소스인출전극(S)을 접지전위로 설정할 경우에는 드레인 영역과 게이트 전극의 중첩으로 인해 확실한 기입동작이 이루어지지 않는다.
다음에 본 발명의 개요를 설명한다.
본 발명의 목적은 강유전체 메모리 장치를 제공하는 것이다. 본 장치는 기입동작에 불평형이 없는 강유전체 메모리 구조를 갖는다. 또한 본 장치는 확실한 기입동작을 실행할 수 있는 구동방법을 제공한다. 또한 기입 및 판독동작을 수반하는 분극특성의 열화를 저감할 수가 있다. 이러한 점이 상술한 문제점을 해결해준다.
제72도는 본 발명에 의한 강유전체 메모리 장치의 동작원리를 설명하기 위한 간이 구성례의 단면도이다. 다음에 본 발명의 개요를 제72도에 의해 설명한다.
(1) 상기의 목적은 강유전체 메모리 셀이 매트릭스 형상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막(605~607)의 일부에 강유전체막(607)을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 플레이트선(609)에 접속된 웰영역(602)에 형성된 소스·드레인영역(603, 604)과; 워드선(611)으로서 전계 효과 트랜지스터의 게이트 전극(608)을 이용하여 형성된 행선택 수단으로 구성되며; 상기 소스·드레인 영역(603, 604)중의 하나(604)는 비트선(610)에 접속되고, 상기 소스·드레인 영역(603, 604)중의 다른 하나(603)는 비트선(610) 방향으로 구동선(612)에 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 플레이트선(609)로서 웰영역(602)을 이용한다. 따라서 소거전압을 인가하는 플레이트선(609)용의 배선공간이 불필요하므로 집적도가 향상된다. 또한 논리 1의 정보를 기입할 때는 기입동작이 게이트 전극(608)의 바로 아래에 발생된 채널과 게이트 전극(608)간에 인가되는 전계에 의해 이루어진다. 따라서 논리 1 및 0을 위한 기입전압의 불평형을 방지할 수가 있다.
(2) 상기의 목적은 게이트 절연막이 절연막(605), 부유게이트(606) 및 강유전체막(607)을 순차적으로 적층하여 형성되는 것을 특징으로 하는 상기 (1)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막(605)과 강유전체막(607)간에 부유게이트(606)가 개재되어 있다. 따라서 종래의 MFMIS와 마찬가지로 양질의 강유전체막(607)이 확실하게 형성된다. 또한 게이트 전극(608)에 전압을 인가하여 강유전체막(607)을 분극할 경우에는 소정의 임계전압 Vth를 갖는 안정된 평상시 OFF 상태를 실현할 수가 있다.
(3) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기 (1) 및 (2) 항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)는 각 칩마다 트리밍된다. 따라서 강유전체 메모리 셀에 논리 1을 기입할 때는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정된다.
(4) 상기의 목적은 (a) 플레이트선(609)과 모든 게이트 전극(608)간에 소거전압(VE)을 인가하고; (b) 상기 게이트 전극(608)에 대향하는 반도체층의 표면을 축적상태로 하고; (c) 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동 방법에 의해서도 달성할 수가 있다.
이와 같이 상기의 강유전체 메모리 장치의 구동방법에 의하면 전압을 인가함으로써 게이트전극(608)에 대향하는 반도체층의 표면을 축적상태로 함으로써 강유전체 박막(607)에 충분한 전계가 인가된다. 그러므로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다. 따라서 본 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지의 동작이 가능하다.
(5) 상기의 목적은 (a) 플레이트선 (609)을 접지전위로 설정하고; (b) 선택된 워드선(611)을 제3의 전위(Vw)로 설정하고; (c) 선택된 비트선(610)을 접지전위로 설정하고; (d) 비선택 워드선(611), 비트선(610) 및 구동선(612)을 제2의 전위(약 Vcc/2)로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 정보를 강유전체 메모리에 기입할 경우에 게이트 전극(608)의 바로 아래서 발생된 채널과 상기 게이트전극(608)간에 전계를 인가함으로써 기입동작을 실행한다. 따라서 논리 1 및 0을 위한 기입전압의 불평형을 방지할 수가 있다.
또한 비선택 워드선(611)과 비선택 비트선(610)은 제2의 전위(약 Vw/2)로 설정된다. 따라서 제68(a)도에 나타낸 1Tr형 강유전체 메모리 장치와 같은 반선택된 셀에 대한 에러기입 등의 불안정한 기입동작이 생기지 않는다.
(6) 상기의 목적은 (a) 플레이트선 (609)과 구동선(612)을 접지전위로 설정하고; (b) 선택된 워드선(611)을 제1의 전위(Vr)로 설정하고; (c) 선택된 비트선(610)을 제1의 전위(Vr)측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하여, 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 제67(a)도에 나타낸 종래의 1Tr형 강유전체 메모리 장치와는 달리 플레이트선(609)를 접지전위로 설정한다. 따라서 비트선(610)에 접속된 비선택 소스·드레인 영역(603, 604)의 p-n 접합은 순방향으로 편기되는 일은 없으므로, 메모리 셀을 확실하게 동작시킬 수가 있다.
(7) 상기의 목적은 (a) 플레이트선 (609)과 접지전위로 설정하고, 구동선(612)을 제1의 전위(Vr)로 설정하며; (b) 선택된 워드선(611)을 제1의 전위(Vr)로 설정하고; (c) 선택된 비트선(610)을 접지전위측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하여, 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (1)~(3)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 상기 (6)항의 구동방법과는 다른 방법으로 정보를 판독한다. 따라서 강유전체 메모리 장치의 구동방법의 자유도가 향상된다.
(8) 상기의 목적은 강유전체 메모리 셀이 매트릭스 형상으로 배열되고, 상기 각 강유전체 메모리 셀은 게이트 절연막(605~607)의 일부에 강유전체막(607)을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 각 강유전체 메모리 셀의 비트선(610) 방향으로 연장한 공통 웰영역(602)에 각각 형성된 소스·드레인영역(603, 604)으로서, 상기 웰영역(602)은 상기 소스·드레인영역(603, 604)중의 하나(603)와 단락되어 구동선으로 이용되는, 소스·드레인영역(603, 604)과; 워드선(611)으로서 전계효과 트랜지스터를 이용하여 형성되는 행선택 수단을 구비하며; 상기 소스·드레인영역(603, 604)중의 다른 하나(604)는 상기 비트선(610)에 공통으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 공통 웰영역(602)이 소스·드레인영역(603, 604)중의 하나와 단락되므로 구동선(612)으로서 이용된다. 그러므로 정보의 기입동작은 이 웰영역(602)을 이용하여 이루어진다. 따라서 구동선(612)이 되는 A1 배선층 등의 배선층이 불필요하여, 집적도가 향상되고, 제조공정이 간단해진다.
(9) 상기의 목적은 게이트 절연막이 절연막(605), 부유게이트(606) 및 강유전체막(607)을 순차적으로 적층하여 형성되는 것을 특징으로 하는 상기(8)항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막(605)과 강유전체막(607)간에 부유게이트(606)가 개재되어 있다. 따라서 종래의 MFMIS와 마찬가지로 양질의 강유전체막(607)이 확실하게 형성된다. 도한 게이트전극(608)에 전압을 인가하여 강유전체막(607)을 분극할 경우에는 소정의 임계 전압 Vth를 갖는 안정된 평상시 OFF 상태를 실현할 수가 있다.
(10) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기 (8) 및 (9)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)는 각 칩마다 트리밍된다. 따라서 강유전체 메모리 셀에 논리 1을 기입할 때는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정되어, 판독 마진이 향상된다.
(11) 상기의 목적은 게이트 절연막과 워드선(611)간에 금소/유전체/금속 구조의 2단자 스위치 소자를 개재하는 것을 특징으로 하는 상기 (8)~(10)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
이와 같은 상기의 강유전체 메모리 장치에 의하면 게이트 절연막과 워드선(611)간에 금속/유전체/금속 구조, 즉 MIM 구조의 2단자 스위치 소자가 개재된다. 그러므로 강유전체 박막(607)의 분극 특성이 양호한 각형비를 갖게 된다.
따라서 기입동작의 반복으로 인한 분극 특성의 열화가 저감되어, 정보 기입의 에러를 방지할 수가 있다.
또한 기입동작 또는 판독동작을 실행할 때는 MIM 구조의 1개층(유전체 박막)과 강유전체 박막(607)간의 M층(금속층)에 전하가 축적된다. 따라서 기입동작 또는 판독동작 후에 전위를 0V로 설정하기 위해 축적된 전하를 인출하는 전압이 필요하다.
(12) 상기의 목적은 (a) 모든 비트선(610)과 모든 구동선(612)을 같은 전위로 설정하고; (b) 상기 비트선(610)과 모든 게이트 전극(608)간에 소건전압(VE)을 인가하고; (c) 상기 게이트전극(608)에 대향하는 반도체층의 표면을 축적상태로 하고; (d) 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기 (8)~(10)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
이와 같이 상기의 강유전체 메모리 장치의 구동방법에 의하면 전압을 인가함으로써 통상 이용의 소거 전압에 의해 모든 강유전체 메모리 셀의 정보를 일괄해서 소거할 수가 있다. 따라서 본 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지의 동작이 가능하다.
(13) 상기의 목적은 (a) 모든 비트선(610)과 상기 비트선(610)에 대응하는 구동선(612)을 같은 전위로 설정하고; (b) 선택된 워드선(611)을 접지 전위로 설정하고; (c) 선택된 비트선 (610)을 제3의 전위(Vw)로 설정하고; (d) 비선택 워드선(611)과 비트선(610)을 제2의 전위 (약 Vw/2)로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (8)~(10)항 중의 어느 1 항의 강유전체 메모리 장치의 구동 방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 (5)항과 마찬가지로 정보를 강유전체 메모리에 기입할 경우에 게이트전극(608)의 바로 아래서 발생된 채널과 상기 게이트 전극(608)간에 전계를 인가함으로써 기입 동작을 실행한다. 따라서 논리 1 및 0을 위한 기입전압의 불평형을 방지할 수가 있다.
또한 비선택 워드선(611)과 비선택 비트선(610)은 제2의 전위(약 Vw/2)로 설정된다. 따라서 제67(a)도에 나타낸 1Tr형 강유전체 메모리 장치와 같은 에러 기입등의 불안정한 기입 동작이 생기지 않는다.
(14) 상기의 목적은 (a) 구동선(612)을 접지전위로 설정하고; (b) 선택된 워드선(611)을 제1의 전위(Vr)로 설정하고; (c) 선택된 비트선(610)을 제1의 전위(Vr)측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하여, 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (8)~(10)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 데이터를 판독할 때는 비선택 비트선(610)을 부유상태로 한다. 웰영역(602)과 비선택 소스·드레인 영역중의 하나(603)은 서로 전기적으로 단락되어 있으므로 비선택 소스·드레인 영역중의 하나(603)의 p-n 접합은 순방향으로 편기되는 일이 없다. 따라서 메모리 셀을 확실하게 동작할 수가 있다.
(15) 상기의 목적은 (a) 선택된 셀에 정의 기입전압과 부의 기입전압중의 하나를 인가하고; 상기 기입 전압의 정부의 전위에 대응하여 논리 1 및 0을 기입하고; 상기 강유전체 메모리 셀은 랜덤 액세스 메로리로서 동작하는 스텝으로 되는 것을 특징으로 하는 상기 (11)항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 선택된 셀이 비트선(610) 방향으로 연장하여 형성된 공통 웰영역(602)에 정의 기입전압을 인가하고, 게이트 전극(608)에 0V를 인가하면, 논리 0을 어느때나 기입할 수가 있다.
또한 선택된 셀의 게이트 전극에 정의 기입전압을 인가하고, 선택된 비트선(610)과 같은 전위(0V)로 설정된 채널영역간에 전압을 인가하면, 논리 1의 정보를 기입할 수가 있다. 따라서 강유전체 메모리 장치는 랜덤 액세스 메모리(RAM)로서 동작한다.
(16) 상기의 목적은 강유전체 메모리 셀이 매트릭스 형상으로 배열되고, 상기 강유전체 메모리 셀은 게이트 절연막의 일부를 강유전체막을 사용한 1전계효과 트랜지스터(FET)인 강유전체 메모리 장치에 있어서, 상기 전계효과 트랜지스터는 박막 트랜지스터이며; 상기 박막 트랜지스터는 절연기판의 행방향으로 연장한 게이트 전극으로서의 워드선과; 상기 워드선상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 재결정화 다결정 반도체층과; 상기 다결정 반도체층에 형성된 소스·드레인 영역을 구비하며; 소스·드레인 영역중의 하나는 비트선 방향으로 연장한 구동선에 공통으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 FET형 강유전체 메모리 셀은 박막 트랜지스터로 구성된다. 따라서 고집적도 반도체 기억장치를 저가로 제조할 수가 있다. 또한 절연기판상에 워드선이 형성되므로 워드선용의 공간이 불필요하다. 따라서 종래의 박막 반도체 기억장치에 비해 집적도가 향상된다.
(17) 상기의 목적은 상기 구동선에 공통으로 접속된 상기 소스·드레인 영역중의 다른 하나와 상기 게이트 전극의 중첩된 용량이 상기 비트선에 공통으로 접속된 상기 소TM·드레인 영역중의 하나와 상기 게이트의 중첩된 용량보다 큰 것을 특징으로 하는 상기 (16)항의 강유전체 메모리 장치에 의해 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 구동선에 접속된 소스·드레인 영역과 게이트 전극의 중첩된 용량(CGS)은 비트선에 접속된 소스·드레인 영역의 중첩된 영역과 게이트 전극간에 인가되는 전계에 의해 논리 0의 정보를 용이하게 기입할 수가 있다.
(18) 상기의 목적은 게이트 절연막이 절연막, 부유게이트 및 강유전체막을 순차적으로 적층하여 구성되는 것을 특징으로 하는 상기 (16) 및 (17)의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 절연막과 강유전체막간에 부유게이트가 형성된다. 따라서 게이트 전극에 전압을 인가하여 강유전체막을 분극하면, 소정의 임계전압 Vth를 갖는 평상시 OFF 상태를 확실하게 실현할 수가 있다. 또한 비정질 실리콘층의 재결정시의 가열처리와 재결정화 가결정 반도체층에 대한 소스·드레인 영역 형성시의 가열처리에 의해 상기 재결정화 다결정 반도체에 강유전체막을 구성하는 원소가 확산하는 것을 방지할 수 있다.
(19) 상기의 목적은 상기 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)를 각 칩마다 트리밍하기 위하여 상기 칩내에 다결정 반도체 퓨즈를 갖는 제3의 전위 트리밍 수단을 더 형성한 것을 특징으로 하는 상기 (16)~(18)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치에 의하면 강유전체 메모리 셀에 정보를 기입하는 제3의 전위(Vw)는 각 칩마다 트리밍된다. 따라서 강유전체 메모리 셀에 논리 1을 기입할 때는 강유전체 메모리 셀의 임계전압 Vth는 안정상태가 되도록 확실하게 설정되고, 판독 마진이 향상된다.
(20) 상기의 목적은 게이트 절연막과 워드선간에 금속/유전체/금속 구조의 2단자 스위치 소자를 개재하는 것을 특징으로 하는 상기(16)~(19)항중의 어느 1항의 강유전체 메모리 장치에 의해서도 달성할 수가 있다.
이와 같이 상기의 강유전체 메모리 장치에 의하면 게이트 절연막과 워드선(611)간에 MIM 구조의 2단자 스위치 소자가 개재된다. 그러므로 강유전체 박막의 분극 특성이 양호한 각형비를 갖게 된다. 따라서 기입동작의 반복으로 인한 분극 특성의 열화가 저감되어, 정보 기입의 에러를 방지할 수 있다.
(21) 상기의 목적은 (a) 모든 워드선을 잡지전위로 설정하고; (b) 모든 비트선과 구동선을 소저전압(VE)으로 설정하고; (C) 모든 강유전체 메모리 셀이 비도통이 되도록 분극하고, 정보를 논리 0으로 설정하여 소거하는 스텝으로 되는 것을 특징으로 하는 상기 (16)~(19)항중의 어느 1하의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 상기와 같은 전압을 인가함으로써 모든 강유전체 메모리 셀의 정보를 일괄해서 소거할 수 있다. 따라서 본 강유전체 메모리 장치는 종래의 부유게이트 트랜지스터형 플래시 메모리와 마찬가지의 동작이 가능하다.
(22) 상기의 목적은 (a) 비트선과 상기 비트선에 대응하는 구동선을 같은 전위로 설정하고; (b) 선택된 비트선을 접지전위로 설정하고; (c) 선택된 워드선을 제3의 전위(Vw)로 설정하고; (d) 비선택 워드선과 비트선을 제2의 전위(Vw/2)로 설정하고; (e) 선택된 강유전체 메모리 셀로부터 정보를 판독할 때는 상기 강유전체 메모리 셀이 도통이 되도록 분극하고, 논리 1의 정보를 기입하는 스텝으로 되는 것을 특징으로 하는 상기 (16)~(19)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 정보를 강유전체 메모리에 기입할 경우에 워드선의 바로 아래서 발생된 채널가 워드선간에 전계를 인가함으로써 기입 동작을 실행한다. 따라서 통상 이용의 기입전압(Vw)에 의해 논리 1의 기입동작이 이루어진다.
또한 비선택 비트선과 비선택 비트선은 제2의 전위(Vw)로 설정된다. 따라서 제68(a)도에 나나탠 1Tr형 강유전체 메모리 장치와 같은 에러 기입등의 불안정한 동작이 발생하지 않는다.
(23) 상기의 목적은 (a) 모든 구동선을 제1의 전위(Vr)로 설정하고; (b) 선택된 워드선을 제1의 전위(Vr)로 설정하고; (c) 선택된 비트선을 접지전위로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하여, 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (16)~(19)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 워드선 바로 아래에 발생한 채널을 이용하므로, 안정된 판독 동작이 이루어진다.
(24) 상기의 목적은 (a) 구동선을 접지전위로 설정하고; (b) 선택된 워드선을 제1의 전위(Vr)로 설정하고; (c) 선택된 비트선을 제1의 전위(Vr)측으로 설정하고; (d) 선택된 강유전체 메모리 셀이 도통인가 비도통인가를 검출하여, 상기 강유전체 메모리 셀의 데이터를 판독하는 스텝으로 되는 것을 특징으로 하는 상기 (16)~(19)항중의 어느 1항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유전체 메모리 장치의 구동방법에 의하면 (23)항에 기재한 강유전체 메모리 장치의 구동방법과 다른 방법으로도 정보를 판독한다. 따라서 강유전체 메모리 장치의 구동방법의 자유도가 향상된다.
(25) 상기의 목적은 (a) 선택된 셀에 정의 기입전압과 부의 기입전압중의 하나를 인가하고; (b) 상기 기입전압의 정부의 전위에 대응하여 논리 1 및 0을 기입하고; 상기 강유전체 메모리 장치가 랜덤 액세스 메모리로서 동작하는 스텝으로 되는 것을 특징으로 하는 상기 (20)항의 강유전체 메모리 장치의 구동방법에 의해서도 달성할 수가 있다.
상기의 강유 전체 메모리 장치의 구동 방법에 의하면 선택된 셀의 구동선에 정의 기입 전압을 인가하고, 게이트 전극에 0V를 인가하면, 구동선에 접속된 소스·드레인 영역의 다른 하나의 중첩된 영역과 게이트 전극간에 전압이 인가된다. 이와 같이 하여 논리 0을 어느 때나 기입할 수가 있다.
또한 선택된 셀의 게이트 전극에 정의 기입전압을 인가하고, 선택된 비트선과 같은 전위(0V)로 설정된 채널영역간에 전압을 인가하면, 논리 1의 정보를 기입할 수가 있다. 따라서 강유전체 메모리 장치는 랜덤 액세스 메모리(RAM)로서 동작한다.
본 발명의 기타 목적과 특징은 도면을 참조한 다음의 상세한 설명으로부터 명백해질 것이다.
먼저 본 발명에 의한 제3의 최적 강유전체 메모리 장치를 제37(a)도~제76(b)도에 의해 설명한다.
제73(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제1 실시예의 메모리 셀 구조의 단면도이다. 제73(b)도는 제73(a)도에 나타낸 강유전체 메모리 셀 패턴의 간이 상면도이다. 제74(a)도 및 제74(b)도는 제73(a)도에 나타낸 제1 실시예의 강유전체 메모리 셀의 동작 특성을 타나낸 설명도이다. 제75(a)도 및 제75(b)도는 제73(a)도에 나타낸 제1 실시예의 강유전체 메모리 장치의 기입동작을 나타낸 설명도이다. 제76(a)도 및 제76(b)도는 제73(a)도에 나탄낸 제1 실시예의 강유전체 메모리 장치의 판독 동작을 나타낸 설명도이다.
제73(a)도에서는 우선 n형 웰영역(621) 및 공통 p형 웰영역(622)이 형성된다. 다음에는 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체 막으로서 사용되는 PZT 박막 및 Pt막 등의 도전막을 순차적으로 적층 하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(625), Pt막(626), PZT 박막(627)으로 된 게이트 절연막과 게이트 전극(628)을 형성하고, 복수의 게이트 절연막과 게이트 전극(628)을 형성하고, 복수의 게이트 절연막과 게이트 전극(628)의 군을 열선택선 방향으로 배열한다. 제70(a)도에는 게이트 절연막과 게이트 전극(628)의 1군만이 표시되어 있다.
다음에 게이트 전극(628)을 마스크로서 사용하여 As 등의 n형 불순물을 선택적으로 도입함으로써 n형 드레인 영역(623) 및 소스영역(624)을 형성한다. 이어서 p형 웰영역(622)에 플레이트선(T)(629)을, n형 소스영역(524)에 비트선(BL)(630)을, 게이트 전극(628)에 워드선(WL)(631)을, n형 드레인 영역(623)에 비트선(BL)(680)과 병렬로 배열된 구동선(D)(632)을 각각 접속한다. 이렇게 하여 강유전체 메모리 셀을 형성한다.
제73(b)도에서는 강유전체 메모리 셀이 미러 대칭 형상으로 형성되고, 각 비트선(BL0, BL1, ……)(63)에는 감지증폭기(636)가 열 멀티플렉서(635)를 통해 접속된다. 이 열 멀티플렉서(636) 및 감지증폭기(636)는 열선택 수단을 구성한다.
이 감지증폭기(636)는 강유전체 메모리 셀의 형성 공정시에 형성된 p형 웰영역(622)을 베이스 영역으로 하고, n형 드레인 영역(623) 및 n형 소스영역(624)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
또한, 플레이트선(629)는 소거 전압(VE)를 인가하는 수단에 접속된다. 각 구동선(D0, D1, ……)(632)은 트랜지스터(633)를 통해 이 구동선(D0, D1, ……)(632)에 대응하는 비트선(BL0, 피1, ……)(630)에 각각 접속된다. 트랜지스터(633)의 게이트 전극에 인가된 전압에 대응하여 구동선(D0, D1, ……)(632)과 비트선(BL0, BL1, ……)(630)을 같은 전위로 설정되거나, 구동선과 비트선의 접속을 해제한다.
또한 각 워드선(WL0, WL1, ……)에는 접지전위, 1.65V(Vcc/2)의 제1의 전위(Vr), 또는 제3의 전위(Vw)를 인가하는 행선택 수단, 즉 행 멀티플렉서(634)가 각각 접속된다.
제74(a)도는 강유전체 메모리 셀의 동작 특성을 나타낸 설명도이다. 제74(b)도는 강유전체 박막에 인가된 전계에 대한 분극을 나타낸 설명도이다.
제74(a)도 및 제74(b)도에서 비트선(BL)과 구동선(D)은 트랜지스터(633)의 게이트에 고전위를 인가하여 전기적으로 접속되며, 모든 비트선(BL)과 구동선(D)은 부유상태로 설정된다.
또한 플레이트선(T)에는 소거전압(VE)을 인가하고, 모든 워드선(WL)에는 접지전위를 공급하여 강유전체 메모리 셀을 비도통으로 한다. 이 때에 PZT 박막(627)은 -Pr 방향으로 반전 분극하여, 논리 0을 설정한다. 이와 같이 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보를 일괄해서 소거한다.
이 경우에 게이트 전극(628) 바로 아래의 p형 웰영역(622)은 축적상태로 설정되고, 인가전압이 PZT 박막(627)에 직접 공급된다. 따라서 평상시 소거전압(VE)을 이용하여 정보를 소거할 수가 있다.
제75(a)도 및 제75(b)도에 강유전체 메모리 셀에 논리 1의 데이터를 기입할 때는 플레이트선(T)을 접지전위로 설정한 상태에서, 트랜지스터(633)의 게이트 전극에 고전위를 인가하여 비트선(BL)과 구동선(D)을 서로 전기적으로 접속한다. 또한 선택된 비트선(BL)과 구동선에는 0V(접지전위)을 공급하고, 선택된 워드선(WL)에는 제3의 전위(Vw)를 공급한다. 이와 같이 하여 선택된 강유전체 메모리 셀에 논리 1의 데이터를 기입한다.
이 경우에 워드선(WL)에 전압을 인가한 상태에서, 게이트 전극의 바로 아래에 채널영역(도시하지 않음)을 형성한다. 이 채널 영역을 소스·드레인 영역의 전위, 즉 전기적으로 접속된 비트선(BL)과 구동성(D)의 전위로 설정한다. 따라서, 선택된 메모리 셀에는 게이트 전극에 Vw가 공급되고, 채널 영역은 0V로 설정된다. 이 전압차에 의해 강유전체 박막은 분극하여, 논리 1의 데이터가 강유전체 메모리 셀에 기입된다.
이 때에 비선택 워드선(WL)에는 미리 제2의 전위(Vw/2)가 공급되어 있으며, 비선택 비트선(BL)과 구동선(D)에도 제2의 전위(Vw)가 공급된다. 따라서 비선택 또는 반선택 메모리 셀에 논리 1의 데이터가 기입되는 것을 금지한다.
데이터를 판독할 때에는 메모리 셀의 출력이 논리 1이 되도록 제3의 전위를 +Pr*에 의해 PZT 박막(627)이 +Pr 방향으로 분극하게 설정한다. PZT 박막(627)이 +Pr*에 의해 분극되면 임계 전압 Vth가 강하하여, 판독전위를 인가하면 메모리 셀은 도통이 된다. 그 결과 메모리 셀은 평상시 OFF 상태가 된다.
이와 같이 편기 동작이 이루어지므로 반선택 메모리셀에 역전계가 인가되는 것을 방지할 수가 있다. 따라서 기입동작 또는 판독 동작이 여러번 반복되더라도 분극특성의 열화가 감소되어, 기입 데이터가 파괴되는 것을 방지할 수가 있다.
또한 논리 1의 데이터를 기입할 때는 게이트 전극(628)과 채널영역간에 인가된 전계를 이용하고, 게이트 전극(628)과 플레이트선(629)간에 인가된 전계는 이용하지 않는다. 따라서 반전한 층에 기인한 기입전압의 대폭적인 상승을 방지할 수가 있다.
강유전체 메모리 장치에서는 제3의 전위(Vw)를 트리밍하기 위해서 강유전체 메모리 장치의 칩내에 다결정 실리콘 퓨즈로 구성된 트리밍 수단을 갖는 제3의 전위 발생 수단을 갖춘다. 따라서 각 칩마다 메모리 셀의 특성에 따라서 제3의 전위를 임의로 조정할 수 있으므로 판독 마진이 개선된다.
제76(a)도 및 제76(b)도에서 강유전체 메모리 셀로부터 정보를 판독할 때는 플레이트선(T)을 접지전위로 설정하고, 트랜지스터(633)에 저전위를 인가하여 비트선(BL)과 구동선 상호간의 접속을 해제한 상태에서, 모든 구동선(D)을 접지전위로 설정하고, 선택된 비트선(BL)을 검출레지스터(637)을 통해 제1의 전위(Vr)측으로 설정하고, 선택된 워드선(WL)에 제1의 전위(Vr)를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태로 하고, 비선택 워드선(WL)은 0V로 설정한다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있는 경우에는 판독 전압으로서 제1의 전위(Vr)를 공급하여 메모리 셀은 도통으로 한다. 이 때에는 비트선(BL)의 전위 변동에 의해 정보가 감지증폭기(636)를 통해 검출된다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있지 않는 경우, 즉 메모리 셀의 데이터가 논리 0인 경우에는 메모리 셀의 비도통으로 된다. 따라서 비트선(BL)에 전위 변동이 생긴다.
이 경우에는 제74(a)도 및 제74(b)도에서 비선택 또는 반선택의 셀에 Vr/2 또는 Vr의 역전계가 인가된다. 그러나 제76(a)도에 나타낸 바와 같이 이 역전계는 워드선(WL)(631)과 n형 소스영역(624)과의 중첩영역, 즉 게이트 전극에만 인가된다. 또한 제75(a)도에 나타낸 바와 같이 Vr≤Vw/2의 관계가 설정된다. 그러므로 제75(b)도에 나타낸 바와 같이 역전계가 인가되더라도 거의 영향이 없으므로 기입전압이 파괴되는 것을 방지할 수가 있다. 따라서 메로리 셀이 확실하게 동작하게 된다.
또한 제1 실시예의 강유전체 메모리 장치에서는 다른 판독방법도 적용이 가능하다. 다음에는 이 다른 판독 방법에 대해 설명한다.
이 판독 방법에서는 플레이트선(T)이 접지전위로 설정되고, 트랜지스터(633)에 저전위를 인가하여 비트선(BL)과 구동선(D) 상호간의 접속을 해제한 상태에서, 모든 구동선(D)을 제1의 전위(Vr)로 설정하고, 선택된 비트선(BL)을 검출 레지스터(637)을 통해 접지전위측에 설정하고, 선택된 워드선(WL)에 제1의 전위(Vr)를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태가 되도록하고, 비선택 워드선(WL)은 0V로 설정한다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있는 경우에는 판독전압(Vr)을 공급하여 메모리 셀을 도통으로 한다. 이 때에는 비트선(BL)의 전위 변동에 의해 정보가 감지증폭기(636)를 통해 검출된다.
메모리 셀에 논리 1의 데이터가 미리 기입되어 있지 않는 경우에는 메모리 셀은 비도통으로 된다. 따라서 비트선(BL)에 전위 변동이 생긴다.
제1 실시예의 강유전체 메모리 장치는 기입 동작시에 비선택 셀이나 반선택 셀에 역전계가 인가되지 않으므로 고집적도와 동작의 안정성을 확보할 수 있는 특징을 갖는다. 따라서 본 강유전체 메모리 장치를 고집적도·저속 파일 메모리로서 활용할 수가 있다.
상기 제1 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(626)을 형성하였었다. 이와 같은 Pt막(626)을 형성함으로써 Pt막(626)상에 형성한 PZT 박막(627)의 품질이 개선되어, 메모리 셀을 임계전압이 낮은 평상시 OFF 상태로 할 수가 있다. 그러나 이 Pt막(626)이 반드시 필요한 것은 아니다. SiO2막(625)상에 직접 PZT 박막(627)을 형성할 수도 있다.
다음에는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제2 실시예를 제77(a)도 및 제77(b)도에 의해 설명한다. 제77(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제2 실시예의 메모리 셀 구조의 단면도이다. 제77(b)도는 제77(a)도에 나타낸 강유전체 메모리 셀 패턴의 상면도이다.
제77(a)도에서는 먼저 n형 반도체기판(621)에 비트선(BL)(630)과 마찬가지로 열선택선의 방향으로 공통 p형 웰영역(622)이 형성되어 있다. 다음에 제1 실시예와 마찬가지로 두께가 1~3μm인 범위, 바람직하기는 2.5μm의 SiO2막, 두께가 15~30μm인 범위, 바람직하기는 20μm의 부유게이트로서 사용되는 Pt 박막, 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체막으로서 사용되는 PZT 박막 및 Pt 막 등의 도전막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여 SiO2막(625), Pt(626), PZT 박막(627)으로 된 게이트 절연막을 형성하고, 게이트 전극(628)을 각 p형 웰영역(622)에 형성한다.
다음에 게이트 전극(628)을 마스크로 사용하여 As 등의 n형 불순물을 선택적으로 도입함으로써 n형 드레인 영역(623) 및 n형 소스영역(624)을 형성한다. 이어서 p형 웰영역(622)과 n형 드레인 영역(623)을 서로 단락하여, p형 웰영역(622)을 구동선(D)(632)으로 한다. 또한 게이트전극(628)에 워드선(WL)(631)을 접속하고, n형 소스영역(624)에 비트선(BL)(630)을 접속한다. 이렇게 하여 강유전체 메모리 셀을 형성한다.
제77(b)도에 나타낸 바와 같이 강유전체 메모리 셀에서는 각 비트선(BL0, BL1, ……)(530)에는 열 멀티플렉서(635)를 통해 감지증폭기(636)가 접속된다. 이 감지증폭기(636)와 열 멀티플렉서(635)는 열선택 수단을 구성한다.
이 감지 증폭기(636)은 강유전체 메모리 셀의 형성공정시에 형성된 p형 웰영역(622)을 베이스 영역으로 하고, n형 드레인 영역(623) 및 n형 소스영역(624)을 각각 에미터 영역 및 콜렉터 영역으로 하는 종형 양극성 트랜지스터로서 형성한다.
또한 각 구동선(D0, D1, ……)(632)은 p형 웰영역(622)을 통해 소거전압(VE)을 인가하는 수단에 접속된다. 상기의 구조는 도시되어 있지 않다. 또한 구성선(D0, D1, ……)(632)은 트랜지스터(633)를 통해 이 구동선(D0, D1, ……)(632)에 대응하는 비트선(BL0, BL1, ……)(630)에 각각 접속된다. 트랜지스터(633)의 게이트 전극에 인가된 전압에 대응하여 구동선(D0, D1, ……)(632)과 비트선(BL0, BL1, ……)(630)은 같은 전위로 설정되거나, 구동선과 비트선 상호간의 접속을 해제한다.
또한 각 워드선(WL0, WL1, ……)(631)에는 접지전위, 제1의 전위(Vr), 또는 제3의 전위(Vw)를 인가하는 행선택 수단, 즉 행 멀티플렉서(634)가 각각 접속된다.
이와 같은 메모리구소에서는 구동선(D) 및 플레이트선(T)으로서 줄무늬형 웰영역(622)이 사용된다. 따라서 구동선(D)용의 별개의 A1 배선층의 공간이 불필요하므로 집적도가 향상된다. 또한 A1 배선층이 불필요하므로 강유전체 메모리 장치의 제조 공정이 간단해진다.
다음에 제3의 최적 강유전체 메모리 장치의 제2 실시예의 구동방법을 제77(b)도에 의해 설명한다.
제2 실시예의 강유전체 메모리 장치는 제75(a)도 및 제76(a)도에 나타낸 제1 실시예의 강유전체 메모리 장치의 것과 동일한 동작 특성을 갖는다.
제77(b)도에서는 먼저 트랜지스터(633)의 게이트 전극에 고전위를 인가함으로써 비트선(BL)을 구동선(D)에 전기적으로 접속하고, 모든 비트선(BL)에 소거전압(VE)을 인가한다. 또한 모든 워드선(WL)에는 접지전위를 공급하여 강유전체 메모리 셀을 비도통으로 한다. 이 때에 PZT 박막(627)은 -Pr 방향으로 반전 분극되어, 논리 0이 설정된다. 이와 같이 부유게이트 트랜지스터형 플레시 메모리와 마찬가지로 모든 강유전체 메모리 셀의 정보가 일괄해서 소거된다.
또한 이 경우에 게이트 전극(628) 바로 아래의 p형 웰영역(622)은 축적 상태로 설정되고, 전압이 PZT 박막(627)에 직접 인가된다. 따라서 통상 이용의 소거전압(VE)에 의해 정보가 소거된다.
강유전체 메모리 셀에 정보를 기입할 때는 트랜지스터(633)의 게이트 전극에 고전위를 인가하여 비트선(BL)을 구동선(D)에 전기적으로 접속한 상태에서, 선택된 비트선(BL)에 접지전위를 공급하고, 선택된 워드선(WL)에 제3의 전위(Vw)를 공급한다. 이와 같이 하여 선택된 강유전체 메모리 셀에 논리 1의 데이터가 기입된다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)에는 미리 1.65V의 제2의 전위(Vw/2)가 공급되어 있다.
제3의 전위는 제1 실시예의 강유전체 메모리 장치의 경우와 마찬가지고 설정된다. 또한 제2 실시예의 강유전체 메모리 장치에서는 강유전체 메모리 장치의 칩내에 다결정 실리콘 퓨즈로 구성된 트리밍 수단을 갖는 제3의 전위 발생수단을 갖춘다. 따라서 판독 마진도 개선된다.
또한 제2 실시예의 강유전체 메모리 장치에서는 제1 실시예와 마찬가기로 기입 동작이 안정됨과 동시에, 기입 데이터가 파괴되는 것을 방지할 수 있다.
논리 1의 데이터를 기입할 때는 게이트전극(628)과 채널 영역간에 인가된 전계를 이용하고, 게이트전극(628)과 플레이트선(629)간에 인가된 전계는 이용하지 않는다. 따라서 반전한 층에 기인한 기입전압의 대폭적인 상승을 방지할 수가 있다.
강유전체 메모리 셀로부터 정보를 판독할 때는 트랜지스터(633)에 저전위를 인가하여 비트선(BL)과 구동선(D) 상호간의 전기적인 접속을 해제한 상태에서, 모든 구동선(D)을 접지전위로 설정하고, 선택된 비트선(BL)을 검출 레지스터(637)을 통해 제1의 전위(Vr)측으로 설정하고, 선택된 워드선(WL)에 제1의 전위(Vr)를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태로 되고, 비선택 워드선(WL)은 0V로 설정된다.
이와 같이 제2 실시예의 강유전체 메모리 장치는 제1 실시예의 강유전체 메모리 장치와 거의 같은 정보검출 원리를 갖는다.
또한 제2 실시예의 강유전체 메모리 장치에서 정보를 판독할 때는 비선택 비트선(BL)은 부유상태로 한다. 그러나 p형 웰영역(622)과 n형 드레인 영역(623)은 서로 전기적으로 단락되어 있으므로, 비선택 n형 드레인 영역(623)의 p-n 접합은 순방향으로 편기되는 일이 없어서, 메로리 셀이 확실하게 동작된다.
또한 제2 실시예의 강유전체 메모리 장치는 고집적도와 동작의 안정성을 확보하는 특징이 있으므로, 제1 실시예와 마찬가지로 고집적도·저속 파일 메모리로서 활용할 수가 있다.
상기 제2 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트로서 Pt막(626)을 형성하였다. 이와 같은 Pt막(626)을 형성함으로써 Pt막(626)상의 형성한 PZT 박막(627)의 품질이 개선되어, 메모리 셀을 임계 전압이 낮은 평상시 OFF 상태로 할 수가 있다. 그러나 이 Pt막(626)이 반드시 필요한 것은 아니다. SiO2막(625)상에 직접 PZT 박막(627)을 형성할 수도 있다.
또한 상기 제3의 최적 강유전체 메모리 장치의 제2 실시예의 구동방법에서는 모든 정보를 일괄해서 소거하는 플래시 메모리류의 구동방법에 대해서 설명하였다. 그러나 제2 실시예의 셀구조는 RAM과 같이 동작시킬 수도 있다.
제77(b)도에서는 상술한 바와 같이 논리 1의 정보를 기입할 때는 메모리 셀은 플래시 메모리류의 구동방법의 경우와 마찬가지로 동작한다. 반면에 논리 0의 데이터를 기입할 때는 트랜지스터(633)의 게이트 전극에 고전위를 인가하여 비트선(BL)과 구동선(D)을 전기적으로 서로 접속한다. 또한 선택된 비트선(BL), 즉 선택된 구동선(D)에는 제3의 전위(Vw)를 공급하고, 선택된 워드선(WL)에는 접지전위를 공급한다.
이와 같이 구동선(D)에 전기적으로 접속된 p형 웰영역(622)과 게이트 전극(628)간에 Vw의 전압을 인가함으로써 선택된 강유전체 메모리 셀에 논리 0의 데이터를 기입한다.
상기의 바와 같이 편기동작을 이용하여 논리 1의 데이터가 기입되어 있는 강유전체 메모리 셀에 통상의 기입 전압 Vw에 의해 언제든지 논리 0의 데이터를 기입할 수가 있다. 따라서 강유전체 메모리 셀을 RAM과 같이 동작시킬 수가 있다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)은 미리 제2의 전위(Vw/2)로 설정되어 있다.
또한 이 경우에는 반선택 셀에 바람직하기 못한 역전압이 걸리므로 이에 대한 대책이 필요하나, 이에 대해서는 후술하기로 한다.
다음에 본 발명에 의한 박막 반도체층을 사용한 제3의 최적 강유전체 메모리 장치의 제3 실시예를 제78(a)도 및 제78(b)도에 의해 설명한다. 제78(a)도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치에서 박막 반도체층을 사용한 제3 실시예의 메모리 셀구조의 단면도. 제78(b)도는 제78(a)도에 나타낸 강유전체 메모리 장치의 간이 개략도이다.
제78(a)도에서 먼저 석영기판(541)에 두께가 10~30μm인 범위, 바람직하기는 20μm의 SiO2막(642)을 스퍼터링법에 의해 형성한다. 다음에 SiO2막(642)을 통해 두께가 5~15μm인 범위, 바람직하기는 10μm의 Ti막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 적층막을 형성한다.
그 후에 적층막을 패턴화하여, 행선택선의 방향으로 연장하는 워드선(634)를 형성한다.
다음에 상기 적층막 위에 두께가 10~70μm인 범위, 바람직하기는 40μm의 강유전체막으로서 PZT 박막 및 두께가 15~30μm인 범위, 바람직하기는 20μm의 Pt막을 순차적으로 적층하여 제2의 적층막을 형성한다.
그 후에 이 제2의 적층막을 패턴화하여 PZT막(644) 및 부유게이트(645)를 형성한다.
다음에 제2의 적층막 위에 두께가 5~15μm인 범위, 바람직하기는 10μm의 SiO2막 등으로 된 절연막 및 두께가 5~15μm인 범위, 바람직하기는 8μm의 비정질 실리콘막을 적층한다. 그 후에 레이저 어닐링함으로써 비정질 실리콘막을 재결정화하여 다결정 실리콘막으로 변환한다.
다음에 다결정 실리콘막을 패턴화하여 섬형상의 다결정 실리콘막(647)을 형성한다. 이 다결정 실리콘막(647)은 미러 대칭 형상의 한 쌍의 메모리 셀을 구성한다.
이어서 그 상부에 실리콘 질화막을 적층한 후에 패턴화함으로써 채널 보호막(648)을 형성한다.
다음에 채널 보호막(648)을 마스트로서 사용하여 As 등의 n형 불순물을 선택적으로 도입함으로써 n+형 소스영역(649) 및 n형 드레인 영역(650)을 형성한다. 그 후에 그 상부에 두께가 5~30μm인 범위, 바람직하기는 10μm의 n+형 다결정 실리콘막을 적층하여 다결정 실리콘 패드(651, 652)를 형성한다.
이 경우에는 n+형 드레인 영역(650)에 가깝게 채널 보호막(648)을 형성하고, n+형 소스영역(649)와 게이트 전극이 되는 워드선(WL)과의 중첩영역이 n+형 드레인 영역(650)과 게이트 전극이 되는 워드선(WL)과의 중첩영역보다 커지도록 하는 것이 바람직하다. 즉 n+형 소스영역(649)의 기생용량 CGS가 n+형 드레인 영역(650)의 기생용량 CGD보다 크게 설정하는 것이 바람직하다.
다음에 PCVD법(플라즈마 CVD법, 도시하지 않음)에 의해 SiO2막을 전면에 적층한다. 전극 형성을 위한 개구부를 형성한 후에, 전면에 WSi 등의 도전막을 전면에 적층한다. 패턴화함으로써 다결정 실리콘 패드(651, 652)를 각각 접속하고, 같은 방향으로 연장하는 비트선(BL)(653)과 구동선(D)(654)을 형성한다.
제78(b)도에 나타낸 바와 같이 강유전체 메모리 셀은 미러 대칭으로 형성되고, 각 비트선(BL0, BL1, ……)에는 열선택 트랜지스터가 접속되고, 감지증폭기는 검출 레지스터(658)을 통해 제1의 전위(Vr)에 접속된다. 상기 구조는 도시되어 있지 않다.
감지증폭기는 강유전체 메모리 셀의 형성 공정시의 n채널형 박막 반도체를 이용하여 구성한다.
이와 같이 강유전체 메모리 셀은 능동 매트릭스형 액정 표시장치에서 확립한 제조기술에 의한 박막 반도체층을 이용하여 구성한다. 따라서 강유전체 메모리 장치의 원가가 저감된다. 또한 석영기판(641)측의 워드선(WL)이 형성되므로 워드선(WL) 전용의 배선공간이 불필요하여 강유전체 메모리 장치의 집적도가 향상된다.
다음에는 제78(a)도에 나타낸 강유전체 메모리 장치의 구동방법을 제78(b)도에 의해 설명한다.
제78(b)도에서는 먼저 트랜지스터의 게이트 전극(도시하지 않음)에 고전위를 인가하여 구동선(D)과 비트선(BL)을 전기적으로 서로 접속한다. 이와 같은 조건하에서 모든 비트선(BL)에 소거전압(VE)을 공급하고, 모든 워드선(WL)에 접지전위를 공급하면 강유전체 메모리 셀은 비도통이 된다.
이 때에 PZT막(644)은 -Pr 방향으로 반전 분극되어 논리 0의 데이터가 설정된다. 이와 같이 부유게이트 트랜지스터형 플래시 메모리와 마찬가지로 강유전체 메모리 셀의 모든 정보가 일괄해서 소거된다.
이 경우에는 n+형 소스영역(649)의 불순물 농도가 대단히 높으므로 n+형 소스영역(649)의 표면에는 반전층이 형성되지 않는다. 따라서 n+형 소스영역(649)에 인가된 전압이 PZT마거(644)에 직접 인가되어, 통상 이용의 소거전압(VE)에 의해 정보를 소거할 수 있다.
강유전체 메모리 셀에 데이터를 기입할 때는 트랜지스터의 게이트 전극(도시하지 않음)에 고정위를 인가하여 비트선(BL)과 구동선(D)을 전기적으로 서로 접속한다. 또한 선택된 비트선(BL)에는 접지전위를 공급하고, 선택된 워드선(WL)에는 제3의 전위(Vw)를 공급한다. 이와 같이 하여 선택된 강유전체 메모리 셀에 논리 1의 데이터가 기입된다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)은 미리 제2의 전위(Vw/2)가 공급되어 있다.
데이터를 판독할 때에는 메모리 셀의 출력이 논리 1이 되도록 제3의 전위를 +Pr*에 의해 PZT막(644)이 +Pr 방향으로 분극하게 설정한다. PZT막(644)이 +Pr*에 의해 분극되면 임계 전압 Vth가 강하하여, 판독전위를 인가하면 메모리 셀은 도통이 된다. 이 때에 메모리 셀은 평상시 OFF 상태가 된다.
이 경우에 강유전체 메모리 장치에서는 제3의 전위(Vw)를 트리밍하기 위해서 강유전체 메모리 장치의 칩내에 다결정 실리콘 퓨즈로 구성된 트리밍 수단을 갖는 제3의 전위 발생 수단을 갖춘다. 따라서 각 칩마다 메모리 셀의 특성에 다라 제3의 전위를 임의로 조정할 수 있으므로 판독 마진이 개선된다.
논리 1의 데이터를 기입할 때는 게이트 전극이 되는 워드선(643)과 채널 영역간에 인가되는 전계는 이용하지만, 워드선(643)과 i형 다결정 실리콘막(647)간에 인가되는 전계는 이용하지 않는다. 따라서 반전층에 기인한 기입 전압의 대폭적인 상승을 방지할 수가 있다.
다음에 강유전체 메모리 셀로부터 정보를 판독할 때는 트랜지스터의 게이트 전극(도시하지 않음)에 저전위를 인가하여 비트선(BL)과 워드선(WL) 상호간의 전기적인 접속을 해제한다. 이와 같은 조건하에서 모든 구동선(D)을 접지전위로 설정하고, 선택된 비트선(BL)을 검출 레지스터를 통해 제1의 전위(Vr)로 설정하고, 선택된 워드선(WL)을 제1의 전위(Vr)로 설정한다.
이 경우에 비선택 비트선(BL)은 부유상태로 되고, 비선택 워드선(WL)은 0V로 설정된다.
상기 제3 실시예의 강유전체 메모리 장치에서는 정보 검출 원리가 제1 실시예의 강유전체 메모리 장치의 경우와 거의 동일하다. 이 경우에는 반선택 셀에 인가되는 Vr/2의 역전계가 극히 적으므로 데이터 판독시에 발생하는 기입 에러를 방지할 수가 있다.
또한 제3 실시예의 강유전체 메모리 장치에서는 다른 판독 방법도 적용이 가능하다. 다음에는 이 판독 방법에 대해 설명한다.
이 판독 방법에서는 트랜지스터의 게이트(도시하지 않음)에 저전위를 인가하여 비트선(BL)과 구동선(D) 상호간의 전기적인 접속을 해제한다. 이와 같은 조건하에서 모든 구동선(D)을 제1의 전위(Vr)로 설정하고, 선택된 비트선(BL)을 검출 레지스터를 통해 접지전위측으로 설정하고, 선택된 워드선(WL)에 제1의 전위(Vr)를 공급한다.
이 경우에 비선택 비트선(BL)은 부유상태로 되고, 비선택 워드선(WL)은 0V로 설정된다.
제3 실시예의 강유전체 메모리 장치에서는 강유전체 메모리 장치를 0.5μm 룰을 적용항여 설계할 경우에는 메모리 셀의 크기는 1.5μmx3μm가 된다. 따라서 16Mbit 강유전체 메모리 장치의 칩면적은 6mmx12mm가 된다.
상기 제3 실시예의 강유전체 메모리 장치의 설명에서는 부유게이트(645)로서 Pt막을 형성하였었다. 이와 같은 Pt막을 형성함으로써 메모리 셀을 임계전압이 낮은 평상시 OFF 상태로 확실하게 설정할 수가 있다. 그러나 PZT 막(644)을 형성한 후에 동작 영역이 되는 i형 다결정 실리콘막을 형성하면, PZT막(644)은 장치의 채널 계면에 거의 영향을 주지 않는다. 따라서 Pt막을 반드시 필요고 하는 것은 아니다. PZT막(644)상에 절연막(646)을 직접 형성할 수도 있다.
또한 상기 제3의 최적 강유전체 메모리 장치의 제3 실시예의 구동 방법에서는 모든 정보를 일괄해서 소거하는 플래시 메모리류의 구동방법에 대해서 설명하였었다. 그러나 제3 실시예의 셀구조는 RAM과 같이 동작시킬 수도 있다.
제78(b)도에서는 상술한 바와 같이 논리 1의 정보를 기입할 때는 메모리 셀은 플래시 메모리류의 구동방법의 경우와 마찬가지로 동작한다. 반면에 논리 0의 데이터를 기입할 때는 트랜지스터의 게이트 전극(도시하지 않음)에 고전위를 인가하여 비트선(BL)과 구동선(D)을 전기적으로 서로 접속한다. 또한 선택된 비트선(BL), 즉 선택된 구동선(D)에는 제3의 전위(Vw)를 공급하고, 선택된 워드선(WL)에는 접지전위를 공급한다.
이와 같이 구동선(D)에 접속된 n+형 소스영역(649)과 게이트 전극과의 중첩 영역에 Vw의 전압을 인가함으로써 선택된 강유전체 메모리 셀에 논리 0의 데이터를 기입한다.
이 경우에는 n+형 소스영역(649)의 불순물 농도가 대단히 높으므로 n+형 소스영역(649)의 표면에는 반전층이 형성되지 않는다. 따라서 n+형 소스영역(649)에 인가된 전압이 PZT막(644)에 직접 인가되어, 논리 1의 데이터가 이입되어 있는 강유전체 메모리 셀에 통상 이용의 소거전압(VE)을 이용하여 언제든지 논리 0을 기입할 수가 있다. 따라서 강유전체 메모리 장치를 RAM으로서도 동작시킬 수가 있다.
이 경우에 비선택 비트선(BL)과 비선택 워드선(WL)은 미리 제2의 전위(Vw/2)로 설정되어 있다.
상기 제3의 최적 강유전체 메모리 장치의 제1~제3 실시예에서 이들 메모리 장치를 RAM으로서 동작할 경우에는, 이들 메모리 장치는 제71(a)도에 나타낸 강유전체 메모리 장치의 변형례의 경우와 같은 문제가 생긴다. 즉 논리 1 및 0의 기입동작을 여러번 반복할 경우에는 정보가 잘못 변경된다.
다음에 상기와 같은 문제점을 제79(a)도 및 제79(b)도에 의해 설명한다. 제79(a)도 및 제79(b)도는 제73(a)도, 제77(a)도 및 제78(a)도에 나타낸 제3의 최적 강유전체 메모리 장치의 제1~제3 실시예에 관한 문제점을 나타낸 설명도이다.
제79(b)도에 나타낸 바와 같이 실선으로 표시된 강유전체 박막의 분극 특성은 양호한 각형비를 갖는 이상적인 분극특성과는 다르다. 따라서 제79(a)도에 나타낸 바와 같이 정보를 기입할 때는 반선택 메모리 셀에 반선택 전압이 교호로 인가된다. 분극점은 분극을 감소시키면서 이력곡 선상을 반복해서 이동한다. 최종적으로는 메모리 셀에 기입되어 있는 논리 1의 정보가 소멸한다.
또한 메모리 셀에 논리 0의 정보가 기입되어 있는 경우에는 동일한 동작이 이루어져서, 메모리 셀에 기입되어 있는 논리 0의 정보가 소멸한다.
분극 특성의 이력곡선이 점선으로 표시된 이상적인 특성으로 설정할 경우에는 반선택 메모리 셀에 반선택 전압이 인가될지라도 분극치는 변화하지 않는다. 이 경우에는 기입 동작을 여러번 반복하더라도 분극 특성의 열화가 감소되어, 기입 에러의 발생이 감소된다.
그와 같은 이상적인 분극 특성을 확보하기 위하여 제71(a)도에 나타낸 바와 같이 강유전체 박막과 워드선 간에 2단자 스위치 소자를 개재하여 이력 곡선을 정 또는 부의 방향으로 변동시킨다. 이 경우에 판독 전압은 항전압 Vc와 2단자 스위치 소자의 ON 전압(Von)과의 합계보다 약간 낮게 할 필요가 있다. 따라서 제1~제3실시예의 강유전체 메모리장치에서는 2단자 스위치소자의 ON전압(Von) 만큼 높은 전압이 필요하다.
다음에 제3의 최적 강유전체 메모리 장치의 제4 실시예를 제80도에 의해 설명한다. 제80도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치에서 2단자 스위치 소자로 MIM 소자를 사용한 제4 실시예의 메모리 셀구조의 단면도이다.
제80도에 나타낸 강유전체 메모리 장치에서는 제77(a)도에 나타낸 제2 실시예의 강유전체 메모리 장치와는 달리, 게이트전극(628)에 Ta전극(661), Ta2O5박막(662) 및 Ta 전극(663)으로 구성된 MIM 소자가 형서되어 있다. 기타의 구조는 제77(a)도에 나타낸 제2 실시에의 강유전체 메모리 장치와 동일하다.
이 경우에 MIM 소자의 ON 전압(Von)은 Ta2O5박막(662)의 두께의 의존한다. 이 ON 전압 (Von)은 약 1.5~5.0V, 적어도 항전압 Vc 정도로 설정하는 것이 바람직하다. 이 경우에는 ON 전압(Von)에 따라 기입전압 또는 판독전압이 상승하나, 분극은 반선택 셀에 인가된 반선택 전압(Vw/2, 또느 Vr/2)에 의해 거의 변하지 않는다. 따라서 기입동작을 여러번 반복할지라도 분극의 열화가 감소되어, 기입 에러가 발생할 확률도 감소된다.
MIM 소자가 형성될 경우에는 MIM 소자의 I층으로서 기능하는 Ta2O5박막(662)과 PZT 박막(627)간의 Ta 전극에 전하가 축적된다. 따라서 기입동작 또는 판독동작 직후에 축적된 전하를 인출하기 위하여 전압(VRe)을 인가하여 전위를 0V로 재설정할 필요가 있다.
상기의 제4 실시예에서는 PZT 박막(627)과 게이트 전극(628)간에 MIM 소자가 개재된다. 그러나 게이트 전극(628)을 생략하므로써 PZT 박막(627)상에 직접 Ta 전극(661), Ta2O5박막(662) 및 Ta막(663)을 순차적으로 적층할 수가 있다. 이 경우에는 PZT 박막(627)과 Ta(661)간의 상호 확산을 고려할 필요가 있다.
다음에 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제5 실시예를 제81도에 의해 설명한다. 제81도는 본 발명에 의한 제3의 최적 강유전체 메모리 장치의 제5 실시예의 메모리 셀구조의 단면도이다. 이 제5실시예는 제78(a)도에 나타낸 제3실시예의 강유전체 메모리 장치에 MIM 소자를 형성한 반도체층형 강유전체 메모리 장치의 예이다.
제81도에 나타낸 바와 같이 제5 실시예의 강유전체 메모리 장치에서는 제78(a)도에 나타낸 제3 실시예의 워드선에 상당한 Pt막(665) 아래에 Ta전극(661), Ta2O5박막(662) 및 Ta 막(663)으로 구성된 MIM 소자를 형성한다. 또한 MIM소자 아래에는 워드선(643)이 형성된다.
제5 실시예의 구동방법은 제3 실시에의 경우와 거의 동일하다. 이 경우에는 MIM 소자의 ON 전압(Von)에 의해 기입전압 또는 판독 전압이 상승하나, 분극은 반선택 셀에 인가된 반선택 전압(Vw/2, 또는 Vr/2)에 의해 거의 변하지 않는다. 따라서 기입동작을 여러번 반복하더라도 분극의 열화를 감소할 수 있으므로, 기입 에러 발생의 확률을 저감시킬 수 있다.
상기 제3의 최적 강유전체 메모리 장치의 제5 실시에에서는 n채널형 메모리 셀을 사용하였다. 그러나 이들 강유전체 메모리 장치에는 p 채널형 메모리 셀도 채용할 수가 있다. 이와 같은 경우에는 채널 도전형의 변환에 따라 각선에 인가하는 전위에 관해서, 제3의 전위(Vw)는 제1의 전위(Vr)로 변환하고, 접지전위는 제3의 전위(Vw) 또는 제1의 전위(Vr)로 변환할 필요가 있다.
상기 제4~제5 실시예에서는 워드선이 석영기판(641)에 형성되었다. 그러나 게이트 절연막 및 게이트 전극을 형성하는 방법도 가능하다. 예를 들어 석영기판(641)에 재결정화 다결정 실리콘막을 형성한 후에 절연막(646), 부유게이트(645), PZT막(644) 및 도전막을 순차적으로 적층한다. 이어서 이들 층을 패턴화하여 게이트 절연막과 게이트 전극이 되는 워드선을 형성한다. 상기의 제조방법은 복작하기는 하나, 집적도는 향상된다.
상기 제4 및 제5 실시예의 강유전체 메모리 장치에서는 기판으로서 석영기판(641)을 사용하고, 이 석영기판(641)에 CVD 법에 의해 SiO2막(642)을 형성하였다. 그러나 기판은 석영기판에 한정되는 것이 아니고, 사파이더 등의 다른 절연기판도 채용할 수가 있다. 또한 실리콘 기판을 열산화하여 표면에 산화막을 형성한 절연기판도 채용할 수가 있다. 본 명세서에서의 절연기판이라는 용어는 여러 종류의 기판을 의미한다.
상기 각 실시예에서는 강유전체 박막으로서 PZT를 사용하였다. 그러나 강유전체 박막은 PZT에 한정되는 것은 아니며, PLZT, BaTiO3, PbTiO3, PbTiO3, Bi4Ti3O12등의 다른 강유전체 박막도 채용할 수가 있다.
또한 상기 각 실시예에서는 부유게이트로서 Pt를 사용하였었다. 그러나 다결정 실리콘도 부유게이트로서 채용할 수가 있다.
다결정 실리콘을 부유게이트로서 사용할 경우에는 다결정 실리콘막상에 PZT를 적층하기가 곤란하기 때문에 IrO2막을 통해서 다결정 실리콘상에 PZT를 적층하는 것이 바람직하다. 이 경우에는 부유게이트로서 다결정 실리콘을 사용함으로써 게이트 SiO2의 계면조건이 개선되어, 제조 수율이 증가하고, 동작의 안정성이 향상된다(일본국 전자재료 1994, 가을호, p.27~32).
또한 상기 제4 및 제5 실시예에의 설명에서는 2단자 스위치 소자가 Ta전극(661), Ta2O5박막(662) 및 Ta막(663)으로 구성된 MIM 소자이었다. 그러나 이 2단자 스위치소자는 그와 같은 물질에 한정되는 것이 아니고, MIM 소자를 구성하는 물질로서 잘 알려져 있는 여러 종류의 물질도 채용할 수가 있다. 또한 2단자 스위치 소자는 MIM 소자에 한정되는 것이 아니라, 다이오드를 역방향의 직렬로 접속할 때 얻어지는 특성을 갖는 다른 스위치 소자도 채용할 수가 있다.
또한 상기 각 실시예에서는 반도체로서 실리콘 기판 또는 다결정 실리콘막을 사용하였다. 그러나 반도체는 실리콘에 한정되는 것이 아니라, SiGe 혼합결정 등의 다른 IV족 반도체, 및 GaAs 드의 III-V족 화합물 반도체을 사용할 수도 있다.
상기의 바와 같이 본 발명은 다음과 같은 특징을 갖는다.
본 발명에 의하면 메모리 셀은 강유전체 게이트 절연막을 갖는 1개의 MISFET로 구성되며, 메모리 장치의 구동방법은 정보소거시의 소거전압과 정보기입시의 기입전압간의 불평형을 감소시키도록 하고 있다.
따라서 강유전체 메모리 장치의 집적도가 향상된다. 또한 안정된 구동동작과 확실한 메모리 동작이 가능한 1Tr형 강유전체 메모리 장치와 그 구동 방법을 제공할 수가 있다.
또한 강유전체 메모리 장치에 MIM 소자를 부가함으로써 안정된 RAM 동작을 제공할 수가 있다.
그리고 본 발명은 이들 실시예에 한정되는 것이 아니라, 본 발명의 범위를 일탈하지 않는 한, 기타의 변경 및 변형이 가능하다.

Claims (40)

  1. 강유전체 커패시터(31)를 기업매체로서 사용한 메모리 셀(29)을 갖는 강유전체 메모리로부터의 데이터 판독 방법에 있어서, (a) 방향이 반대인 제1 및 제2의 전계를 상기 강유전체 커패시터(31)에 순차적으로 인가하여, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터(31)의 분극을 변경하고; (b) 상기 강유전체 커패시터(31)의 분극의 변화를 검출함으로써 상기 메모리 셀(29)에 기억되어 있는 데이터를 판독하는 스텝들로 되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  2. 데이터선(BL)에 접속된 제1의 전하 입출력단과 제2의 전하 입출력단을 갖는 전송게이트(33)와, 상기 제2의 전하 입출력단에 접속된 제1의 전극(31A)과 구동전압선(PL0)에 접속된 제2의 전극(31B)을 갖는 강유전체 커패시터를 구비한 메모리 셀을 갖춘 강유전체 메모리로부터의 데이터 판독방법에 있어서: (a) 상기 전송게이트(33)를 비도통 상태로 제어하고; (b) 상기 데이터선(BL)을 예비충전하고; (c) 상기 전송게이트(33)를 도통상태로 제어하고; (d) 상기 구동전압선(PL0)을 통해 상기 강유전체 커패시터(31)의 상기 제2의 전극(31B)에 구동전압을 인가하여 방향이 반대인 제1 및 제2의 전계를 상기 강유전체 커패시터(31)에 순차적으로 인가함으로써, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 강유전체 커패시터(31)의 분극을 변경하고; (e) 상기 메모리 셀(29)에 기억되어 있는 데이터를 판독하여 상기 데이터선(BL)으로 출력하는 스텝들로 되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  3. i=1, 3, ……, 2n-1인 i번째 메모리셀(29)로서, i번째 워드선(WL0)에 의해 도통 또는 비도통이 되게 제어되며, 또한 제1의 데이터선(BL)에 접속된 제1의 전하 입출력 단자와 제2의 입출력 단자를 갖는 i번째 전송게이트(33)와 상기 i번째 전송게이트(33)의 제2의 전하 입출력 단자에 접속된 제1의 전극(31A)과 i번째 구동전압선(PL0)에 접속된 제2의 전극(31B)를 갖는 i번째 강유전체 커패시터(31)를 갖는 상기 i번째 메모리 셀(29); (i+1)번째 워드선(WL0)에 의해 도통 또는 비도통이 되게 제어되며, 또한 제2의 데이터선(/BL)에 접속된 제1의 전하 입출력단자와 제2의 입출력단자를 갖는 (i+1)번째 전송게이트(34)와 상기 (i+1)번째 전송게이트(34)의 제2의 전하 입출력 단자에 접속된 제1의 전극(32A)과 (i+1)번째 구동전압선(PL1)에 접속된 제2의 전극(32B)를 갖는 (i+1)번째 강유전체 커패시터(32)를 갖는 (i+1)번째 메모리 셀(30); 상기 제1 및 제2의 데이터선(BL, /BL)간의 전압차를 증폭하는 감지증폭기(43); 및 상기 제1 및 제2의 데이터선(BL, /BL)을 선택하는 열선택 게이트(48)를 구비한 강유전체 메모리의 데이터 판독방법에 있어서: (a) 상기 제1, 제2 ……, 제2n 의 전송게이트를 비도통이 되게 제어하고; (b) 상기 제1 및 제2의 데이터선(BL, /BL)을 예비충전하고; (c) 선택된 메모리 셀(29)을 도통이 되게 제어하고; (d) 상기 선택된 메모리 셀(29)의 강유전체 커패시터의 상기 제2의 전극(31B)에 선택된 구동전압선(PL0)을 통해 구동전압을 인가해서, 상기 선택된 메모리 셀(29)의 강유전체 커패시터(31)에 서로 반대방향인 제1 및 제2의 전계를 순차적으로 인가함으로써, 상기 제1 및 제2의 전계의 변화에 대응하여 상기 선택된 메모리 셀(29)의 분극을 변경하고; (e) 상기 선택된 메모리 셀(29)에 기억되어 있는 데이터를 판독하여 상기 제1 및 제2의 데이터선(BL, /BL)중의 해당선(BL)에 송출하고; (f) 상기 제1 및 제2의 데이터선(BL, /BL)간의 전압차를 증폭하는 스텝들을 구비한 것을 특징으로 하는 강유전체 메모리로부터의 데이트 판독방법.
  4. 제1항에 있어서, 상기 제1의 전계의 강도는 데이터를 기입할 때 상기 강유전체 커패시터(31)에 인가되는 전계의 강도보다 낮게 하며, 상기 제2의 전계의 강도는 상기 제1의 전게의 강도보다 낮게 하는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  5. 제1항에 있어서, 상기 강유전체 커패시터(31)에 인가되는 상기 제1 및 제2의 전계의 강도보다 각각 높은 전계강도를 갖는 서로 반대방향인 제3 및 제4의 전계를 인가하고, 상기 제3 및 제4의 전계의 차에 대응하여 강유전체 커패시터(31)의 분극을 변경하는 스텝을 더 갖는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  6. 제1항에 있어서, 상기 제1 및 제2의 전게의 강도는 상기 강유전체 커패시터(31)에 논리 1을 기입시의 판독 마진이 상기 강유전체 커패시터(31)에 논리 0을 기입시의 판독 마진과 거의 같아지도록 설정되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  7. 제2항에 있어서, 상기 스텝 (b)는 상기 데이터선(BL)을 전원전압의 절반과 거의 같은 전압으로 에비 충전하는 스텝을 갖춘 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  8. 강유전체 커패시터(31)를 기억매체로서 사용한 메모리 셀(29)을 갖는 강유전체 메모리에 있어서, 상기 메모리 셀은 : 상기 강유전체 커패시터(31)에 서로 반대 방향인 제1 및 제2의 전계를 인가하고, 상기 제1 및 제2의 전계의 변화에 대응하여 강유전체 커패시터(31)의 분극을 변경하는 인가수단(PL0)과; 강유전체 커패시터(31)의 상기 분극의 변화를 검출함으로써 상기 메모리 셀(29)에 기억된 데이터를 판독하는 판독수단(33, BL)을 구비한 것을 특징으로 하는 강유전체 메모리.
  9. 데이터선(BL)에 접속된 제1의 전하 입출력 단자와 제2의 전하 입출력단자를 갖는 전송게이트(33)와 상기 제2의 전하 입출력단자에 접속된 제1의 전극(31A)과 구동전압선(PL0)에 접속된 제2의 전극(31B)을 갖는 강유전체 커패시터(31)를 구비한 메모리 셀(29); 상기 데이터선(BL)을 예비 충전하는 예비 충전수단 및; 상기 강유전체 커패시터(31)의 상기 제2의 전극(31B)에 상기 구동전압선(PL0)을 통해 구동전압을 가해서, 상기 강유전체 커패시터(31)에 서로 반대방향인 제1 및 제2의 전계를 순차적으로 인가하고, 상기 제1 및 제2의 전게의 변화에 대응하여 강유전체 커패시터(31)의 분극을 변경하는 구동전압 인가 수단으로서, 상기 구동전압 인가수단의 구동전압 인가동작은 상기 전송게이트(33)가 비도통이 되게 제어되고, 상기 데이터선(BL)이 상기 예비 충전 수단에 의해 예비 충전되고, 상기 전송 게이트(33)가 도통이 되게 제어된 후에 실행되는 상기 구동전압 인가 수단을 구비하며; 상기 전송게이트(33)가 비도통이 되게 제어되고, 상기 데이터선(BL)이 상기 예비 충전수단에 의해 예비충전되고, 상기 전송게이트(33)가 도통이 되게 제어된 후에 상기 강유전체 커패시터(31)에 상기 제1 및 제2의 전게를 순차적으로 인가함으로써 상기 메모리 셀(29)에 기억되어 있는 데이터를 판독하여 상기 데이터선(BL)에 송출하는 것을 특징으로 하는 강유전체 메모리.
  10. i=1, 3, ……, 2n-1인 i번째 메모리셀(29)로서, i번째 워드선(WL0)에 의해 도통 또는 비도통이 되게 제어되며, 또한 제1의 데이터선(BL)에 접속된 제1의 전하 입출력 단자와 제2의 입출력 단자를 갖는 i번째 전송게이트(33)와 상기 i번째 전송게이트(33)의 제2의 전하 입출력 단자에 접속된 제1의 전극(31A)과 i번째 구동전압선(PL0)에 접속된 제2의 전극(31B)를 갖는 i번째 강유전체 커패시터(31)를 갖는 상기 i번째 메모리 셀(29); (i+1)번째 워드선(WL0)에 의해 도통 또는 비도통이 되게 제어되며, 또한 제2의 데이터선(/BL)에 접속된 제1의 전하 입출력단자와 제2의 입출력단자를 갖는 (i+1)번째 전송게이트(34)와 상기 (i+1)번째 전송게이트(34)의 제2의 전하 입출력 단자에 접속된 제1의 전극(32A)과 (i+1)번째 구동전압선(PL1)에 접속된 제2의 전극(32B)를 갖는 (i+1)번째 강유전체 커패시터(32)를 갖는 (i+1)번째 메모리 셀(30); 상기 제1 및 제2의 데이터선(BL, /BL)간의 전압차를 증폭하는 감지증폭기(43); 상기 제1 및 제2의 데이터선(BL, /BL)을 선택하는 열선택 게이트(48); 상기 제1 및 제2 데이터선(BL, /BL)을 미리 충전하는 예비 충전수단; 및 상기 강유전체 커패시터(31)의 상기 제2의 전극(31B)에 상기 구동전압선(PL0)을 통해 구동전압을 가해서, 상기 선택된 메모리 셀(29)의 강유전체 커패시터(31)에 서로 반대방향인 제1 및 제2의 전계를 순차적으로 인가하고, 상기 제1 및 제2의 전계의 변화에 대응하여 강유전체 커패시터(31)의 분극을 변경하는 구동전압 인가 수단으로서, 상기 구동전압 인가수단의 구동전압 인가동작은 상기 제1, 제2, ……, 제2n의 전송게이트가 비도통이 되게 제어되고, 상기 제1 및 제2의 데이터선(BL)이 상기 예비 충전수단에 의해 예비충전되고, 상기 선택된 메모리 셀(29)의 상기 전송게이트(33)가 도통이 되게 제어된 후에 실행되는 상기 구동전압 인가수단을 구비하며; 상기 제1, 제2, ……, 제2n의 전송게이트(33)가 비도통이 되게 제어되고, 상기 제1 및 제2의 데이터선(BL)이 상기 예비 충전수단에 의해 예비 충전되고, 상기 선택된 메모리 셀(29)의 상기 전송게이트(33)가 도통이 되게 제어된 후에 상기 선택된 메모리 셀(29)의 상기 강유전체 커패시터(31)에 상기 제1 및 제2의 전게를순차적으로 인가함으로써 상기 선택된 메모리 셀(29)에 기억되어 있는 데이터를 판독하여 상기 데이터선(BL)에 송출하며, 상기 제1 및 제2의 데이터선(BL, /BL)간의 상기 전압차를 증폭하는 것을 특징으로 하는 강유전체 메모리.
  11. 제9항에 있어서, 상기 제1의 전계의 강도는 데이터를 기입할 때 상기 강유전체 커패시터(31)에 인가되는 전계의 강도보다 낮게 하며, 상기 제2의 전계의 강도는 상기 제1의 전계의 강도보다 낮게 하도록 상기 구동전압을 설정하는 것을 특징으로 하는 강유전체 메모리.
  12. 제9항에 있어서, 상기 구동전압 인가수단은 상기 강유전체 커패시터(31)에 인가되는 상기 제1 및 제2의 전계의 강도보다 각각 높은 전계 강도를 갖는 서로 반대 방향인 제3 및 제4의 전계를 인가하는 수단을 더 구비하고, 상기 제3 및 제4의 전계의 차에 대응하여 강유전체 커패시터(31)의 분극을 변경하는 것을 특징으로 하는 강유전체 메모리.
  13. 제9항에 있어서, 상기 구동전압 인가수단은 상기 강유전체 커패시터(31)에 논리 1을 기입시의 판독 마진이 상기 강유전체 커패시터(31)에 논리 0을 기입시의 판독 마진과 거의 같아지도록 설정하는 수단을 더 구비한 것을 특징으로 하는 강유전체 메모리.
  14. 제9항에 있어서, 상기 예비 충전 수단은 상기 데이터선(BL)을 전원 전압의 절반과 거의 같은 전압으로 예비 충전하는 것을 특징으로 하는 강유전체 메모리.
  15. 제1항에 있어서, 상기 데이터선(BL)은 기생용량(CBL)을 가지며, 상기 기생용량(CBL)은 논리 1 및 논리 0을 판독할 때에 상기 데이터선(BL)에 발생한 전압차가 거의 최대가 되는 값 CBL과 같거나 그 이하가 되도록 설정하는 것을 특징으로 하는 강유전체 메모리.
  16. 제3항에 있어서, 상기 제1의 데이터선(BL)은 기생용량(CBL)을 가지며, 상기 기생용량(CBL)은 논리 1 및 논리 0을 판독할 때에 상기 데이터선(BL)에 발생한 전압차가 거의 최대가 되는 값 CBL과 같거나 그 이하가 되도록 설정하는 것을 특징으로 하는 강유전체 메모리.
  17. 제15항에 있어서, 상기 제1 및 제2의 전계중의 하나는 내부 전원 전압보다 높으며, 데이터를 판독할 때 상기 데이터선(BL)에 발생되는 전압은 상기 하나의 전계가 내부 전원전압과 거의 같은 경우에 비해 높은 것을 특징으로 하는 강유전체 메모리.
  18. 제17항에 있어서, 상기 강유전체 커패시터는 Pb(Zr, Ti)O3으로 되며, 데이터선(BL)의 상기 기생용량(CBL)과 상기 강유전체 커패시터의 용량 Prs의 비는 거의 다음 조건: [V-1](CBL[F]/Prs[C])2 을 만족하는 강유전체 메모리.
  19. 제8항에 있어서, 상기 데이터선(BL)은 기생용량(CBL)을 가지며, 상기 기생용량(CBL)은 논리 1 및 논리 0을 판독할 때에 상기 데이터선(BL)에 발생한 전압차가 거의 최대가 되는 값 CBL과 같거나 그 이하가 되도록 설정하는 것을 특징으로 하는 강유전체 메모리.
  20. 제10항에 있어서, 상기 제1의 데이터선(BL)은 기생용량(CBL)을 가지며, 상기 기생용량(CBL)은 논리 1 및 논리 0을 판독할 때에 상기 데이터선(BL)에 발생한 전압차가 거의 최대가 되는 값 CBL과 같거나 그 이하가 되도록 설정하는 것을 특징으로 하는 강유전체 메모리.
  21. 제19항에 있어서, 상기 제1 및 제2의 전계중의 하나는 내부 전원 전압보다 높으며, 데이터 판독할 때 상기 데이터선(BL)에 발생되는 전압은 상기 하나의 전계가 내부 전원 전압과 거의 같은 경우에 비해 높은 것을 특징으로 하는 강유전체 메로리.
  22. 제21항에 있어서, 상기 강유전체 커패시터는 Pb(Zr, Ti)O3으로 되며, 데이터선(BL)의 상기 기생용량(CBL)과 상기 강유전체 커패시터의 용량 Prs의 비는 거의 다음 조건: 0.5 [V-1] (CBL[F] / Prs[C]) 2 을 만족하는 강유전체 메모리.
  23. 강유전체 커패시터를 기억매체로서 사용한 메모리 셀(302)과 강유전체 커패시터를 사용한 더미 셀(304)을 가지며, 또한 상기 메모리 셀의 강유전체 커패시터의 방향에 대응하여 데이터가 기입되는 강유전체 메모리로부터 데이터를 판독하는 방법에 있어서, (a) 데이터선(BL, /BL)을 접지전위로 예비 충전하고; (b) 상기 메모리 셀의 강유전체 커패시터에 제1의 구동전압을 인가하고; (c) 상기 메모리 셀(302)에 기억되어 있는 데이터에 따라 데이터선(BL)에 제1 및 제2의 전압중의 하나를 발생시키고; (d) 상기 더미 셀(304)의 강유전체 커패시터에 상기 제1의 구동전압보다 낮은 제2의 구동전압을 인가하여 기준전압을 발생하고; (e) 상기 기준전압에 의거해서 스텝(c)에 발생된 상기 제1 및 제2의 전압을 판별하여 데이터를 판독하는 스텝들로 되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  24. 제23항에 있어서, 상기 스텝(d)는 상기 더미 셀(304)의 상기 제2의 구동전압을 조성하여 상기 제1 및 제2의 전압간에 상기 기준전압을 발생시키는 스텝(d-1)을 더 구비한 것을 특징으로 하는 강유전체 메로리로부터의 데이터 판독방법.
  25. 제23항에 있어서, 상기 스텝(d)는 상기 더미 셀(304)의 상기 제2의 구동전압을 필요한 최소의 값으로 조정하는 스텝(d-2)을 더 구비한 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  26. 제23항에 있어서, 상기 스텝(d)은 상기 더미 셀(304)의 강유전체 커패시터에 상기 제2의 구동전압을 인가하고, 이어서 상기 구동전압을 접지전위로 강하시키는 스텝(d-3)을 더 구비하며, 상기 스텝(d)이 실행된 후에 상기 스텝(e)을 실행하는 것을 특징으로 하는 강유전체 메모리로부터 데이터 판독방법.
  27. 제23항에 있어서, 상기 메모리 셀(302)과 상기 더미 셀(304)은 병렬로 배열되어, 동일한 전원에 의해 구동되는 것을 특징으로 하는 강유전체 메로리로부터의 데이터 판독방법.
  28. 제27항에 있어서, 상기 더미 셀(304)의 강유전체 커패시터와 직렬로 커패시터가 접속되고, 상기 커패시터에 의해 상기 강유전체 커패시터에 인가되는 상기 제2의 구동전압을 적절히 조정하는 것을 특징으로 하는 강유전체 메로리로부터의 데이터 판독방법.
  29. 제28항에 있어서, 더미 셀(304)의 강유전체 커패시터에 직렬로 접속된 상기 커패시터는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  30. 제27항에 있어서, 더미 셀(304)의 강유전체 커패시터에 레지스터가 직렬로 접속되어, 상기 강유전체 커패시터에 인가되는 상기 제2의 구동전압이 적절히 조정되는 것을 특징으로 하는 강유전체 메모리로부터의 데이터 판독방법.
  31. 강유전체 커패시터를 기억 매체로서 사용한 강 메모리 셀과 강유전체 커패시터를 사용한 더미 셀을 가지며, 데이터가 상기 메모리 셀의 상기 강유전체 커패시터의 방향에 대응하여 기입되며, 상기 가입된 데이터가 판독될 때는 상기 데이터에 대응하여 데이터선에 제1 및 제2의 전압중의 하나가 공급되는 강유전체 메모리에 있어서, 상기 메모리 셀의 강유전체 커패시터에 제1의 구동전압을 인가하는 제1의 수단(PL)과; 상기 더미 셀(304)의 강유전체 커패시터에 상기 제1의 구동 전압보다 낮은 제2의 구동전압을 인가하여 기준 전압을 발생시키는 제2의 수단(DPL)과; 데이터가 판독될 때는 상기 기준전압에 의거해서 공급된 상기 제1 및 제2의 전압을 판별하여 데이터를 판독하는 제3의 수단(S/A)을 구비한 것을 특징으로 하는 강유전체 메모리.
  32. 제31항에 있어서, 상기 더미 셀(304)의 상기 제2의 구동 전압은 상기 제1 및 제2의 전압간에 상기 기준 전압을 발생시키도록 조정되는 것을 특징으로 하는 강유전체 메모리.
  33. 제31항에 있어서, 상기 더미 셀(304)의 상기 제2의 구동 전압은 필요한 최소의 값으로 조정되는 것을 특징으로 하는 강유전체 메모리.
  34. 제31항에 있어서, 상기 더미 셀(304)의 강유전체 커패시터에 상기 제2의 구동 전압을 인가하고, 이어서 상기 구동전압을 접지전위로 강하시키고, 상기의 동작 후에 판별동작을 포함한 데이터 판독 동작을 실행하는 것을 특징으로 하는 강유전체 메모리.
  35. 제31항에 있어서, 상기 메모리 셀(302)과 상기 더미 셀(304)은 병렬로 배열되어, 동일한 전원에 의해 구동되는 것을 특징으로 하는 강유전체 메모리.
  36. 제35항에 있어서, 상기 더미 셀(304)의 강유전체 커패시터와 직렬로 커패시터가 더 접속되고, 상기 커패시터에 의해 상기 더미 셀(304)의 상기 강유전체 커패시터에 인가되는 상기 제2의 구동전압을 적절히 조정하는 것을 특징으로 하는 강유전체 메모리.
  37. 제36항에 있어서, 더미 셀(304)의 강유전체 커패시터에 직렬로 접속된 상기 커패시터는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리.
  38. 제35항에 있어서, 상기 더미 셀(304)의 강유전체 커패시터에 레지스터가 직렬로 접속되어, 상기 강유전체 커패시터에 인가되는 상기 제2의 구동전압이 적절히 조정되는 것을 특징으로 하는 강유전체 메모리.
  39. 강유전체 커패시터를 갖는 비휘발성 강유전체 메모리로서, 통상 동작중에는 거의 DRAM 모드로 동작하며, 전원이 OFF 상태에서는 상기 강유전체 커패시터의 잔류 분극에 의해 데이터를 보존하는 비휘발성 강유전체 메모리로부터 데이터를 판독하는 방법에 있어서, (a) 전원이 공급되면 플레이트 전극과 비트선의 전위를 전원 전압(Vcc)의 거의 절반으로 설정하고; (b) 상기 플레이트 전극의 상기 전위를, Vα 및 Vβ를 각각 제1 및 제2의 소정 전압이라 할 때, 순차적으로 Vcc/2→(Vcc/2+Vα)→(Vcc-Vβ)→Vcc/2로 인가하는 스텝들을 구비하며; 상기 전원이 공급되면 모든 메모리 셀내의 상기 데이터의 축적 상태가 상기 잔류 분극으로부터 DRAM 모드로 정보를 보존하는 축적 전하로 변환되는 것을 특징으로 하는 불휘발성 강유전체 메모리로부터의 데이터 판독방법.
  40. 강유전체 커패시터를 갖는 비휘발성 강유전체 메모리로서, 통상 동작중에는 거의 DRAM 모드로 동작하며, 전원이 OFF 상태에서는 상기 강유전체 커패시터의 잔류 분극에 의해 데이터를 보존하는 비휘발성 강유전체 메모리에, 전원이 공급되면 플레이트 전극과 비트선의 전위를 전원 전압(Vcc)의 거의 절반으로 설정하는 제1의 전압설정부와; 상기 플레이트 전극의 상기 전위를 순차적으로 Vcc/2→(Vcc/2+Vα)→(Vcc-Vβ)→Vcc/2(Vα 및 Vβ는 각각 제1 및 제2의 소정 전압임)로 인가하는 제2의 전압 설정부를 구비하며; 상기 전원이 공급되면 모든 메모리 셀내의 상기 데이터의 축적 상태가 상기 잔류 분극으로부터 DRAM 모드로 정보를 보존하는 축적 전하로 변환되는 것을 특징으로 하는 불휘발성 강유전체 메모리.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196824B2 (ja) * 1997-07-16 2001-08-06 日本電気株式会社 強誘電体メモリ装置
JP3532747B2 (ja) * 1997-12-09 2004-05-31 富士通株式会社 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ
DE59902768D1 (de) 1998-06-16 2002-10-24 Infineon Technologies Ag Schreib- und leseverfahren für einen ferroelektrischen speicher
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
DE19926766A1 (de) * 1999-06-11 2000-12-21 Infineon Technologies Ag Ferroelektrischer Transistor und Verfahren zu dessen Betrieb
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
NO312698B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Fremgangsmåte til å utföre skrive- og leseoperasjoner i en passiv matriseminne og apparat for å utföre fremgangsmåten
JP3633455B2 (ja) * 2000-07-28 2005-03-30 セイコーエプソン株式会社 記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器
US6515889B1 (en) * 2000-08-31 2003-02-04 Micron Technology, Inc. Junction-isolated depletion mode ferroelectric memory
US6587365B1 (en) * 2000-08-31 2003-07-01 Micron Technology, Inc. Array architecture for depletion mode ferroelectric memory devices
JP3627640B2 (ja) * 2000-09-22 2005-03-09 松下電器産業株式会社 半導体メモリ素子
JP4024166B2 (ja) * 2002-03-20 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4214708B2 (ja) * 2002-03-27 2009-01-28 セイコーエプソン株式会社 強誘電体記憶装置及びその駆動方法
KR100482996B1 (ko) * 2002-08-30 2005-04-15 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치
CN1527321B (zh) * 2003-03-07 2011-05-11 帕特尼拉资本有限责任公司 存储器
TW594736B (en) * 2003-04-17 2004-06-21 Macronix Int Co Ltd Over-driven read method and device of ferroelectric memory
JP4024196B2 (ja) * 2003-09-30 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4161951B2 (ja) * 2004-09-16 2008-10-08 セイコーエプソン株式会社 強誘電体メモリ装置
JP4638193B2 (ja) * 2004-09-24 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7463504B2 (en) * 2005-09-15 2008-12-09 Texas Instruments Incorporated Active float for the dummy bit lines in FeRAM
KR100748556B1 (ko) * 2005-11-23 2007-08-10 삼성전자주식회사 강유전체 메모리 장치 및 그것의 구동방법
JP2008084450A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
JP2010102793A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 半導体記憶装置
DE102009021152B4 (de) * 2009-05-13 2012-04-26 Atmel Automotive Gmbh Verfahren und Schaltungsanordnung zur Gewinnung einer Feldstärkeinformation
US9324405B2 (en) * 2010-11-30 2016-04-26 Radiant Technologies, Inc. CMOS analog memories utilizing ferroelectric capacitors
US9036442B2 (en) * 2012-06-29 2015-05-19 Intersil Americas LLC Reduced-noise reference voltage platform for a voltage converter device
KR102102175B1 (ko) 2013-11-05 2020-04-21 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US9899073B2 (en) 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
CN109087674A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电内存及其数据读取、写入与制造方法和电容结构
KR102578816B1 (ko) * 2018-03-16 2023-09-15 에스케이하이닉스 주식회사 강유전성 메모리 장치
US10896712B2 (en) * 2019-06-14 2021-01-19 Micron Technology, Inc. Open page biasing techniques
US10964372B2 (en) * 2019-06-14 2021-03-30 Micron Technology, Inc. Memory cell biasing techniques
KR20210158698A (ko) * 2020-06-24 2021-12-31 삼성전자주식회사 회로를 이용하여 소정의 연산을 수행하는 장치 및 방법
CN116935918A (zh) * 2022-03-31 2023-10-24 华为技术有限公司 一种铁电存储器的控制方法以及相关装置
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4110407A1 (de) * 1990-03-30 1991-10-02 Toshiba Kawasaki Kk Halbleiter-speicheranordnung
US5400275A (en) * 1990-06-08 1995-03-21 Kabushiki Kaisha Toshiba Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected
US5031143A (en) * 1990-11-21 1991-07-09 National Semiconductor Corporation Preamplifier for ferroelectric memory device sense amplifier
JP3067200B2 (ja) 1990-11-27 2000-07-17 株式会社日立製作所 半導体記憶装置
US5262982A (en) * 1991-07-18 1993-11-16 National Semiconductor Corporation Nondestructive reading of a ferroelectric capacitor
JPH0677434A (ja) * 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
JPH0713877A (ja) 1993-06-25 1995-01-17 Oki Electric Ind Co Ltd アービタ
JPH0745794A (ja) 1993-07-26 1995-02-14 Olympus Optical Co Ltd 強誘電体メモリの駆動方法
JPH07106450A (ja) 1993-10-08 1995-04-21 Olympus Optical Co Ltd 強誘電体ゲートトランジスタメモリ
JP3505758B2 (ja) 1993-12-28 2004-03-15 ローム株式会社 不揮発性半導体メモリ
US5638318A (en) * 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells

Also Published As

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