JPH04228176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04228176A JPH04228176A JP3120504A JP12050491A JPH04228176A JP H04228176 A JPH04228176 A JP H04228176A JP 3120504 A JP3120504 A JP 3120504A JP 12050491 A JP12050491 A JP 12050491A JP H04228176 A JPH04228176 A JP H04228176A
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Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、例
えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに関する。
えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに関する。
【０００２】
【従来の技術】図９は従来のスタックト・キャパシタ構
造のＤＲＡＭのメモリセルを示す等価回路である。この
メモリセルは選択トランジスタＱ１と、データ蓄積用の
キャパシタＣｓ とによって構成されている。前記選択
トランジスタＱ１のゲートはワード線ＷＬに接続され、
選択トランジスタＱ１の電流通路の一端はビット線ＢＬ
に接続され、他端はキャパシタＣｓ に接続されている
。
造のＤＲＡＭのメモリセルを示す等価回路である。この
メモリセルは選択トランジスタＱ１と、データ蓄積用の
キャパシタＣｓ とによって構成されている。前記選択
トランジスタＱ１のゲートはワード線ＷＬに接続され、
選択トランジスタＱ１の電流通路の一端はビット線ＢＬ
に接続され、他端はキャパシタＣｓ に接続されている
。
【０００３】図１０、図１１は上記メモリセルの構造を
示すものであり、図９と同一部分には、同一符号を付す
。
示すものであり、図９と同一部分には、同一符号を付す
。
【０００４】図１０、図１１において、キャパシタＣｓ
を構成する一対のポリシリコン層３１、３２は選択ト
ランジスタＱ１の拡散層ｎ＋ の上方に設けられている
。すなわち、ポリシリコン層３１は選択トランジスタＱ
１の拡散層ｎ＋ にバリッドコンタクトされ、このポリ
シリコン層３１の上方に絶縁膜を介在して設けられたプ
レート電極としてのポリシリコン層３２は一定電位にバ
イアスされる。これら一対のポリシリコン層３１、３２
は蓄積容量を大きくするため、選択トランジスタＱ１の
ゲートとしてのワード線ＷＬの上方まで延出して形成さ
れている。
を構成する一対のポリシリコン層３１、３２は選択ト
ランジスタＱ１の拡散層ｎ＋ の上方に設けられている
。すなわち、ポリシリコン層３１は選択トランジスタＱ
１の拡散層ｎ＋ にバリッドコンタクトされ、このポリ
シリコン層３１の上方に絶縁膜を介在して設けられたプ
レート電極としてのポリシリコン層３２は一定電位にバ
イアスされる。これら一対のポリシリコン層３１、３２
は蓄積容量を大きくするため、選択トランジスタＱ１の
ゲートとしてのワード線ＷＬの上方まで延出して形成さ
れている。
【０００５】ところで、ＤＲＡＭにおいては、メモリセ
ルの微細化に伴って、ビット線に接続されるメモリセル
の数が増加し、ビット線の容量が増加する傾向にある。 さらに、加工技術の微細化に伴って、単位セルの占有面
積が縮小されている。このため、記憶容量ＣＳ を確保
するために、キャパシタの絶縁膜をさらに薄くする等の
技術が必要となっている。しかし、キャパシタの信頼性
を確保する等の理由により、絶縁膜を薄膜化するには限
界がある。このため、ビット線の容量ＣＢ とセルの記
憶容量Ｃｓ の比、所謂ＣＢ ／Ｃｓ レシオを確保す
ることが困難となりつつある。
ルの微細化に伴って、ビット線に接続されるメモリセル
の数が増加し、ビット線の容量が増加する傾向にある。 さらに、加工技術の微細化に伴って、単位セルの占有面
積が縮小されている。このため、記憶容量ＣＳ を確保
するために、キャパシタの絶縁膜をさらに薄くする等の
技術が必要となっている。しかし、キャパシタの信頼性
を確保する等の理由により、絶縁膜を薄膜化するには限
界がある。このため、ビット線の容量ＣＢ とセルの記
憶容量Ｃｓ の比、所謂ＣＢ ／Ｃｓ レシオを確保す
ることが困難となりつつある。
【０００６】また、将来における超微細化プロセス世代
のＬＳＩでは、電源電圧が５Ｖ以下となる考えられてい
る。ＤＲＡＭの電源電圧が低電圧化された場合、キャパ
シタに蓄積される電荷量が減少するため、データの読出
し時にビット線に転送される電荷量も減少することとな
る。したがって、センスアンプによってデータを確実に
増幅することが困難となることが予想される。
のＬＳＩでは、電源電圧が５Ｖ以下となる考えられてい
る。ＤＲＡＭの電源電圧が低電圧化された場合、キャパ
シタに蓄積される電荷量が減少するため、データの読出
し時にビット線に転送される電荷量も減少することとな
る。したがって、センスアンプによってデータを確実に
増幅することが困難となることが予想される。
【０００７】ここで、ビット線の容量ＣＢ とセルの記
憶容量Ｃｓ の関係についてさらに説明する。
憶容量Ｃｓ の関係についてさらに説明する。
【０００８】図１２は、従来の周辺回路を含めたＤＲＡ
Ｍを示すものであり、図１３は図１２の動作を説明する
ものである。ビット線の電位ＶＢＬは読出し前のビット
線の初期設定レベルである。
Ｍを示すものであり、図１３は図１２の動作を説明する
ものである。ビット線の電位ＶＢＬは読出し前のビット
線の初期設定レベルである。
【０００９】先ず、読出し動作について説明する。
【００１０】（１） アクティブサイクル開始前、
ビット線ＢＬ０〜３はイコライズ信号ＥＱＬがハイレベ
ルとなっているため、ＶＢＬレベルにプリチャージされ
ている。
ビット線ＢＬ０〜３はイコライズ信号ＥＱＬがハイレベ
ルとなっているため、ＶＢＬレベルにプリチャージされ
ている。
【００１１】（２） 図示せぬローデコーダにより
１本のワード線ＷＬ０が選択され、ワード線ＷＬ０は図
示せぬブートストラップ回路により、Ｖｃｃ（＝ ５Ｖ
）以上の７．５ Ｖまで昇圧される。
１本のワード線ＷＬ０が選択され、ワード線ＷＬ０は図
示せぬブートストラップ回路により、Ｖｃｃ（＝ ５Ｖ
）以上の７．５ Ｖまで昇圧される。
【００１２】（３） 選択されたワード線に対応し
て、ダミーワード線ＤＷＬ０、／ＤＷＬ０（／は反転信
号を意味する）が選ばれ、ダミーワード線ＤＷＬ０はＶ
ＢＬレベルからＶｃｃベルとされ、／ＤＷＬ０はＶＢＬ
レベルからＶｓｓレベルとされる。
て、ダミーワード線ＤＷＬ０、／ＤＷＬ０（／は反転信
号を意味する）が選ばれ、ダミーワード線ＤＷＬ０はＶ
ＢＬレベルからＶｃｃベルとされ、／ＤＷＬ０はＶＢＬ
レベルからＶｓｓレベルとされる。
【００１３】（４） ビット線ＢＬ０に接続された
選択セルに記憶されたデータ“１”と、ビット線ＢＬ２
に接続された選択セルに記憶されたデータ“０”が、そ
れぞれビット線ＢＬ０、ＢＬ２に現れる。メモリセルに
おける“１”の記憶レベルをＶ１ 、“０”の記憶レベ
ルをＶ００とすると、データ“１”読出し後のビット線
のレベルｖ１ は、 ｖ１ ＝（Ｖ１ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋
ＣＢ ／Ｃｓ ）…（１）となり、データ“０”読出し
後のビット線のレベルｖ０ は、 ｖ０ ＝（Ｖ０ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋
ＣＢ ／Ｃｓ ）…（２）となる。Ｖ１ ＝５ Ｖ、Ｖ
０ ＝０ Ｖ、ＶＢＬ＝２．５ Ｖ、ＣＢ ／ＣＳ ＝
１５とすると、 ｖ１ ＝ ２．６５６Ｖ ｖ０ ＝ ２．３４４Ｖとなる。ビット線ＢＬ１、ビッ
ト線ＢＬ３のリファレンスレベルはＶＢＬ＝２．５ Ｖ
であるから、センスアンプによって増幅される電位差Δ
ｖは、データ“１”の読出し時、 Δｖ１ ＝ ０．１５６Ｖデータ“０”の読出し時、Δ
ｖ０ ＝ ０．１５６Ｖと同じ値となる。
選択セルに記憶されたデータ“１”と、ビット線ＢＬ２
に接続された選択セルに記憶されたデータ“０”が、そ
れぞれビット線ＢＬ０、ＢＬ２に現れる。メモリセルに
おける“１”の記憶レベルをＶ１ 、“０”の記憶レベ
ルをＶ００とすると、データ“１”読出し後のビット線
のレベルｖ１ は、 ｖ１ ＝（Ｖ１ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋
ＣＢ ／Ｃｓ ）…（１）となり、データ“０”読出し
後のビット線のレベルｖ０ は、 ｖ０ ＝（Ｖ０ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋
ＣＢ ／Ｃｓ ）…（２）となる。Ｖ１ ＝５ Ｖ、Ｖ
０ ＝０ Ｖ、ＶＢＬ＝２．５ Ｖ、ＣＢ ／ＣＳ ＝
１５とすると、 ｖ１ ＝ ２．６５６Ｖ ｖ０ ＝ ２．３４４Ｖとなる。ビット線ＢＬ１、ビッ
ト線ＢＬ３のリファレンスレベルはＶＢＬ＝２．５ Ｖ
であるから、センスアンプによって増幅される電位差Δ
ｖは、データ“１”の読出し時、 Δｖ１ ＝ ０．１５６Ｖデータ“０”の読出し時、Δ
ｖ０ ＝ ０．１５６Ｖと同じ値となる。
【００１４】（５） センスアンプが活性化され、
ビット線ＢＬ０、ＢＬ３がＶｃｃレベルに増幅され、ビ
ット線ＢＬ１、ＢＬ２がＶｓｓレベルに増幅される。
ビット線ＢＬ０、ＢＬ３がＶｃｃレベルに増幅され、ビ
ット線ＢＬ１、ＢＬ２がＶｓｓレベルに増幅される。
【００１５】（６） 図示せぬカラムデコーダから
カラム選択線ＣＳＬに供給される選択信号によって選択
された一対のビット線ＢＬ０とＢＬ１、またはＢＬ２と
ＢＬ３のレベルがそれぞれ出力線ＤＱ、／ＤＱに転送さ
れる。
カラム選択線ＣＳＬに供給される選択信号によって選択
された一対のビット線ＢＬ０とＢＬ１、またはＢＬ２と
ＢＬ３のレベルがそれぞれ出力線ＤＱ、／ＤＱに転送さ
れる。
【００１６】次に、書込み動作について説明する。この
書込み動作において、上記読出し動作で説明した（１）
から（３） までの動作は同一である。この後、（４
） において、出力線ＤＱ、／ＤＱに供給された書込み
レベルが、カラム選択線ＣＳＬで選択されたカラムスイ
ッチトランジスタを通してセンスアンプに転送される。 センスアンプによって一対のビット線のレベルはＶｃｃ
とＶｓｓレベルとなり、選択されたメモリセルにこのレ
ベルが書込まれる。
書込み動作において、上記読出し動作で説明した（１）
から（３） までの動作は同一である。この後、（４
） において、出力線ＤＱ、／ＤＱに供給された書込み
レベルが、カラム選択線ＣＳＬで選択されたカラムスイ
ッチトランジスタを通してセンスアンプに転送される。 センスアンプによって一対のビット線のレベルはＶｃｃ
とＶｓｓレベルとなり、選択されたメモリセルにこのレ
ベルが書込まれる。
【００１７】ここで、上記（１）式、（２）式をそれぞ
れ変形すると、 ｖ１ ＝ＶＢＬ＋（Ｖ１ −ＶＢＬ）／（１＋ＣＢ ／
Ｃｓ ）…（３）ｖ０ ＝ＶＢＬ＋（Ｖ０ −ＶＢＬ）
／（１＋ＣＢ ／Ｃｓ ）…（４）となる。
れ変形すると、 ｖ１ ＝ＶＢＬ＋（Ｖ１ −ＶＢＬ）／（１＋ＣＢ ／
Ｃｓ ）…（３）ｖ０ ＝ＶＢＬ＋（Ｖ０ −ＶＢＬ）
／（１＋ＣＢ ／Ｃｓ ）…（４）となる。
【００１８】（３）式（４）式から明らかなように、大
容量化、超微細化が進み、ビット線の容量ＣＢ が大き
くなり、キャパシタの容量Ｃｓ が小さくなると、ｖ１
、ｖ０ は共にＶＢＬに近付く。
容量化、超微細化が進み、ビット線の容量ＣＢ が大き
くなり、キャパシタの容量Ｃｓ が小さくなると、ｖ１
、ｖ０ は共にＶＢＬに近付く。
【００１９】センスアンプの増幅基準電圧はＶＢＬであ
るから、センスアンプで増幅される電位差Δｖ１ 、Δ
ｖ０ は共に小さくなっていく。したがって、センスア
ンプによってデータを確実に増幅することが困難となる
ものである。
るから、センスアンプで増幅される電位差Δｖ１ 、Δ
ｖ０ は共に小さくなっていく。したがって、センスア
ンプによってデータを確実に増幅することが困難となる
ものである。
【００２０】
【発明が解決しようとする課題】この発明の目的は、大
容量化、超微細化および低電圧化が進んだ場合において
も、ビット線の容量ＣＢ とセルの記憶容量Ｃｓ の比
を十分確保することが可能な半導体記憶装置を提供する
ことである。
容量化、超微細化および低電圧化が進んだ場合において
も、ビット線の容量ＣＢ とセルの記憶容量Ｃｓ の比
を十分確保することが可能な半導体記憶装置を提供する
ことである。
【００２１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、こ
の選択トランジスタの電流通路の他端に接続された記憶
ノードおよびこの記憶ノードと絶縁されたプレート電極
を有したキャパシタと、前記プレート電極の前記記憶ノ
ードと対応する部分は記憶ノードに記憶された情報に応
じて反転層が形成される、前記プレート電極に接続され
、プレート電極にパルス信号を供給するパルス発生手段
と、を具備している。
解決するため、ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、こ
の選択トランジスタの電流通路の他端に接続された記憶
ノードおよびこの記憶ノードと絶縁されたプレート電極
を有したキャパシタと、前記プレート電極の前記記憶ノ
ードと対応する部分は記憶ノードに記憶された情報に応
じて反転層が形成される、前記プレート電極に接続され
、プレート電極にパルス信号を供給するパルス発生手段
と、を具備している。
【００２２】また、前記キャパシタは、前記記憶ノード
がゲート電極として作用し、前記プレート電極のうち記
憶ノードと対応する部分がチャネル領域として作用する
薄膜トランジスタ構造とされている。
がゲート電極として作用し、前記プレート電極のうち記
憶ノードと対応する部分がチャネル領域として作用する
薄膜トランジスタ構造とされている。
【００２３】さらに、前記プレート電極の記憶ノードと
対応する部分は、不純物濃度が他の部分より低くされて
いる。
対応する部分は、不純物濃度が他の部分より低くされて
いる。
【００２４】また、前記記憶ノードおよびプレート電極
は、ポリシリコンによって構成されている。
は、ポリシリコンによって構成されている。
【００２５】さらに、前記記憶ノードおよびプレート電
極は、アモルファスシリコンによって構成されている。
極は、アモルファスシリコンによって構成されている。
【００２６】また、前記記憶ノードおよびプレート電極
は、単結晶シリコンによって構成されている。
は、単結晶シリコンによって構成されている。
【００２７】さらに、前記パルス発生手段は、パルス信
号を発生する発振回路と、この発振回路によって発生さ
れたパルス信号を所定の電位に昇圧する昇圧回路と、記
憶情報の読出し時に、選択トランジスタの選択以前に前
記昇圧回路から出力される所定の電位を前記プレート電
極に供給し、選択トランジスタの選択が解除される以前
に前記プレート電極に対する前記電位の供給を停止する
供給回路とを有することを特徴とする請求項１記載の半
導体記憶装置。
号を発生する発振回路と、この発振回路によって発生さ
れたパルス信号を所定の電位に昇圧する昇圧回路と、記
憶情報の読出し時に、選択トランジスタの選択以前に前
記昇圧回路から出力される所定の電位を前記プレート電
極に供給し、選択トランジスタの選択が解除される以前
に前記プレート電極に対する前記電位の供給を停止する
供給回路とを有することを特徴とする請求項１記載の半
導体記憶装置。
【００２８】また、この発明は、ゲートがワード線に接
続され、電流通路の一端がビット線に接続された選択ト
ランジスタと、この選択トランジスタの電流通路の他端
に接続された記憶ノードおよびこの記憶ノードに絶縁さ
れたプレート電極を有した薄膜トランジスタ構造のキャ
パシタと、前記キャパシタは薄膜トランジスタ構造であ
り、記憶ノードがゲート電極として作用し、前記プレー
ト電極のうち記憶ノードと対応する部分は他の部分より
不純物濃度が低くされチャネル領域として作用する、情
報の読出し時に前記プレート電極を高電位とする電位供
給手段とを具備している。
続され、電流通路の一端がビット線に接続された選択ト
ランジスタと、この選択トランジスタの電流通路の他端
に接続された記憶ノードおよびこの記憶ノードに絶縁さ
れたプレート電極を有した薄膜トランジスタ構造のキャ
パシタと、前記キャパシタは薄膜トランジスタ構造であ
り、記憶ノードがゲート電極として作用し、前記プレー
ト電極のうち記憶ノードと対応する部分は他の部分より
不純物濃度が低くされチャネル領域として作用する、情
報の読出し時に前記プレート電極を高電位とする電位供
給手段とを具備している。
【００２９】さらに、この発明は、ＭＯＳ型の選択トラ
ンジスタ、この選択トランジスタは半導体基板内に所定
間隔隔てて設けられたソース、ドレイン領域を構成する
拡散層と、前記半導体基板上に半導体基板と絶縁して設
けられたワード線としてのゲート電極とによって構成さ
れている、前記選択トランジスタの一方の拡散層上に形
成され、記憶ノードを構成する第１の半導体層と、この
第１の半導体層上に絶縁して設けられ、前記第１の半導
体層より面積が大きな第２の半導体層、この第２の半導
体層の第１の半導体層と対応する部分は他の部分より不
純物濃度が低いチャネル領域とされ、その他の部分は高
不純物濃度のプレート電極とされ、この第２の半導体層
は記憶情報の読出し時に高レベルとされる。
ンジスタ、この選択トランジスタは半導体基板内に所定
間隔隔てて設けられたソース、ドレイン領域を構成する
拡散層と、前記半導体基板上に半導体基板と絶縁して設
けられたワード線としてのゲート電極とによって構成さ
れている、前記選択トランジスタの一方の拡散層上に形
成され、記憶ノードを構成する第１の半導体層と、この
第１の半導体層上に絶縁して設けられ、前記第１の半導
体層より面積が大きな第２の半導体層、この第２の半導
体層の第１の半導体層と対応する部分は他の部分より不
純物濃度が低いチャネル領域とされ、その他の部分は高
不純物濃度のプレート電極とされ、この第２の半導体層
は記憶情報の読出し時に高レベルとされる。
【００３０】また、前記第１、第２の半導体層はポリシ
リコンによって構成されている。
リコンによって構成されている。
【００３１】さらに、前記第２の半導体層はアモルファ
スシリコンによって構成されている。
スシリコンによって構成されている。
【００３２】また、前記第１、第２の半導体層は単結晶
シリコンによって構成されている。
シリコンによって構成されている。
【００３３】さらに、この発明は、ゲートがワード線に
接続され、電流通路の一端がビット線に接続された選択
トランジスタと、この選択トランジスタの電流通路の他
端に接続された記憶ノードおよびこの記憶ノードと絶縁
されたプレート電極を有したキャパシタ、前記プレート
電極の前記記憶ノードと対応する部分は記憶ノードに記
憶された情報に応じて反転層が形成される、前記記憶ノ
ードに記憶された情報を読出すためのパルス信号を発生
するパルス発生手段と、前記ワード線を選択する選択信
号を生成する選択信号生成手段と、前記選択信号生成手
段から出力される選択信号に応じて、前記パルス発生手
段から出力されるパルス信号をプレート電極に供給する
供給手段とを具備している。
接続され、電流通路の一端がビット線に接続された選択
トランジスタと、この選択トランジスタの電流通路の他
端に接続された記憶ノードおよびこの記憶ノードと絶縁
されたプレート電極を有したキャパシタ、前記プレート
電極の前記記憶ノードと対応する部分は記憶ノードに記
憶された情報に応じて反転層が形成される、前記記憶ノ
ードに記憶された情報を読出すためのパルス信号を発生
するパルス発生手段と、前記ワード線を選択する選択信
号を生成する選択信号生成手段と、前記選択信号生成手
段から出力される選択信号に応じて、前記パルス発生手
段から出力されるパルス信号をプレート電極に供給する
供給手段とを具備している。
【００３４】また、前記供給手段は、アンド回路によっ
て構成されている。
て構成されている。
【００３５】
【作用】この発明は、キャパシタの記憶ノードにデータ
“０”が記憶されている場合は、プレート電極に形成さ
れたチャネル領域に反転層が形成されていないため、チ
ャネル領域の抵抗値は高くなっており、記憶ノードにデ
ータ“１”が記憶されている場合は、チャネル領域に反
転層が形成され、チャネル領域の抵抗値が低くなってい
る。この状態において、データの読出し時に、パルス発
生手段から出力されるパルス信号によってプレート電極
の電位を昇圧すると、データ“１”が記憶されているセ
ルのチャネル領域の電位はデータ“０”が記憶されてい
るセルのチャネル領域に比べて短時間に高レベルとなる
。したがって、このチャネル領域と容量結合された記憶
ノードの電位も高レベルとなる。このデータ“１”が記
憶されているセルの選択トランジスタが選択されると、
上記のように昇圧された分だけ増幅された転送電荷がビ
ット線へ転送される。このため、ビット線への転送電荷
が増加し、ビット線の電位変化も増大する。したがって
、センスアンプによる増幅が容易となる。
“０”が記憶されている場合は、プレート電極に形成さ
れたチャネル領域に反転層が形成されていないため、チ
ャネル領域の抵抗値は高くなっており、記憶ノードにデ
ータ“１”が記憶されている場合は、チャネル領域に反
転層が形成され、チャネル領域の抵抗値が低くなってい
る。この状態において、データの読出し時に、パルス発
生手段から出力されるパルス信号によってプレート電極
の電位を昇圧すると、データ“１”が記憶されているセ
ルのチャネル領域の電位はデータ“０”が記憶されてい
るセルのチャネル領域に比べて短時間に高レベルとなる
。したがって、このチャネル領域と容量結合された記憶
ノードの電位も高レベルとなる。このデータ“１”が記
憶されているセルの選択トランジスタが選択されると、
上記のように昇圧された分だけ増幅された転送電荷がビ
ット線へ転送される。このため、ビット線への転送電荷
が増加し、ビット線の電位変化も増大する。したがって
、センスアンプによる増幅が容易となる。
【００３６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。尚、図１０と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
照して説明する。尚、図１０と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
【００３７】図１は、この発明の等価回路を示すもので
あり、１つのメモリセルＭＣを示すものである。
あり、１つのメモリセルＭＣを示すものである。
【００３８】例えばｎチャネルの選択トランジスタＱ１
のゲートはワード線ＷＬに接続され、この選択トランジ
スタＱ１のソースはビット線ＢＬに接続されている。こ
の選択トランジスタＱ１のドレインは、記憶情報に応じ
て状態が変化するキャパシタ（以下、スイッチトキャパ
シタＳＣと称す）を介してプレート電極ＰＬに接続され
ている。前記スイッチトキャパシタＳＣは、選択トラン
ジスタＱ１のドレインに接続された記憶ノードＳＮと、
この記憶ノードＳＮに図示せぬ絶縁膜を介在して設けら
れ、プレート電極ＰＬに接続されたチャネル領域ＣＨと
によって構成されている。前記記憶ノードＳＮは例えば
ポリシリコン膜によって構成され、チャネル領域ＣＨは
例えばポリシリコン膜によってプレート電極ＰＬと一体
に形成されている。このチャネル領域ＣＨはプレート電
極ＰＬより低不純物濃度とされている。
のゲートはワード線ＷＬに接続され、この選択トランジ
スタＱ１のソースはビット線ＢＬに接続されている。こ
の選択トランジスタＱ１のドレインは、記憶情報に応じ
て状態が変化するキャパシタ（以下、スイッチトキャパ
シタＳＣと称す）を介してプレート電極ＰＬに接続され
ている。前記スイッチトキャパシタＳＣは、選択トラン
ジスタＱ１のドレインに接続された記憶ノードＳＮと、
この記憶ノードＳＮに図示せぬ絶縁膜を介在して設けら
れ、プレート電極ＰＬに接続されたチャネル領域ＣＨと
によって構成されている。前記記憶ノードＳＮは例えば
ポリシリコン膜によって構成され、チャネル領域ＣＨは
例えばポリシリコン膜によってプレート電極ＰＬと一体
に形成されている。このチャネル領域ＣＨはプレート電
極ＰＬより低不純物濃度とされている。
【００３９】前記プレート電極ＰＬにはパルス発生回路
１１が接続されている。このパルス発生回路１１は、デ
ータの読出し時にプレート電極ＰＬを昇圧するパルス信
号を出力するものである。
１１が接続されている。このパルス発生回路１１は、デ
ータの読出し時にプレート電極ＰＬを昇圧するパルス信
号を出力するものである。
【００４０】図２、図３はそれぞれ上記メモリセルＭＣ
の構造を示すものである。
の構造を示すものである。
【００４１】前記スイッチトキャパシタＳＣは、選択ト
ランジスタＱ１の拡散層上に形成されている。即ち、ｐ
型の半導体基板１２内には、ｎチャネルのトランジスタ
Ｑ１のソースＳ・ドレインＤを構成する拡散層ｎ＋ が
設けられている。前記半導体基板１２上には酸化膜１５
が設けられ、この酸化膜１５の上にはワード線ＷＬとし
てのゲートが設けられている。このトランジスタＱ１の
ドレインＤ上には、記憶ノードＳＮを構成するポリシリ
コン膜１３が設けられている。このポリシリコン膜１３
の上部には絶縁膜１６が設けられ、この絶縁膜１６上に
は例えばポリシリコン薄膜１４が設けられている。この
ポリシリコン薄膜１４の面積はポリシリコン膜１３より
大きくされている。このポリシリコン薄膜１４の前記ポ
リシリコン膜１２と対応する（ｏｖｅｒｌａｐ） 部分
は低不純物濃度（ｎ− ）とされてチャネル領域ＣＨを
構成し、その他の部分は低抵抗の高不純物領域とされ、
前記プレート電極ＰＬを構成している。このポリシリコ
ン薄膜１４の上には絶縁膜１７が設けられ、この絶縁膜
１７の上には、ビット線ＢＬが設けられる。このビット
線ＢＬは前記ソースＳに接続されている。
ランジスタＱ１の拡散層上に形成されている。即ち、ｐ
型の半導体基板１２内には、ｎチャネルのトランジスタ
Ｑ１のソースＳ・ドレインＤを構成する拡散層ｎ＋ が
設けられている。前記半導体基板１２上には酸化膜１５
が設けられ、この酸化膜１５の上にはワード線ＷＬとし
てのゲートが設けられている。このトランジスタＱ１の
ドレインＤ上には、記憶ノードＳＮを構成するポリシリ
コン膜１３が設けられている。このポリシリコン膜１３
の上部には絶縁膜１６が設けられ、この絶縁膜１６上に
は例えばポリシリコン薄膜１４が設けられている。この
ポリシリコン薄膜１４の面積はポリシリコン膜１３より
大きくされている。このポリシリコン薄膜１４の前記ポ
リシリコン膜１２と対応する（ｏｖｅｒｌａｐ） 部分
は低不純物濃度（ｎ− ）とされてチャネル領域ＣＨを
構成し、その他の部分は低抵抗の高不純物領域とされ、
前記プレート電極ＰＬを構成している。このポリシリコ
ン薄膜１４の上には絶縁膜１７が設けられ、この絶縁膜
１７の上には、ビット線ＢＬが設けられる。このビット
線ＢＬは前記ソースＳに接続されている。
【００４２】上記スイッチトキャパシタＳＣは、記憶ノ
ードＳＮをゲート、プレート電極ＰＬをドレインと考え
た場合、ソースを有していないためトランジスタ構造に
なってはいないが、ここではこの構造を、薄膜トランジ
スタ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦ
Ｔ）と称す。
ードＳＮをゲート、プレート電極ＰＬをドレインと考え
た場合、ソースを有していないためトランジスタ構造に
なってはいないが、ここではこの構造を、薄膜トランジ
スタ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦ
Ｔ）と称す。
【００４３】上記構成において、図４を参照して、動作
原理について説明する。スイッチトキャパシタＣＳは、
記憶ノードＳＮにデータ“０”を記憶している場合、チ
ャネル領域ＣＨに反転層が形成されておらず、データ“
１”を記憶している場合、チャネル領域ＣＨに反転層が
形成されている。したがって、データ“１”を記憶して
いる場合は、チャネル領域ＣＨがプレート電極ＰＬと同
電位になる。
原理について説明する。スイッチトキャパシタＣＳは、
記憶ノードＳＮにデータ“０”を記憶している場合、チ
ャネル領域ＣＨに反転層が形成されておらず、データ“
１”を記憶している場合、チャネル領域ＣＨに反転層が
形成されている。したがって、データ“１”を記憶して
いる場合は、チャネル領域ＣＨがプレート電極ＰＬと同
電位になる。
【００４４】メモリセルに記憶されているデータを読出
す場合、ワード線ＷＬが選択される以前に、パルス発生
回路１１からプレートパルスφｐが出力され、プレート
電極ＰＬの電位が０Ｖからこれより高いＶ２ 、例えば
１／２Ｖｃｃとされる。この時、記憶ノードＳＮにデ
ータ“０”が記憶されている場合、チャネル領域ＣＨに
反転層が形成されない。このため、チャネル領域ＣＨは
高抵抗状態であり、プレート電極ＰＬが昇圧された場合
においてもチャネル領域ＣＨは０Ｖのままである。した
がって、チャネル領域ＣＨと容量結合された記憶ノード
ＳＮの電位も０Ｖのままである。
す場合、ワード線ＷＬが選択される以前に、パルス発生
回路１１からプレートパルスφｐが出力され、プレート
電極ＰＬの電位が０Ｖからこれより高いＶ２ 、例えば
１／２Ｖｃｃとされる。この時、記憶ノードＳＮにデ
ータ“０”が記憶されている場合、チャネル領域ＣＨに
反転層が形成されない。このため、チャネル領域ＣＨは
高抵抗状態であり、プレート電極ＰＬが昇圧された場合
においてもチャネル領域ＣＨは０Ｖのままである。した
がって、チャネル領域ＣＨと容量結合された記憶ノード
ＳＮの電位も０Ｖのままである。
【００４５】また、記憶ノードＳＮにデータ“１”が記
憶されている場合、チャネル領域ＣＨに反転層が形成さ
れているため、プレート電極ＰＬの電位が昇圧されると
チャネル領域ＣＨの電位も高電位となる。したがって、
チャネル領域ＣＨと容量結合された記憶ノードＳＮの電
位も高電位に昇圧される。
憶されている場合、チャネル領域ＣＨに反転層が形成さ
れているため、プレート電極ＰＬの電位が昇圧されると
チャネル領域ＣＨの電位も高電位となる。したがって、
チャネル領域ＣＨと容量結合された記憶ノードＳＮの電
位も高電位に昇圧される。
【００４６】次に、ワード線ＷＬが選択されると、記憶
ノードＳＮの電荷がビット線ＢＬに転送され、ビット線
ＢＬに記憶データが読出される。この読出されたビット
線ＢＬの電位は、図示せぬセンスアンプによって増幅さ
れるとともに、記憶ノードＳＮにビット線を介してデー
タ“１”が再書込みされる。
ノードＳＮの電荷がビット線ＢＬに転送され、ビット線
ＢＬに記憶データが読出される。この読出されたビット
線ＢＬの電位は、図示せぬセンスアンプによって増幅さ
れるとともに、記憶ノードＳＮにビット線を介してデー
タ“１”が再書込みされる。
【００４７】次に、ワード線ＷＬの選択が終了する前に
、プレート電極ＰＬの電位が０Ｖに復帰される。記憶ノ
ードＳＮにデータ“１”が記憶されている場合、チャネ
ル領域ＣＨに反転層が形成されているため、チャネル領
域ＣＨは低抵抗となっており、チャネル領域ＣＨの電位
も０Ｖに戻る。記憶ノードＳＮにデータ“０”が記憶さ
れている場合、反転層が形成されていないため、チャネ
ル領域ＣＨは高抵抗となっており、プレート電極ＰＬに
正電位のパルスが印加されても０Ｖのままである。
、プレート電極ＰＬの電位が０Ｖに復帰される。記憶ノ
ードＳＮにデータ“１”が記憶されている場合、チャネ
ル領域ＣＨに反転層が形成されているため、チャネル領
域ＣＨは低抵抗となっており、チャネル領域ＣＨの電位
も０Ｖに戻る。記憶ノードＳＮにデータ“０”が記憶さ
れている場合、反転層が形成されていないため、チャネ
ル領域ＣＨは高抵抗となっており、プレート電極ＰＬに
正電位のパルスが印加されても０Ｖのままである。
【００４８】データ“１”が記憶された記憶セルのキャ
パシタには、プレート電極ＰＬが０Ｖに戻るときに、ビ
ット線から電荷が補充されるため、記憶セルの“１”レ
ベルはビット線の電位と同電位に保持される。 ここ
で、ビット線ＢＬに転送される電荷の量を従来例と同様
に求めると、“１”読出し後のビット線のレベルｖ１
は、 ｖ１ ＝（Ｖ１ ＋Ｖ２ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）
／（１＋ＣＢ ／Ｃｓ ）＝（Ｖ１ ＋Ｖ２ −ＶＢＬ
）／（１＋ＣＢ ／ＣＳ ）＋ＶＢＬ…（５） となり“０”読出し後のビット線のレベルｖ０ は、ｖ
０ ＝（Ｖ０ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋Ｃ
Ｂ ／Ｃｓ ）＝（Ｖ０ −ＶＢＬ）／（１＋ＣＢ ／
Ｃｓ ）＋ＶＢＬ…（６）となる。
パシタには、プレート電極ＰＬが０Ｖに戻るときに、ビ
ット線から電荷が補充されるため、記憶セルの“１”レ
ベルはビット線の電位と同電位に保持される。 ここ
で、ビット線ＢＬに転送される電荷の量を従来例と同様
に求めると、“１”読出し後のビット線のレベルｖ１
は、 ｖ１ ＝（Ｖ１ ＋Ｖ２ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）
／（１＋ＣＢ ／Ｃｓ ）＝（Ｖ１ ＋Ｖ２ −ＶＢＬ
）／（１＋ＣＢ ／ＣＳ ）＋ＶＢＬ…（５） となり“０”読出し後のビット線のレベルｖ０ は、ｖ
０ ＝（Ｖ０ ＋ＣＢ ／Ｃｓ ・ＶＢＬ）／（１＋Ｃ
Ｂ ／Ｃｓ ）＝（Ｖ０ −ＶＢＬ）／（１＋ＣＢ ／
Ｃｓ ）＋ＶＢＬ…（６）となる。
【００４９】この（５）式、（６）式を従来の（３）式
、（４）式と比べると、ｖ１ のレベルがＶ２ ／（１
＋ＣＢ ／Ｃｓ ）だけ高くなっていることが分かる。 つまり、この分だけ読出し時にビット線の読出し量が増
加し、動作マージンを向上することができる。
、（４）式と比べると、ｖ１ のレベルがＶ２ ／（１
＋ＣＢ ／Ｃｓ ）だけ高くなっていることが分かる。 つまり、この分だけ読出し時にビット線の読出し量が増
加し、動作マージンを向上することができる。
【００５０】図５は、前記パルス発生回路１１の一例を
示すものであり、図６ａ，図６ｂは各部の信号を示すも
のである。このパルス発生回路１１は、記憶情報の読出
し時に、選択トランジスタの選択以前に前記プレート電
極を昇圧し、選択トランジスタの選択が解除される以前
に前記プレート電極を降圧する。
示すものであり、図６ａ，図６ｂは各部の信号を示すも
のである。このパルス発生回路１１は、記憶情報の読出
し時に、選択トランジスタの選択以前に前記プレート電
極を昇圧し、選択トランジスタの選択が解除される以前
に前記プレート電極を降圧する。
【００５１】すなわち、このパルス発生回路１１は、Ｒ
ＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の立ち
下がりに応じて所定時間パルス信号φｔｐを発生するタ
イミングパルス発生回路２１、発振回路２２から出力さ
れる９０°位相が相違したパルス信号φ１ 、φ２ に
応じて、電源電圧Ｖｃｃを所定の電圧Ｖｐに昇圧する昇
圧回路２３、前記タイミングパルス発生回路２１から出
力されるパルス信号φｔｐに応じて、前記昇圧回路２３
から出力される電圧Ｖｐをプレートパルスφｐとして出
力する出力回路２４とによって構成されている。
ＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の立ち
下がりに応じて所定時間パルス信号φｔｐを発生するタ
イミングパルス発生回路２１、発振回路２２から出力さ
れる９０°位相が相違したパルス信号φ１ 、φ２ に
応じて、電源電圧Ｖｃｃを所定の電圧Ｖｐに昇圧する昇
圧回路２３、前記タイミングパルス発生回路２１から出
力されるパルス信号φｔｐに応じて、前記昇圧回路２３
から出力される電圧Ｖｐをプレートパルスφｐとして出
力する出力回路２４とによって構成されている。
【００５２】前記タイミングパルス発生回路２１は、主
として遅延回路２１ａおよびナンド回路２１ｂ等によっ
て構成され、ＲＡＳの立ち下がりに対応して、パルス信
号φｔｐを発生する。すなわち、ＲＡＳがハイレベルの
場合、タイミングパルス発生回路２１の出力はローレベ
ルとなっている。また、ＲＡＳがローレベルとなると、
タイミングパルス発生回路２１は、ハイレベルのタイミ
ングパルス信号φｔｐを出力する。このパルス信号φｔ
ｐは遅延回路２１ａに設定された遅延時間に対応するパ
ルス幅を有している。
として遅延回路２１ａおよびナンド回路２１ｂ等によっ
て構成され、ＲＡＳの立ち下がりに対応して、パルス信
号φｔｐを発生する。すなわち、ＲＡＳがハイレベルの
場合、タイミングパルス発生回路２１の出力はローレベ
ルとなっている。また、ＲＡＳがローレベルとなると、
タイミングパルス発生回路２１は、ハイレベルのタイミ
ングパルス信号φｔｐを出力する。このパルス信号φｔ
ｐは遅延回路２１ａに設定された遅延時間に対応するパ
ルス幅を有している。
【００５３】前記発振回路２２は位相が９０°相違した
パルス信号φ１ 、φ２ を発生しており、これらパル
ス信号φ１ 、φ２ は昇圧回路２３を構成するキャパ
シタに供給されている。
パルス信号φ１ 、φ２ を発生しており、これらパル
ス信号φ１ 、φ２ は昇圧回路２３を構成するキャパ
シタに供給されている。
【００５４】昇圧回路２３は、複数のキャパシタ２３ａ
とダイオード接続された複数のトランジスタ２３ｂ、お
よびリミッタ２３ｃによって構成され、パルス信号φ１
、φ２ に応じて、キャパシタ２３ａと複数のトラン
ジスタ２３ｂを用いて電源電圧Ｖｃｃを昇圧し、リミッ
タ２３ｃによって所定の電圧Ｖｐを生成している。
とダイオード接続された複数のトランジスタ２３ｂ、お
よびリミッタ２３ｃによって構成され、パルス信号φ１
、φ２ に応じて、キャパシタ２３ａと複数のトラン
ジスタ２３ｂを用いて電源電圧Ｖｃｃを昇圧し、リミッ
タ２３ｃによって所定の電圧Ｖｐを生成している。
【００５５】出力回路２４はタイミングパルス発生回路
２１から出力されるパルス信号φｔｐに応じて、前記昇
圧回路２３から出力される電圧Ｖｐをプレートパルスφ
ｐとして出力する。すなわち、ＲＡＳがハイレベルの場
合は、パルス信号φｔｐがローレベルであるため、出力
回路２４では昇圧回路２３の出力が選択されず、プレー
トパルスφｐはローレベルとなっている。また、ＲＡＳ
がローレベルとなると、パルス信号φｔｐがハイレベル
となり、出力回路２４によって昇圧回路２３の出力が選
択され、電位Ｖｐがプレートパルスφｐとして出力され
る。このプレートパルスφｐのパルス幅はタイミングパ
ルス発生回路２１に設定された遅延時間に対応している
。
２１から出力されるパルス信号φｔｐに応じて、前記昇
圧回路２３から出力される電圧Ｖｐをプレートパルスφ
ｐとして出力する。すなわち、ＲＡＳがハイレベルの場
合は、パルス信号φｔｐがローレベルであるため、出力
回路２４では昇圧回路２３の出力が選択されず、プレー
トパルスφｐはローレベルとなっている。また、ＲＡＳ
がローレベルとなると、パルス信号φｔｐがハイレベル
となり、出力回路２４によって昇圧回路２３の出力が選
択され、電位Ｖｐがプレートパルスφｐとして出力され
る。このプレートパルスφｐのパルス幅はタイミングパ
ルス発生回路２１に設定された遅延時間に対応している
。
【００５６】上記実施例によれば、選択トランジスタＱ
１にＴＦＴ構造のスイッチトキャパシタＳＣを接続し、
このスイッチトキャパシタＳＣのチャネル領域ＣＨに記
憶データに応じて反転層を形成している。さらに、デー
タの読出し時に、このスイッチトキャパシタＳＣのプレ
ート電極ＰＬを昇圧している。したがって、データ“１
”が記憶されている記憶ノードＳＮはプレート電極ＰＬ
の電位に応じて昇圧され、選択トランジスタＱ１が選択
された場合、この昇圧された電位分だけ増幅された転送
電荷がビット線ＢＬに転送されるため、センスアンプに
よる増幅が容易となるものである。
１にＴＦＴ構造のスイッチトキャパシタＳＣを接続し、
このスイッチトキャパシタＳＣのチャネル領域ＣＨに記
憶データに応じて反転層を形成している。さらに、デー
タの読出し時に、このスイッチトキャパシタＳＣのプレ
ート電極ＰＬを昇圧している。したがって、データ“１
”が記憶されている記憶ノードＳＮはプレート電極ＰＬ
の電位に応じて昇圧され、選択トランジスタＱ１が選択
された場合、この昇圧された電位分だけ増幅された転送
電荷がビット線ＢＬに転送されるため、センスアンプに
よる増幅が容易となるものである。
【００５７】しかも、データの読出し時にプレート電極
ＰＬを昇圧してビット線ＢＬへの転送電荷を増幅してい
るため、セルの記憶容量Ｃｓ を実質的に大きくするこ
とができる。したがって、ＤＲＡＭが大容量化、超微細
化された場合、および電源電圧が５Ｖ以下に、低電圧化
された場合においても、ビット線容量ＣＢ とセルの記
憶容量Ｃｓ の比ＣＢ ／Ｃｓ を十分確保することが
できるものである。
ＰＬを昇圧してビット線ＢＬへの転送電荷を増幅してい
るため、セルの記憶容量Ｃｓ を実質的に大きくするこ
とができる。したがって、ＤＲＡＭが大容量化、超微細
化された場合、および電源電圧が５Ｖ以下に、低電圧化
された場合においても、ビット線容量ＣＢ とセルの記
憶容量Ｃｓ の比ＣＢ ／Ｃｓ を十分確保することが
できるものである。
【００５８】また、パルス発生回路１１は、データの読
出し時に短時間だけプレート電極を昇圧し、従来のよう
に常時昇圧していない。このため、ゲート酸化膜の劣化
を防止でき、信頼性を向上することができるものである
。
出し時に短時間だけプレート電極を昇圧し、従来のよう
に常時昇圧していない。このため、ゲート酸化膜の劣化
を防止でき、信頼性を向上することができるものである
。
【００５９】次に、この発明の第２の実施例について、
図７、図８を参照して説明する。尚、図２、図３と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
図７、図８を参照して説明する。尚、図２、図３と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
【００６０】上記実施例におけるメモリセルは、ビット
線が最上部に設けられるタイプとしたが、この実施例は
、ビット線が他の配線内に埋め込まれたビット線埋め込
み型のメモリセルを示している。
線が最上部に設けられるタイプとしたが、この実施例は
、ビット線が他の配線内に埋め込まれたビット線埋め込
み型のメモリセルを示している。
【００６１】すなわち、図７、図８に示すごとく、選択
トランジスタＱ１の一方の拡散層上にはポリシリコン膜
１３によって構成された記憶ノードＳＮが設けられ、他
方の拡散層上にはビット線ＢＬが設けられている。記憶
ノードＳＮ、およびゲート上には絶縁膜１７が設けられ
、この絶縁膜１７およびビット線ＢＬ上にポリシリコン
膜１４によって構成されたプレート電極ＰＬが設けられ
ている。このプレート電極ＰＬのうち、記憶ノードＳＮ
に対応する部分は低不純物濃度（ｎ− ）とされ、チャ
ネル領域ＣＨが形成されている。
トランジスタＱ１の一方の拡散層上にはポリシリコン膜
１３によって構成された記憶ノードＳＮが設けられ、他
方の拡散層上にはビット線ＢＬが設けられている。記憶
ノードＳＮ、およびゲート上には絶縁膜１７が設けられ
、この絶縁膜１７およびビット線ＢＬ上にポリシリコン
膜１４によって構成されたプレート電極ＰＬが設けられ
ている。このプレート電極ＰＬのうち、記憶ノードＳＮ
に対応する部分は低不純物濃度（ｎ− ）とされ、チャ
ネル領域ＣＨが形成されている。
【００６２】この様な構成によっても上記実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【００６３】尚、上記両実施例においては、スイッチト
キャパシタＳＣを薄膜技術によって形成したが、エピタ
キシャル成長法によって形成することも可能である。
キャパシタＳＣを薄膜技術によって形成したが、エピタ
キシャル成長法によって形成することも可能である。
【００６４】また、スイッチトキャパシタＳＣはポリシ
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
【００６５】さらに、スイッチトキャパシタＳＣは薄膜
によって形成したが、単結晶シリコンを使用すれば、薄
膜とする必要はない。
によって形成したが、単結晶シリコンを使用すれば、薄
膜とする必要はない。
【００６６】また、上記実施例では、スイッチトキャパ
シタＳＣをスタック構造によって形成したが、これに限
定されるものではなく、トレンチ構造あるいはこれらの
組合わせ構造によって形成することも可能である。
シタＳＣをスタック構造によって形成したが、これに限
定されるものではなく、トレンチ構造あるいはこれらの
組合わせ構造によって形成することも可能である。
【００６７】さらに、スイッチトキャパシタＳＣを通常
のＭＯＳキャパシタによって構成した場合においても、
ビット線の容量ＣＢ とセルの記憶容量Ｃｓ の比を十
分確保することが可能である。
のＭＯＳキャパシタによって構成した場合においても、
ビット線の容量ＣＢ とセルの記憶容量Ｃｓ の比を十
分確保することが可能である。
【００６８】図９は、この発明の第３の実施例を示すも
のであり、図１と同一部分には同一符号を付す。
のであり、図１と同一部分には同一符号を付す。
【００６９】メモリセルＭＣはマトリクス状に配設され
ている。ビット線ＢＬ１〜ＢＬｎの一端はセンスアンプ
９１を介してカラムデコーダ９２に接続されている。ま
た、ワード線ＷＬ１〜ＷＬｎの一端はローデコーダ９３
に接続されている。メモリセルＭＣはこれらカラムデコ
ーダ９２およびローデコーダ９３によって選択され、メ
モリセルＭＣから読出されたデータはセンスアンプ９２
に供給される。
ている。ビット線ＢＬ１〜ＢＬｎの一端はセンスアンプ
９１を介してカラムデコーダ９２に接続されている。ま
た、ワード線ＷＬ１〜ＷＬｎの一端はローデコーダ９３
に接続されている。メモリセルＭＣはこれらカラムデコ
ーダ９２およびローデコーダ９３によって選択され、メ
モリセルＭＣから読出されたデータはセンスアンプ９２
に供給される。
【００７０】前記ワード線ＷＬ１〜ＷＬｎの他端は、ア
ンド回路Ａ１〜Ａｎの一方入力端に接続されている。こ
れらアンド回路Ａ１〜Ａｎの一方入力端はパルス発生部
１１に接続されている。これらアンド回路Ａ１〜Ａｎの
出力端は、それぞれプレート電極ＰＬ１〜ＰＬｎに接続
されている。
ンド回路Ａ１〜Ａｎの一方入力端に接続されている。こ
れらアンド回路Ａ１〜Ａｎの一方入力端はパルス発生部
１１に接続されている。これらアンド回路Ａ１〜Ａｎの
出力端は、それぞれプレート電極ＰＬ１〜ＰＬｎに接続
されている。
【００７１】上記構成において、アンド回路Ａ１〜Ａｎ
は、ワード線によって選択された場合のみパルス発生部
１１から出力されるパルス信号をプレート電極に供給す
る。したがって、パルス発生部１１はワード線によって
選択されたロー方向のメモリセルのみ駆動すればよいた
め、パルス発生部１１の駆動能力を低減することができ
る。
は、ワード線によって選択された場合のみパルス発生部
１１から出力されるパルス信号をプレート電極に供給す
る。したがって、パルス発生部１１はワード線によって
選択されたロー方向のメモリセルのみ駆動すればよいた
め、パルス発生部１１の駆動能力を低減することができ
る。
【００７２】なお、この発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
【００７３】
【発明の効果】以上、詳述したようにこの発明によれば
、大容量化、超微細化および低電圧化が進んだ場合にお
いても、ビット線の容量ＣＢ とセルの記憶容量Ｃｓ
の比を十分確保することが可能な半導体記憶装置を提供
できる。
、大容量化、超微細化および低電圧化が進んだ場合にお
いても、ビット線の容量ＣＢ とセルの記憶容量Ｃｓ
の比を十分確保することが可能な半導体記憶装置を提供
できる。
【図１】この発明の一実施例を示す等価回路図。
【図２】図１のセル構造を示す平面図。
【図３】図２の３−３線に沿った断面図。
【図４】図１乃至図３の動作を説明するために示す図。
【図５】図１に示すパルス発生回路の一例を示す回路構
成図。
成図。
【図６】図５の動作を説明するために示す波形図。
【図７】この発明の第２の実施例を示すものであり、セ
ル構造を示す平面図。
ル構造を示す平面図。
【図８】図７の８−８線に沿った断面図。
【図９】この発明の第３の実施例を示す回路構成図。
【図１０】従来のＤＲＡＭのメモリセルを示す等価回路
。
。
【図１１】図１０に示すメモリセルの構成を示す平面図
。
。
【図１２】図１１の１２−１２線に沿った断面図。
【図１３】従来の周辺回路を含めたＤＲＡＭを示す回路
図。
図。
【図１４】図１３の動作を説明するために示す波形図で
ある。
ある。
ＢＬ…ビット線、ＷＬ…ワ−ド線、Ｑ１…選択トランジ
スタ、ＳＣ…スイッチングキャパシタ、ＳＮ…記憶ノ−
ド、ＣＨ…チャネル領域、ＰＬ…プレ−ト電極、１１…
パルス発生回路、１２、１３…ポリシリコン薄膜、Ａ１
〜Ａｎ…アンド回路。
スタ、ＳＣ…スイッチングキャパシタ、ＳＮ…記憶ノ−
ド、ＣＨ…チャネル領域、ＰＬ…プレ−ト電極、１１…
パルス発生回路、１２、１３…ポリシリコン薄膜、Ａ１
〜Ａｎ…アンド回路。
Claims (14)
- 【請求項１】 ゲートがワード線に接続され、電流通
路の一端がビット線に接続された選択トランジスタと、
この選択トランジスタの電流通路の他端に接続された記
憶ノードおよびこの記憶ノードと絶縁されたプレート電
極を有したキャパシタと、前記プレート電極の前記記憶
ノードと対応する部分は記憶ノードに記憶された情報に
応じて反転層が形成される、前記プレート電極に接続さ
れ、プレート電極にパルス信号を供給するパルス発生手
段と、を具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記キャパシタは、前記記憶ノードが
ゲート電極として作用し、前記プレート電極のうち記憶
ノードと対応する部分がチャネル領域として作用する薄
膜トランジスタ構造とされていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記プレート電極の記憶ノードと対応
する部分は、不純物濃度が他の部分より低くされている
ことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記記憶ノードおよびプレート電極は
、ポリシリコンによって構成されていることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項５】 前記記憶ノードおよびプレート電極は
、アモルファスシリコンによって構成されていることを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記記憶ノードおよびプレート電極は
、単結晶シリコンによって構成されていることを特徴と
する請求項２記載の半導体記憶装置。 - 【請求項７】 前記パルス発生手段は、パルス信号を
発生する発振回路と、この発振回路によって発生された
パルス信号を所定の電位に昇圧する昇圧回路と、記憶情
報の読出し時に、選択トランジスタの選択以前に前記昇
圧回路から出力される所定の電位を前記プレート電極に
供給し、選択トランジスタの選択が解除される以前に前
記プレート電極に対する前記電位の供給を停止する供給
回路とを有することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項８】 ゲートがワード線に接続され、電流通
路の一端がビット線に接続された選択トランジスタと、
この選択トランジスタの電流通路の他端に接続された記
憶ノードおよびこの記憶ノードに絶縁されたプレート電
極を有した薄膜トランジスタ構造のキャパシタと、前記
キャパシタは薄膜トランジスタ構造であり、記憶ノード
がゲート電極として作用し、前記プレート電極のうち記
憶ノードと対応する部分は他の部分より不純物濃度が低
くされチャネル領域として作用する、情報の読出し時に
前記プレート電極を高電位とする電位供給手段と、を具
備することを特徴とする半導体記憶装置。 - 【請求項９】 ＭＯＳ型の選択トランジスタ、この選
択トランジスタは半導体基板内に所定間隔隔てて設けら
れたソース、ドレイン領域を構成する拡散層と、前記半
導体基板上に半導体基板と絶縁して設けられたワード線
としてのゲート電極とによって構成されている、前記選
択トランジスタの一方の拡散層上に形成され、記憶ノー
ドを構成する第１の半導体層と、この第１の半導体層上
に絶縁して設けられ、前記第１の半導体層より面積が大
きな第２の半導体層、この第２の半導体層の第１の半導
体層と対応する部分は他の部分より不純物濃度が低いチ
ャネル領域とされ、その他の部分は高不純物濃度のプレ
ート電極とされ、この第２の半導体層は記憶情報の読出
し時に高レベルとされることを特徴とする半導体記憶装
置。 - 【請求項１０】 前記第１、第２の半導体層はポリシ
リコンによって構成されていることを特徴とする請求項
９記載の半導体記憶装置。 - 【請求項１１】 前記第２の半導体層はアモルファス
シリコンによって構成されていることを特徴とする請求
項９記載の半導体記憶装置。 - 【請求項１２】 前記第１、第２の半導体層は単結晶
シリコンによって構成されていることを特徴とする請求
項９記載の半導体記憶装置。 - 【請求項１３】 ゲートがワード線に接続され、電流
通路の一端がビット線に接続された選択トランジスタと
、この選択トランジスタの電流通路の他端に接続された
記憶ノードおよびこの記憶ノードと絶縁されたプレート
電極を有したキャパシタ、前記プレート電極の前記記憶
ノードと対応する部分は記憶ノードに記憶された情報に
応じて反転層が形成される、前記記憶ノードに記憶され
た情報を読出すためのパルス信号を発生するパルス発生
手段と、前記ワード線を選択する選択信号を生成する選
択信号生成手段と、前記選択信号生成手段から出力され
る選択信号に応じて、前記パルス発生手段から出力され
るパルス信号をプレート電極に供給する供給手段と、を
具備することを特徴とする半導体記憶装置。 - 【請求項１４】 前記供給手段は、アンド回路によっ
て構成されていることを特徴とする請求項１３記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120504A JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493890 | 1990-05-24 | ||
| JP2-134938 | 1990-05-24 | ||
| JP3120504A JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04228176A true JPH04228176A (ja) | 1992-08-18 |
| JP2597767B2 JP2597767B2 (ja) | 1997-04-09 |
Family
ID=26458077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120504A Expired - Fee Related JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597767B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525225A (en) * | 1975-07-02 | 1977-01-14 | Fujitsu Ltd | Semi-conductor memory |
-
1991
- 1991-05-24 JP JP3120504A patent/JP2597767B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525225A (en) * | 1975-07-02 | 1977-01-14 | Fujitsu Ltd | Semi-conductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2597767B2 (ja) | 1997-04-09 |
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