JP2000090674A - 半導体記憶装置並びにその書き込み方法及び読み出し方法 - Google Patents
半導体記憶装置並びにその書き込み方法及び読み出し方法Info
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
(57)【要約】
【課題】 書き込み及び読み出し動作の制御及び制御線
の電位のタイミングの設計が容易であり、回路規模及び
チップサイズの縮小を実現する。 【解決手段】 強誘電体メモリのセルの構成として、強
誘電体キャパシタの一端をワード線に接続することで、
従来必要であったプレート線を排除し、ワード線及びビ
ット線のみの制御で書き込み及び読み出しを可能とす
る。プレート線を駆動するドライバ回路が不要であるた
め、回路規模及びチップサイズが縮小される。
の電位のタイミングの設計が容易であり、回路規模及び
チップサイズの縮小を実現する。 【解決手段】 強誘電体メモリのセルの構成として、強
誘電体キャパシタの一端をワード線に接続することで、
従来必要であったプレート線を排除し、ワード線及びビ
ット線のみの制御で書き込み及び読み出しを可能とす
る。プレート線を駆動するドライバ回路が不要であるた
め、回路規模及びチップサイズが縮小される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に強誘電体メモリとその書き込み方法並びに読み出し
方法に関する。
特に強誘電体メモリとその書き込み方法並びに読み出し
方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置、特に強誘電体メ
モリは各々のセルが図１２に示されるような構成を備え
ていた。各セルが一つのトランジスタＴｒとキャパシタ
Ｃとを有している。キャパシタＣの一端と、トランジス
タＴｒのソース、ドレイン拡散層のうちのいずれか一端
とが接続され、キャパシタＣの他端はプレート線ＰＬに
接続されている。トランジスタＴｒのゲートはワード線
ＷＬに接続され、ソース、ドレイン拡散層のうちの他端
がビット線ＢＬに接続されている。
モリは各々のセルが図１２に示されるような構成を備え
ていた。各セルが一つのトランジスタＴｒとキャパシタ
Ｃとを有している。キャパシタＣの一端と、トランジス
タＴｒのソース、ドレイン拡散層のうちのいずれか一端
とが接続され、キャパシタＣの他端はプレート線ＰＬに
接続されている。トランジスタＴｒのゲートはワード線
ＷＬに接続され、ソース、ドレイン拡散層のうちの他端
がビット線ＢＬに接続されている。
【０００３】このような構成を備えたセルの書き込み動
作について、図１３を用いて説明する。図１３におい
て、矢印は分極Ｐの向きを示すものとする。例えば、上
向きの矢印「↑」は、キャパシタの分極がプレート線Ｐ
Ｌに接続されている電極からトランジスタＴｒに接続さ
れている電極に向いていることを示す。逆に、下向きの
矢印「↓」は、キャパシタの分極がトランジスタＴｒに
接続されている電極からプレート線ＰＬに接続されてい
る電極に向いていることを示す。
作について、図１３を用いて説明する。図１３におい
て、矢印は分極Ｐの向きを示すものとする。例えば、上
向きの矢印「↑」は、キャパシタの分極がプレート線Ｐ
Ｌに接続されている電極からトランジスタＴｒに接続さ
れている電極に向いていることを示す。逆に、下向きの
矢印「↓」は、キャパシタの分極がトランジスタＴｒに
接続されている電極からプレート線ＰＬに接続されてい
る電極に向いていることを示す。
【０００４】書き込み動作は、図１３に示されたように
３ステップ（ａ）、（ｂ）及び（ｃ）で行われる。先
ず、ステップ（ａ）において、ビット線ＢＬに書き込む
データに応じて接地電圧Ｖss又は電源電圧Ｖccを加え
る。「０」データを書き込む場合は接地電圧Ｖss、
「１」データを書き込む場合は電源電圧Ｖccを印加す
る。トランジスタＴｒの閾値電圧をＶthとすると、ワー
ド線ＷＬにＶcc＋Ｖth、プレート線ＰＬに接地電圧Ｖss
を印加する。このステップで、「０」データを書き込む
場合はキャパシタＣの分極に変化はなく、「１」データ
を書き込む場合はキャパシタＣに下向きの分極が記憶さ
れる。
３ステップ（ａ）、（ｂ）及び（ｃ）で行われる。先
ず、ステップ（ａ）において、ビット線ＢＬに書き込む
データに応じて接地電圧Ｖss又は電源電圧Ｖccを加え
る。「０」データを書き込む場合は接地電圧Ｖss、
「１」データを書き込む場合は電源電圧Ｖccを印加す
る。トランジスタＴｒの閾値電圧をＶthとすると、ワー
ド線ＷＬにＶcc＋Ｖth、プレート線ＰＬに接地電圧Ｖss
を印加する。このステップで、「０」データを書き込む
場合はキャパシタＣの分極に変化はなく、「１」データ
を書き込む場合はキャパシタＣに下向きの分極が記憶さ
れる。
【０００５】次のステップ（ｂ）において、ビット線Ｂ
Ｌ及びワード線ＷＬの電位はステップ（ａ）から変化さ
せず、プレート線ＰＬのみを電源電圧Ｖccに変化させ
る。これにより、「０」データを書き込む場合はキャパ
シタＣに上向きの分極が記憶され、「１」データを書き
込む場合はキャパシタＣの分極は変化しない。
Ｌ及びワード線ＷＬの電位はステップ（ａ）から変化さ
せず、プレート線ＰＬのみを電源電圧Ｖccに変化させ
る。これにより、「０」データを書き込む場合はキャパ
シタＣに上向きの分極が記憶され、「１」データを書き
込む場合はキャパシタＣの分極は変化しない。
【０００６】最後のステップ（ｃ）において、プレート
線ＰＬを接地電圧Ｖccに戻す。このステップでは、強誘
電体キャパシタＣの分極に変化は生じない。
線ＰＬを接地電圧Ｖccに戻す。このステップでは、強誘
電体キャパシタＣの分極に変化は生じない。
【０００７】以上のような３ステップにより、ビット線
ＢＬに印加した電位に応じて強誘電体キャパシタＣに上
向き又は下向きの分極が記憶される。次に、書き込んだ
データを読み出す動作について、読み出す手順を示した
図１４と、各制御線の電位変化を示した図１５のタイム
チャートを参照して説明する。
ＢＬに印加した電位に応じて強誘電体キャパシタＣに上
向き又は下向きの分極が記憶される。次に、書き込んだ
データを読み出す動作について、読み出す手順を示した
図１４と、各制御線の電位変化を示した図１５のタイム
チャートを参照して説明する。
【０００８】ステップ（ａ）はプリチャージサイクルに
相当し、ビット線ＢＬが接地される。この段階では、ビ
ット線ＢＬの電位を読み取るための、図示されていない
センスアンプとビット線ＢＬとは分離された状態に置か
れる。ワード線ＷＬ及びプレート線ＰＬはともに接地さ
れる。このステップでは、キャパシタＣに記憶されてい
る分極の向きには変化は生じない。
相当し、ビット線ＢＬが接地される。この段階では、ビ
ット線ＢＬの電位を読み取るための、図示されていない
センスアンプとビット線ＢＬとは分離された状態に置か
れる。ワード線ＷＬ及びプレート線ＰＬはともに接地さ
れる。このステップでは、キャパシタＣに記憶されてい
る分極の向きには変化は生じない。
【０００９】ステップ（ｂ）において、ワード線ＷＬ及
びプレート線ＰＬに電源電圧Ｖccが印加される。「０」
データ、即ち強誘電体キャパシタＣに上向きの分極が記
憶されている場合は、キャパシタＣの分極の向きに変化
は生じない。従って、ビット線ＢＬの電位も接地電圧Ｖ
ssから変化しない。しかし、「１」データ、即ち強誘電
体キャパシタＣに下向きの分極が記憶されている場合
は、キャパシタＣの分極の向きが下向きから上向きに変
化する。この分極反転に伴い、強誘電体キャパシタＣか
ら電荷がビット線ＢＬに移動する。このため、ビット線
ＢＬの電位が接地電圧Ｖssから上昇し、例えば０．７Ｖ
程度になる。
びプレート線ＰＬに電源電圧Ｖccが印加される。「０」
データ、即ち強誘電体キャパシタＣに上向きの分極が記
憶されている場合は、キャパシタＣの分極の向きに変化
は生じない。従って、ビット線ＢＬの電位も接地電圧Ｖ
ssから変化しない。しかし、「１」データ、即ち強誘電
体キャパシタＣに下向きの分極が記憶されている場合
は、キャパシタＣの分極の向きが下向きから上向きに変
化する。この分極反転に伴い、強誘電体キャパシタＣか
ら電荷がビット線ＢＬに移動する。このため、ビット線
ＢＬの電位が接地電圧Ｖssから上昇し、例えば０．７Ｖ
程度になる。
【００１０】ステップ（ｃ）において、プレート線ＰＬ
の電位を接地電圧Ｖssに戻す。このステップでは、強誘
電体キャパシタＣの分極に変化は生じない。しかし、ス
テップ（ｂ）において、「０」データが書き込まれてい
た場合はビット線ＢＬの電位が接地電圧Ｖssに、「１」
データが書き込まれていた場合はビット線ＢＬが０．７
Ｖ程度に上昇している。この電位差を図示されていない
センスアンプにより最終的に増幅し読み出す。このよう
な読み出し動作により、強誘電体キャパシタＣの記憶デ
ータが破壊されるので、読み出し動作に引き続いて再度
書き込み動作が必要となる。
の電位を接地電圧Ｖssに戻す。このステップでは、強誘
電体キャパシタＣの分極に変化は生じない。しかし、ス
テップ（ｂ）において、「０」データが書き込まれてい
た場合はビット線ＢＬの電位が接地電圧Ｖssに、「１」
データが書き込まれていた場合はビット線ＢＬが０．７
Ｖ程度に上昇している。この電位差を図示されていない
センスアンプにより最終的に増幅し読み出す。このよう
な読み出し動作により、強誘電体キャパシタＣの記憶デ
ータが破壊されるので、読み出し動作に引き続いて再度
書き込み動作が必要となる。
【００１１】図１６に、従来の強誘電体メモリの回路構
成を示す。上述した回路構成を備えるセルがマトリクス
状に配置されたセルアレイ２１、ワード線ＷＬを駆動す
るワード線ドライバ２３、プレート線ＰＬを駆動するプ
レート線ドライバ２５、ビット線ＢＬを駆動するととも
にこの電位を増幅して読み出すセンスアンプ及びビット
線ドライバ２４、さらにワード線ドライバ２３、プレー
ト線ドライバ２５、センスアンプ及びビット線ドライバ
２４の動作を制御するコントローラ２２が配置されてい
る。
成を示す。上述した回路構成を備えるセルがマトリクス
状に配置されたセルアレイ２１、ワード線ＷＬを駆動す
るワード線ドライバ２３、プレート線ＰＬを駆動するプ
レート線ドライバ２５、ビット線ＢＬを駆動するととも
にこの電位を増幅して読み出すセンスアンプ及びビット
線ドライバ２４、さらにワード線ドライバ２３、プレー
ト線ドライバ２５、センスアンプ及びビット線ドライバ
２４の動作を制御するコントローラ２２が配置されてい
る。
【００１２】
【発明が解決しようとする課題】しかし、従来の強誘電
体メモリはセルを駆動するためにビット線ＢＬ、ワード
線ＷＬ及びプレート線ＰＬの３本の制御線が必要であ
り、別々のタイミングで駆動するためにタイミングの設
計が繁雑であった。また、これらの制御線の電位を駆動
するために、ワード線ドライバ２３、プレート線ドライ
バ２５、センスアンプ及びビット線ドライバ２４、これ
らの動作を制御するコントローラ２２を必要とし、回路
構成が複雑である上に、チップサイズの増大を招いてい
た。
体メモリはセルを駆動するためにビット線ＢＬ、ワード
線ＷＬ及びプレート線ＰＬの３本の制御線が必要であ
り、別々のタイミングで駆動するためにタイミングの設
計が繁雑であった。また、これらの制御線の電位を駆動
するために、ワード線ドライバ２３、プレート線ドライ
バ２５、センスアンプ及びビット線ドライバ２４、これ
らの動作を制御するコントローラ２２を必要とし、回路
構成が複雑である上に、チップサイズの増大を招いてい
た。
【００１３】本発明は上記事情に鑑みてなされたもの
で、動作の制御及びタイミングの設計が容易であり、回
路規模及びチップサイズの縮小が可能な半導体記憶装置
及びその書き込み方法及び読み出し方法を提案すること
を目的とする。
で、動作の制御及びタイミングの設計が容易であり、回
路規模及びチップサイズの縮小が可能な半導体記憶装置
及びその書き込み方法及び読み出し方法を提案すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明による半導体記憶
装置は、同一の半導体領域上にそれぞれ形成された一つ
のトランジスタと一つの強誘電体キャパシタとを含むセ
ルと、ビット線と、ワード線とを有する半導体記憶装置
であって、前記トランジスタのソース及びドレインのい
ずれか一方と前記強誘電体キャパシタの一端とが接続さ
れており、前記トランジスタのソース及びドレインの他
方と前記ビット線とが接続さており、前記誘電体キャパ
シタの他端と前記トランジスタのゲートとが前記ワード
線に接続されていることを特徴とする。
装置は、同一の半導体領域上にそれぞれ形成された一つ
のトランジスタと一つの強誘電体キャパシタとを含むセ
ルと、ビット線と、ワード線とを有する半導体記憶装置
であって、前記トランジスタのソース及びドレインのい
ずれか一方と前記強誘電体キャパシタの一端とが接続さ
れており、前記トランジスタのソース及びドレインの他
方と前記ビット線とが接続さており、前記誘電体キャパ
シタの他端と前記トランジスタのゲートとが前記ワード
線に接続されていることを特徴とする。
【００１５】また本発明の半導体記憶装置は、前記セル
を複数有し、かつ、複数の前記ワード線を有する半導体
記憶装置であって、半導体基板上に、該半導体基板とは
異なる導電性であり、かつ、互いに電気的に分離された
半導体領域が複数設けられており、前記半導体領域のそ
れぞれに前記複数のセルが少なくとも一つずつ形成され
ているとともに、それぞれの半導体領域に形成されたセ
ルが同一のワード線に接続されていることを特徴とす
る。ここで前記半導体記憶装置は複数の前記セルを有
し、各々の前記セルは複数のワード線のいずれかに接続
されており、書き込み動作時に、選択されたワード線に
接続されたセルが形成されている半導体基板との間には
所定電圧が印加され、選択されないワード線とこのワー
ド線に接続されたセルが形成されている半導体基板との
間には電圧が印加されないものであってもよい。
を複数有し、かつ、複数の前記ワード線を有する半導体
記憶装置であって、半導体基板上に、該半導体基板とは
異なる導電性であり、かつ、互いに電気的に分離された
半導体領域が複数設けられており、前記半導体領域のそ
れぞれに前記複数のセルが少なくとも一つずつ形成され
ているとともに、それぞれの半導体領域に形成されたセ
ルが同一のワード線に接続されていることを特徴とす
る。ここで前記半導体記憶装置は複数の前記セルを有
し、各々の前記セルは複数のワード線のいずれかに接続
されており、書き込み動作時に、選択されたワード線に
接続されたセルが形成されている半導体基板との間には
所定電圧が印加され、選択されないワード線とこのワー
ド線に接続されたセルが形成されている半導体基板との
間には電圧が印加されないものであってもよい。
【００１６】本発明の半導体記憶装置は、前記セルが複
数配置されたメモリセルアレイと、前記ワード線を駆動
するワード線ドライバと、前記ビット線を駆動して前記
セルへのデータの書き込みを行うビット線ドライバと、
前記ビット線の電位に基づいて前記セルのデータを読み
出すセンスアンプとを有することを特徴とする。
数配置されたメモリセルアレイと、前記ワード線を駆動
するワード線ドライバと、前記ビット線を駆動して前記
セルへのデータの書き込みを行うビット線ドライバと、
前記ビット線の電位に基づいて前記セルのデータを読み
出すセンスアンプとを有することを特徴とする。
【００１７】本発明の半導体記憶装置にデータを書き込
む方法は、前記セルが形成された半導体領域と前記ワー
ド線との間に、前記強誘電体キャパシタに第１の向きの
分極を発生させるような第１の電圧を印加する第１のス
テップと、ビット線に第２の電圧又は第３の電圧を印加
した状態で前記トランジスタをＯＮさせるような第４の
電圧をワード線に印加し、前記ビット線に第２の電圧を
印加した場合には前記強誘電体キャパシタに引き続き第
１の分極を発生させた状態として第１のデータを書き込
み、前記ビット線に第３の電圧を印加した場合には、前
記強誘電体キャパシタに前記第１の分極とは異なる向き
の第２の向きの分極を発生させた状態として第２のデー
タを書き込む第２のステップとを備えることを特徴とす
る。。
む方法は、前記セルが形成された半導体領域と前記ワー
ド線との間に、前記強誘電体キャパシタに第１の向きの
分極を発生させるような第１の電圧を印加する第１のス
テップと、ビット線に第２の電圧又は第３の電圧を印加
した状態で前記トランジスタをＯＮさせるような第４の
電圧をワード線に印加し、前記ビット線に第２の電圧を
印加した場合には前記強誘電体キャパシタに引き続き第
１の分極を発生させた状態として第１のデータを書き込
み、前記ビット線に第３の電圧を印加した場合には、前
記強誘電体キャパシタに前記第１の分極とは異なる向き
の第２の向きの分極を発生させた状態として第２のデー
タを書き込む第２のステップとを備えることを特徴とす
る。。
【００１８】ここで、前記トランジスタがＮ型電界効果
型トランジスタである場合には、前記第１の電圧の極性
が負であってもよい。
型トランジスタである場合には、前記第１の電圧の極性
が負であってもよい。
【００１９】本発明の半導体記憶装置のセルに記憶され
たデータを読み出す方法は、前記ビット線を接地電位に
プリチャージする第１のステップと、前記ワード線に第
１の電圧を印加して、前記セルに第１のデータが記憶さ
れている場合は前記誘電体キャパシタの分極の向きに変
化を与えず、前記セルに第２のデータが記憶されている
場合は前記強誘電体キャパシタの分極の向きを変化させ
て前記ビット線の電位を変化させる第２のステップと、
前記ワード線を接地し、前記ビット線の電位に基づいて
データの読み出しを行う第３のステップとを備えること
を特徴とする。
たデータを読み出す方法は、前記ビット線を接地電位に
プリチャージする第１のステップと、前記ワード線に第
１の電圧を印加して、前記セルに第１のデータが記憶さ
れている場合は前記誘電体キャパシタの分極の向きに変
化を与えず、前記セルに第２のデータが記憶されている
場合は前記強誘電体キャパシタの分極の向きを変化させ
て前記ビット線の電位を変化させる第２のステップと、
前記ワード線を接地し、前記ビット線の電位に基づいて
データの読み出しを行う第３のステップとを備えること
を特徴とする。
【００２０】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】本実施の形態による半導体記憶装置は、メ
モリセルが図１に示されるような回路構成を備えてい
る。１つのメモリセルは、１つのトランジスタＴｒと１
つの強誘電体キャパシタＣとを有している。トランジス
タＴｒのソース、ドレイン拡散層のうちの一端がビット
線ＢＬに接続され、他端が強誘電体キャパシタＣの一端
に接続されている。トランジスタＴｒのゲート及び強誘
電体キャパシタＣの他端は、ともにワード線ＷＬに接続
されている。図１２に示された従来のメモリセルでは、
強誘電体キャパシタＣの他端がプレート線ＰＬに接続さ
れていたが、本実施の形態ではこのキャパシタＣの他端
がワード線ＷＬに接続されている点が相違する。
モリセルが図１に示されるような回路構成を備えてい
る。１つのメモリセルは、１つのトランジスタＴｒと１
つの強誘電体キャパシタＣとを有している。トランジス
タＴｒのソース、ドレイン拡散層のうちの一端がビット
線ＢＬに接続され、他端が強誘電体キャパシタＣの一端
に接続されている。トランジスタＴｒのゲート及び強誘
電体キャパシタＣの他端は、ともにワード線ＷＬに接続
されている。図１２に示された従来のメモリセルでは、
強誘電体キャパシタＣの他端がプレート線ＰＬに接続さ
れていたが、本実施の形態ではこのキャパシタＣの他端
がワード線ＷＬに接続されている点が相違する。
【００２２】また、図１２に示された従来のメモリセル
において、強誘電体キャパシタＣに接続されたプレート
線ＰＬは、一般に白金（Ｐｔ）で形成されている。これ
は、強誘電体キャパシタＣを形成する工程で行われる酸
化雰囲気中でのアニール処理の影響を受けて、プレート
線ＰＬが酸化されないようにするためである。しかし、
白金はアルミニウム等の一般的な配線材料よりも抵抗値
が高く、信号伝播の遅延を招くことになる。
において、強誘電体キャパシタＣに接続されたプレート
線ＰＬは、一般に白金（Ｐｔ）で形成されている。これ
は、強誘電体キャパシタＣを形成する工程で行われる酸
化雰囲気中でのアニール処理の影響を受けて、プレート
線ＰＬが酸化されないようにするためである。しかし、
白金はアルミニウム等の一般的な配線材料よりも抵抗値
が高く、信号伝播の遅延を招くことになる。
【００２３】これに対し、図１に示されたセルでは強誘
電体キャパシタＣとワード線ＷＬとを接続する配線のう
ち、強誘電体キャパシタＣの電極と直接接続されている
部分は白金で形成され、ワード線と接続された他の部分
はアルミニウム等の抵抗値が小さい配線材料で形成され
ている。このように構成することで、動作速度の遅延を
抑制することができる。
電体キャパシタＣとワード線ＷＬとを接続する配線のう
ち、強誘電体キャパシタＣの電極と直接接続されている
部分は白金で形成され、ワード線と接続された他の部分
はアルミニウム等の抵抗値が小さい配線材料で形成され
ている。このように構成することで、動作速度の遅延を
抑制することができる。
【００２４】次に、このような構成を備えたメモリセル
にデータを書き込む方法及び読み出す方法について述べ
る。ここで、説明のためにトランジスタＴｒの他端と強
誘電体キャパシタＣの一端とを接続するノードをノード
ＮＡとし、強誘電体キャパシタＣの他端とトランジスタ
Ｔｒのゲートとを接続するノードをノードＮＢとする。
また、トランジスタＴｒの閾値Ｖthは、ゲートの電圧を
接地電圧Ｖssにした場合にトランジスタＴｒがオフする
範囲内でなるべく低い方が好ましい。さらに、基板バイ
アス効果も低く抑制されていることが望ましい。
にデータを書き込む方法及び読み出す方法について述べ
る。ここで、説明のためにトランジスタＴｒの他端と強
誘電体キャパシタＣの一端とを接続するノードをノード
ＮＡとし、強誘電体キャパシタＣの他端とトランジスタ
Ｔｒのゲートとを接続するノードをノードＮＢとする。
また、トランジスタＴｒの閾値Ｖthは、ゲートの電圧を
接地電圧Ｖssにした場合にトランジスタＴｒがオフする
範囲内でなるべく低い方が好ましい。さらに、基板バイ
アス効果も低く抑制されていることが望ましい。
【００２５】先ず、データの書き込みを行う手順につい
て、各制御線の電位を示した図２とタイムチャートを示
した図４とを用いて説明する。ステップ（ａ）におい
て、ワード線ＷＬの電位を−Ｖccレベルに設定し、ビッ
ト線ＢＬは接地する。ノードＮＡは、トランジスタＴｒ
がオフしているため、ビット線ＢＬから切り離されてい
る。しかし、半導体基板とトランジスタＴｒの拡散層と
の間に存在するＰＮ接合部によって、ノードＮＡは半導
体基板基板と接続された状態にある。従って、ワード線
ＷＬの電位が−Ｖccとなるのにともない、ノードＮＢの
電位が−Ｖccまで降下しても、ノードＮＡの電位はこの
ノードＮＢの電位に引き摺られることなく接地電圧Ｖss
を維持する。この結果、強誘電体キャパシタＣの両端に
は電圧Ｖccが印加され、下向きの分極が記憶される。
て、各制御線の電位を示した図２とタイムチャートを示
した図４とを用いて説明する。ステップ（ａ）におい
て、ワード線ＷＬの電位を−Ｖccレベルに設定し、ビッ
ト線ＢＬは接地する。ノードＮＡは、トランジスタＴｒ
がオフしているため、ビット線ＢＬから切り離されてい
る。しかし、半導体基板とトランジスタＴｒの拡散層と
の間に存在するＰＮ接合部によって、ノードＮＡは半導
体基板基板と接続された状態にある。従って、ワード線
ＷＬの電位が−Ｖccとなるのにともない、ノードＮＢの
電位が−Ｖccまで降下しても、ノードＮＡの電位はこの
ノードＮＢの電位に引き摺られることなく接地電圧Ｖss
を維持する。この結果、強誘電体キャパシタＣの両端に
は電圧Ｖccが印加され、下向きの分極が記憶される。
【００２６】ステップ（ｂ）において、ワード線ＷＬに
電源電圧Ｖccを印加する。さらに、セルに書き込むデー
タに応じてビット線ＢＬの電位を接地電圧Ｖss、又は電
源電圧Ｖccに設定する。データ「０」を書き込む場合は
ビット線ＢＬに接地電圧Ｖssを印加し、データ「１」を
書き込む場合は電源電圧Ｖccを印加する。これにより、
ノードＮＢの電位はＶccレベルとなり、ノードＮＡの電
位はビット線ＢＬと同レベルとなる。データ「０」を書
き込む場合は強誘電体キャパシタＣの両端に電圧Ｖccが
印加されるので、分極が下向きから上向きに変化する。
データ「１」を書き込む場合は、強誘電体キャパシタＣ
の両端にかかる電圧が０Ｖであるので、分極に変化は生
じない。
電源電圧Ｖccを印加する。さらに、セルに書き込むデー
タに応じてビット線ＢＬの電位を接地電圧Ｖss、又は電
源電圧Ｖccに設定する。データ「０」を書き込む場合は
ビット線ＢＬに接地電圧Ｖssを印加し、データ「１」を
書き込む場合は電源電圧Ｖccを印加する。これにより、
ノードＮＢの電位はＶccレベルとなり、ノードＮＡの電
位はビット線ＢＬと同レベルとなる。データ「０」を書
き込む場合は強誘電体キャパシタＣの両端に電圧Ｖccが
印加されるので、分極が下向きから上向きに変化する。
データ「１」を書き込む場合は、強誘電体キャパシタＣ
の両端にかかる電圧が０Ｖであるので、分極に変化は生
じない。
【００２７】ステップ（ｃ）において、ワード線ＷＬの
電位を接地電圧Ｖssに戻し、続いてビット線ＢＬの電位
を接地電圧Ｖssに戻す。このステップ（ｃ）では、強誘
電体キャパシタＣの分極に変化が生じない。以上のステ
ップ（ａ）〜（ｃ）により、データ「０」を書き込む場
合は強誘電体キャパシタＣに上向きの分極が記憶され、
データ「１」を書き込む場合は強誘電体キャパシタＣに
下向きの分極が記憶される。
電位を接地電圧Ｖssに戻し、続いてビット線ＢＬの電位
を接地電圧Ｖssに戻す。このステップ（ｃ）では、強誘
電体キャパシタＣの分極に変化が生じない。以上のステ
ップ（ａ）〜（ｃ）により、データ「０」を書き込む場
合は強誘電体キャパシタＣに上向きの分極が記憶され、
データ「１」を書き込む場合は強誘電体キャパシタＣに
下向きの分極が記憶される。
【００２８】次に、強誘電体キャパシタＣに記憶された
データを読み出す手順について、図３及び図５を用いて
説明する。ステップ（ａ）において、プリチャージサイ
クルとしてビット線ＢＬを接地電圧Ｖssのレベルに設定
する。図示されていないセンスアンプは、ビット線ＢＬ
から切り離された状態にする。ワード線ＷＬの電位を接
地電圧Ｖssとする。これにより、ノードＮＡ及びＮＢは
いずれも接地電圧Ｖssとなる。
データを読み出す手順について、図３及び図５を用いて
説明する。ステップ（ａ）において、プリチャージサイ
クルとしてビット線ＢＬを接地電圧Ｖssのレベルに設定
する。図示されていないセンスアンプは、ビット線ＢＬ
から切り離された状態にする。ワード線ＷＬの電位を接
地電圧Ｖssとする。これにより、ノードＮＡ及びＮＢは
いずれも接地電圧Ｖssとなる。
【００２９】ステップ（ｂ）において、ワード線ＷＬに
電源電圧Ｖccを印加する。これにより、ノードＮＢの電
位も電源電圧Ｖccとなる。強誘電体キャパシタＣにデー
タ「０」が記憶されている場合は、ノードＮＢの電位が
Ｖccになっても分極の向きは変わらない。強誘電体キャ
パシタＣにデータ「１」が記憶されている場合は、ノー
ドＮＢの電位がＶccになると分極が下向きから上向きに
変化する。この分極反転に伴い、強誘電体キャパシタＣ
からビット線ＢＬへ向かって電荷が移動する。これによ
り、ビット線ＢＬの電位が接地電位Ｖssから上昇し、例
えば０．７Ｖ程度になる。
電源電圧Ｖccを印加する。これにより、ノードＮＢの電
位も電源電圧Ｖccとなる。強誘電体キャパシタＣにデー
タ「０」が記憶されている場合は、ノードＮＢの電位が
Ｖccになっても分極の向きは変わらない。強誘電体キャ
パシタＣにデータ「１」が記憶されている場合は、ノー
ドＮＢの電位がＶccになると分極が下向きから上向きに
変化する。この分極反転に伴い、強誘電体キャパシタＣ
からビット線ＢＬへ向かって電荷が移動する。これによ
り、ビット線ＢＬの電位が接地電位Ｖssから上昇し、例
えば０．７Ｖ程度になる。
【００３０】ステップ（ｃ）において、ワード線ＷＬの
電位を接地電圧Ｖssに戻す。データ「０」が書き込まれ
ている場合は、ステップ（ｂ）と同様に強誘電体キャパ
シタＣの分極に変化はなく、ビット線ＢＬの電位は接地
電圧Ｖssを維持する。データ「１」が書き込まれている
場合は、ステップ（ｂ）において上昇したビット線ＢＬ
の電位が維持される。センスアンプによりビット線ＢＬ
の電位が増幅されて記憶されていたデータが読み出され
る。この読み出し動作により強誘電体キャパシタＣに保
持されていたデータは破壊される。よって、読み出し動
作に引き続いて再度書き込みが必要となる。
電位を接地電圧Ｖssに戻す。データ「０」が書き込まれ
ている場合は、ステップ（ｂ）と同様に強誘電体キャパ
シタＣの分極に変化はなく、ビット線ＢＬの電位は接地
電圧Ｖssを維持する。データ「１」が書き込まれている
場合は、ステップ（ｂ）において上昇したビット線ＢＬ
の電位が維持される。センスアンプによりビット線ＢＬ
の電位が増幅されて記憶されていたデータが読み出され
る。この読み出し動作により強誘電体キャパシタＣに保
持されていたデータは破壊される。よって、読み出し動
作に引き続いて再度書き込みが必要となる。
【００３１】図６に、本実施の形態による半導体記憶装
置の構成を示す。図１に示された構成を有するセルがマ
トリクス状に配置されたセルアレイ１１、ワード線ＷＬ
を駆動するワード線ドライバ１３、ビット線ＢＬを駆動
するとともにこの電位を増幅して読み出すセンスアンプ
及びビット線ドライバ１４が配置されている。図１３に
示された従来の装置と異なり、プレート線ＰＬが存在し
ないのでプレート線ドライバが不要である。このよう
に、本実施の形態によれば書き込み及び読み出し動作に
おいてワード線ＷＬとビット線ＢＬの２本の制御線のみ
を駆動すればよいので、制御線を駆動するタイミングの
設計及び回路設計が容易であり、またチップ面積を縮小
することが可能である。
置の構成を示す。図１に示された構成を有するセルがマ
トリクス状に配置されたセルアレイ１１、ワード線ＷＬ
を駆動するワード線ドライバ１３、ビット線ＢＬを駆動
するとともにこの電位を増幅して読み出すセンスアンプ
及びビット線ドライバ１４が配置されている。図１３に
示された従来の装置と異なり、プレート線ＰＬが存在し
ないのでプレート線ドライバが不要である。このよう
に、本実施の形態によれば書き込み及び読み出し動作に
おいてワード線ＷＬとビット線ＢＬの２本の制御線のみ
を駆動すればよいので、制御線を駆動するタイミングの
設計及び回路設計が容易であり、またチップ面積を縮小
することが可能である。
【００３２】本発明の第２の実施の形態による半導体記
憶装置の書き込み方法について述べる。セルの回路構成
は、図１に示した上記第１の実施の形態におけるものと
同様であり、読み出し方法も第１の実施の形態と同様で
ある。
憶装置の書き込み方法について述べる。セルの回路構成
は、図１に示した上記第１の実施の形態におけるものと
同様であり、読み出し方法も第１の実施の形態と同様で
ある。
【００３３】図７に第２の実施の形態によりデータを書
き込む手順を示し、図８にこの場合のビット線ＢＬ、ワ
ード線ＷＬ、ノードＮＡ及びＮＢ、半導体基板の電圧の
時間的変化を示す。ステップ（ａ）において、ワード線
ＷＬに接地電圧Ｖss、ビット線ＢＬに電源電圧Ｖcc、半
導体基板に電源電圧Ｖccを印加する。ノードＮＡは、ト
ランジスタＴｒがオフすることによりビット線ＢＬから
切り離されている。しかし、半導体基板とトランジスタ
Ｔｒの拡散層との間に存在するＰＮ接合部により、ノー
ドＮＡは基板と接続された状態にある。よって、基板に
電圧Ｖccが印加されるとノードＮＡの電位は電源電圧Ｖ
ccになる。強誘電体キャパシタＣの両端に電源電圧Ｖcc
が印加され、下向きの分極が発生する。
き込む手順を示し、図８にこの場合のビット線ＢＬ、ワ
ード線ＷＬ、ノードＮＡ及びＮＢ、半導体基板の電圧の
時間的変化を示す。ステップ（ａ）において、ワード線
ＷＬに接地電圧Ｖss、ビット線ＢＬに電源電圧Ｖcc、半
導体基板に電源電圧Ｖccを印加する。ノードＮＡは、ト
ランジスタＴｒがオフすることによりビット線ＢＬから
切り離されている。しかし、半導体基板とトランジスタ
Ｔｒの拡散層との間に存在するＰＮ接合部により、ノー
ドＮＡは基板と接続された状態にある。よって、基板に
電圧Ｖccが印加されるとノードＮＡの電位は電源電圧Ｖ
ccになる。強誘電体キャパシタＣの両端に電源電圧Ｖcc
が印加され、下向きの分極が発生する。
【００３４】ステップ（ｂ）において、書き込むべきデ
ータに応じてビット線ＢＬに電源電圧Ｖcc又は接地電圧
Ｖssを印加する。データ「０」を書き込む場合はビット
線ＢＬを接地し、データ「１」を書き込む場合は電源電
圧Ｖccを印加する。ワード線ＷＬには電源電圧Ｖccを印
加する。これにより、ノードＮＢの電位がＶccになり、
ノードＮＡの電位がビット線ＢＬと同電位になる。デー
タ「０」を書き込む場合は、強誘電体キャパシタＣの両
端にＶccの電圧が印加され、分極が下向きから上向きに
変化する。データ「１」を書き込む場合は、強誘電体キ
ャパシタＣの両端にかかる電圧が０Ｖであるため、分極
に変化は生じない。
ータに応じてビット線ＢＬに電源電圧Ｖcc又は接地電圧
Ｖssを印加する。データ「０」を書き込む場合はビット
線ＢＬを接地し、データ「１」を書き込む場合は電源電
圧Ｖccを印加する。ワード線ＷＬには電源電圧Ｖccを印
加する。これにより、ノードＮＢの電位がＶccになり、
ノードＮＡの電位がビット線ＢＬと同電位になる。デー
タ「０」を書き込む場合は、強誘電体キャパシタＣの両
端にＶccの電圧が印加され、分極が下向きから上向きに
変化する。データ「１」を書き込む場合は、強誘電体キ
ャパシタＣの両端にかかる電圧が０Ｖであるため、分極
に変化は生じない。
【００３５】ステップ（ｃ）において、ワード線ＷＬの
電位を接地電位Ｖssに戻す。強誘電体キャパシタＣの分
極は変化しない。以上のステップ（ａ）〜（ｃ）によ
り、データ「０」を書き込む場合は強誘電体キャパシタ
Ｃに上向きの分極が記憶され、データ「１」を書き込む
場合は強誘電体キャパシタＣに下向きの分極が記憶され
る。
電位を接地電位Ｖssに戻す。強誘電体キャパシタＣの分
極は変化しない。以上のステップ（ａ）〜（ｃ）によ
り、データ「０」を書き込む場合は強誘電体キャパシタ
Ｃに上向きの分極が記憶され、データ「１」を書き込む
場合は強誘電体キャパシタＣに下向きの分極が記憶され
る。
【００３６】また、本実施の形態では書き込む全てのス
テップにおいて非選択セルのワード線ＷＬを接地してお
く必要がある。これは、選択セルの基板電位と同時にス
テップ（ａ）において非選択セルの基板電位がＶccにな
ると、非選択セルのデータが破壊されるためである。そ
こで、ワード線毎にウエルを分割しておき、選択又は非
選択に応じて異なる基板電位を与えることができるよう
にしておかなければならない。即ち、ステップ（ａ）に
おいて、選択セルが形成されたウエルにはＶccの基板電
位を与え、非選択セルが形成されたウエルは接地する。
このようなウエルの分割を行うには、例えばー導電型半
導体基板において各ワード線毎に逆導電型ウエルを分離
して形成し、このウエル内にー導電型ウエルを形成して
素子を形成してもよい。あるいは、ＳＯＩ（Silicon On
Insulator）基板を用いて、内部の酸化膜まで到達する
ような素子分離領域（例えば、Shallow Trench Insulat
or）を形成して基板そのものを分離してもよい。
テップにおいて非選択セルのワード線ＷＬを接地してお
く必要がある。これは、選択セルの基板電位と同時にス
テップ（ａ）において非選択セルの基板電位がＶccにな
ると、非選択セルのデータが破壊されるためである。そ
こで、ワード線毎にウエルを分割しておき、選択又は非
選択に応じて異なる基板電位を与えることができるよう
にしておかなければならない。即ち、ステップ（ａ）に
おいて、選択セルが形成されたウエルにはＶccの基板電
位を与え、非選択セルが形成されたウエルは接地する。
このようなウエルの分割を行うには、例えばー導電型半
導体基板において各ワード線毎に逆導電型ウエルを分離
して形成し、このウエル内にー導電型ウエルを形成して
素子を形成してもよい。あるいは、ＳＯＩ（Silicon On
Insulator）基板を用いて、内部の酸化膜まで到達する
ような素子分離領域（例えば、Shallow Trench Insulat
or）を形成して基板そのものを分離してもよい。
【００３７】本実施の形態においても、上記第１の実施
の形態と同様にビット線ＢＬ及びワード線ＷＬのみを書
き込み動作時に制御すればよい。従って、制御線を駆動
するタイミングの設計及び回路設計が容易であるととも
に、チップ面積の縮小が可能である。
の形態と同様にビット線ＢＬ及びワード線ＷＬのみを書
き込み動作時に制御すればよい。従って、制御線を駆動
するタイミングの設計及び回路設計が容易であるととも
に、チップ面積の縮小が可能である。
【００３８】さらに、本実施の形態によれば、第１の実
施の形態と異なり負の電圧（−Ｖcc）を発生させる必要
がない。従って、電圧を発生させる周辺回路の設計が容
易である。但し、第２の実施の形態では基板の電位を変
化させる必要があり、一般に基板の容量は大きく電位を
変化させるのに時間がかかる。従って、書き込みに必要
な動作時間は第１の実施の形態の方が短い。
施の形態と異なり負の電圧（−Ｖcc）を発生させる必要
がない。従って、電圧を発生させる周辺回路の設計が容
易である。但し、第２の実施の形態では基板の電位を変
化させる必要があり、一般に基板の容量は大きく電位を
変化させるのに時間がかかる。従って、書き込みに必要
な動作時間は第１の実施の形態の方が短い。
【００３９】本発明の第３の実施の形態による書き込み
方法は、上記第２の実施の形態とは非選択セルに対して
印加する電圧が異なる。セルの回路構成及び読み出し方
法は、上記第１、第２の実施の形態と同様である。
方法は、上記第２の実施の形態とは非選択セルに対して
印加する電圧が異なる。セルの回路構成及び読み出し方
法は、上記第１、第２の実施の形態と同様である。
【００４０】上記第２の実施の形態では、書き込みステ
ップ（ａ）において選択セルのみならず非選択セルに対
してもワード線ＷＬの電位を接地電圧Ｖssとしている。
そして、選択セルの基板電位は電源電圧Ｖccとし、非選
択セルの基板電位は接地電圧Ｖssとする。これに対し、
本実施の形態では選択セルのワード線ＷＬは接地電圧Ｖ
ssとし、非選択セルのワード線ＷＬには電源電圧Ｖccを
印加する。この場合の非選択セルに関するワード線ＷＬ
の電位の変化は、基板電位の変化と同じタイミングで行
う必要がある。これにより、非選択セルのノードＮＡと
ノードＮＢと等電位となり、強誘電体キャパシタＣの両
端に電圧がかからず分極は変化しない。この後のステッ
プ（ｂ）及び（ｃ）では、第２の実施の形態と同様に非
選択セルのワード線ＷＬの電位は接地電圧Ｖssとする。
ップ（ａ）において選択セルのみならず非選択セルに対
してもワード線ＷＬの電位を接地電圧Ｖssとしている。
そして、選択セルの基板電位は電源電圧Ｖccとし、非選
択セルの基板電位は接地電圧Ｖssとする。これに対し、
本実施の形態では選択セルのワード線ＷＬは接地電圧Ｖ
ssとし、非選択セルのワード線ＷＬには電源電圧Ｖccを
印加する。この場合の非選択セルに関するワード線ＷＬ
の電位の変化は、基板電位の変化と同じタイミングで行
う必要がある。これにより、非選択セルのノードＮＡと
ノードＮＢと等電位となり、強誘電体キャパシタＣの両
端に電圧がかからず分極は変化しない。この後のステッ
プ（ｂ）及び（ｃ）では、第２の実施の形態と同様に非
選択セルのワード線ＷＬの電位は接地電圧Ｖssとする。
【００４１】第３の実施の形態による書き込み方法で
は、第２の実施の形態と異なりワード線ＷＬ毎にウエル
を分離する必要がない。従って、製造工程が簡略化され
るとともに素子面積の縮小にも寄与することができる。
は、第２の実施の形態と異なりワード線ＷＬ毎にウエル
を分離する必要がない。従って、製造工程が簡略化され
るとともに素子面積の縮小にも寄与することができる。
【００４２】上述した実施の形態は一例であり、本発明
を限定するものではない。また、上記第１〜第３の実施
の形態による半導体記憶装置のセル構造は、いずれも図
１に示されるようである。ここで、各々のセルにおける
強誘電体キャパシタＣの一端とワード線ＷＬとの接続
は、例えば以下のように行うことができる。
を限定するものではない。また、上記第１〜第３の実施
の形態による半導体記憶装置のセル構造は、いずれも図
１に示されるようである。ここで、各々のセルにおける
強誘電体キャパシタＣの一端とワード線ＷＬとの接続
は、例えば以下のように行うことができる。
【００４３】図９に示された回路では、各々のセルの強
誘電体キャパシタＣ１、Ｃ２、Ｃ３、…、Ｃｎ毎に、そ
の一端がワード線ＷＬに接続されている。この場合に
は、各々のセルにおける配線長が短くなるので動作速度
を高速化することができる。図１０に示された回路で
は、複数のセルで一つのブロックが構成され、ブロック
内の強誘電体キャパシタＣ１、Ｃ２及びＣ３での一端が
ワード線ＷＬに共通接続されている。図１１に示された
回路では、全てのセルの強誘電体キャパシタＣ１、Ｃ
２、…Ｃｎの一端が共通にワード線ＷＬに接続された構
成となっている。このように配線した場合には、配線領
域が小さくなりチップ面積の縮小に寄与することができ
る。しかし、強誘電体キャパシタの一端とワード線との
接続は、図９、図１０又は図１１に示されたいずれのよ
うに行ってもよい。
誘電体キャパシタＣ１、Ｃ２、Ｃ３、…、Ｃｎ毎に、そ
の一端がワード線ＷＬに接続されている。この場合に
は、各々のセルにおける配線長が短くなるので動作速度
を高速化することができる。図１０に示された回路で
は、複数のセルで一つのブロックが構成され、ブロック
内の強誘電体キャパシタＣ１、Ｃ２及びＣ３での一端が
ワード線ＷＬに共通接続されている。図１１に示された
回路では、全てのセルの強誘電体キャパシタＣ１、Ｃ
２、…Ｃｎの一端が共通にワード線ＷＬに接続された構
成となっている。このように配線した場合には、配線領
域が小さくなりチップ面積の縮小に寄与することができ
る。しかし、強誘電体キャパシタの一端とワード線との
接続は、図９、図１０又は図１１に示されたいずれのよ
うに行ってもよい。
【００４４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置及びその書き込み方法及び読み出し方法によれ
ば、セルの書き込み及び読み出し時にワード線及びビッ
ト線の２本の制御線の電位を制御すればよいので、制御
のタイミング及び電位を制御する回路の設計が容易であ
り、また回路規模の縮小に寄与することが可能である。
憶装置及びその書き込み方法及び読み出し方法によれ
ば、セルの書き込み及び読み出し時にワード線及びビッ
ト線の２本の制御線の電位を制御すればよいので、制御
のタイミング及び電位を制御する回路の設計が容易であ
り、また回路規模の縮小に寄与することが可能である。
【図１】本発明の第１の実施の形態による半導体記憶装
置におけるセルの構成を示した回路図。
置におけるセルの構成を示した回路図。
【図２】同半導体記憶装置の書き込み動作の手順を示し
た説明図。
た説明図。
【図３】同半導体記憶装置の読み出し動作の手順を示し
た説明図。
た説明図。
【図４】同半導体記憶装置の書き込み時におけるビット
線、ワード線及びノードＮＡにおける電位の時間的変化
を示したタイムチャート。
線、ワード線及びノードＮＡにおける電位の時間的変化
を示したタイムチャート。
【図５】同半導体記憶装置の読み出し時におけるビット
線、ワード線及びノードＮＡにおける電位の時間的変化
を示したタイムチャート。
線、ワード線及びノードＮＡにおける電位の時間的変化
を示したタイムチャート。
【図６】同半導体記憶装置の構成を示したブロック図。
【図７】本発明の第２の実施の形態による半導体記憶装
置の書き込み方法の手順を示した説明図。
置の書き込み方法の手順を示した説明図。
【図８】同半導体記憶装置の書き込み時におけるビット
線、ワード線、ノードＮＡ及びノードＮＢにおける電位
の時間的変化を示したタイムチャート。
線、ワード線、ノードＮＡ及びノードＮＢにおける電位
の時間的変化を示したタイムチャート。
【図９】本発明の第１〜第３の実施の形態による半導体
記憶装置のセルの構成の一例を示した回路図。
記憶装置のセルの構成の一例を示した回路図。
【図１０】本発明の第１〜第３の実施の形態による半導
体記憶装置のセルの構成の他の例を示した回路図。
体記憶装置のセルの構成の他の例を示した回路図。
【図１１】本発明の第１〜第３の実施の形態による半導
体記憶装置のセルの構成のさらに他の例を示した回路
図。
体記憶装置のセルの構成のさらに他の例を示した回路
図。
【図１２】従来の半導体記憶装置のセルの構成を示した
回路図。
回路図。
【図１３】同半導体記憶装置の書き込み方法の手順を示
した説明図。
した説明図。
【図１４】同半導体記憶装置の読み出し方法の手順を示
した説明図。
した説明図。
【図１５】同半導体記憶装置の読み出し時におけるビッ
ト線、ワード線、プレート線の電位の時間的変化を示し
たタイムチャート。
ト線、ワード線、プレート線の電位の時間的変化を示し
たタイムチャート。
【図１６】従来の半導体記憶装置の構成を示したブロッ
ク図。
ク図。
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃｎ 強誘電体キャパシタ ＮＡ、ＮＢ ノード Ｔｒ、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒｎ トランジスタ ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬｎ ビット線 ＷＬ ワード線 １１ セルアレイ １２ コントローラ １３ ワード線ドライバ １４ センスアンプ及びビット線ドライバ Ｉ／Ｆ インタフェース
Claims (7)
- 【請求項１】同一の半導体領域上にそれぞれ形成された
一つのトランジスタと一つの強誘電体キャパシタとを含
むセルと、ビット線と、ワード線とを有する半導体記憶
装置において、 前記トランジスタのソース及びドレインのいずれか一方
と前記強誘電体キャパシタの一端とが接続されており、 前記トランジスタのソース及びドレインの他方と前記ビ
ット線とが接続さており、 前記誘電体キャパシタの他端と前記トランジスタゲート
とが前記ワード線に接続されていることを特徴とする半
導体記憶装置。 - 【請求項２】前記セルを複数有し、かつ、複数の前記ワ
ード線を有する請求項１記載の半導体記憶装置におい
て、 半導体基板上に、該半導体基板とは異なる導電性であ
り、かつ、互いに電気的に分離された半導体領域が複数
設けられており、 前記半導体領域のそれぞれに前記複数のセルが少なくと
も一つずつ形成されているとともに、それぞれの半導体
領域に形成されたセルが同一のワード線に接続されてい
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】請求項１記載の半導体記憶装置において、 前記半導体記憶装置は複数の前記セルを有し、各々の前
記セルは複数のワード線のいずれかに接続されており、 書き込み動作時に、選択されたワード線とこのワード線
に接続されたセルが形成されている半導体基板との間に
は所定電圧が印加され、選択されないワード線とこのワ
ード線に接続されたセルが形成されている半導体基板と
の間には電圧が印加されないことを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項４】請求項１乃至３記載の半導体記憶装置にお
いて、 前記セルが複数配置されたメモリセルアレイと、 前記ワード線を駆動するワード線ドライバと、 前記ビット線を駆動して前記セルへのデータの書き込み
を行うビット線ドライバと、 前記ビット線の電位に基づいて前記セルのデータを読み
出すセンスアンプとを有することを特徴とする半導体記
憶装置。 - 【請求項５】請求項１乃至４記載の半導体記憶装置にデ
ータを書き込む方法において、 前記セルが形成された半導体領域と前記ワード線との間
に、前記強誘電体キャパシタに第１の向きの分極を発生
させるような第１の電圧を印加する第１のステップと、 ビット線に第２の電圧又は第３の電圧を印加した状態で
前記トランジスタをＯＮさせるような第４の電圧をワー
ド線に印加し、前記ビット線に第２の電圧を印加した場
合には前記強誘電体キャパシタに引き続き第１の分極を
発生させた状態として第１のデータを書き込み、前記ビ
ット線に第３の電圧を印加した場合には、前記強誘電体
キャパシタに前記第１の分極とは異なる向きの第２の向
きの分極を発生させた状態として第２のデータを書き込
む第２のステップとを備えることを特徴とする半導体記
憶装置の書き込み方法。 - 【請求項６】請求項５記載の半導体記憶装置のデータ書
き込み方法において、 前記トランジスタがＮ型電界効果型トランジスタである
場合には、前記第１の電圧の極性が負であることを特徴
とする半導体記憶装置の書き込み方法。 - 【請求項７】請求項１乃至４記載の半導体記憶装置のセ
ルに記憶されたデータを読み出す方法において、 前記ビット線を接地電位にプリチャージする第１のステ
ップと、 前記ワード線に第１の電圧を印加して、前記セルに第１
のデータが記憶されている場合は前記誘電体キャパシタ
の分極の向きに変化を与えず、前記セルに第２のデータ
が記憶されている場合は前記強誘電体キャパシタの分極
の向きを変化させて前記ビット線の電位を変化させる第
２のステップと、 前記ワード線を接地し、前記ビット線の電位に基づいて
データの読み出しを行う第３のステップと、を備えるこ
とを特徴とする半導体記憶装置の読み出し方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258805A JP2000090674A (ja) | 1998-09-11 | 1998-09-11 | 半導体記憶装置並びにその書き込み方法及び読み出し方法 |
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