JPH06236969A

JPH06236969A - 強誘電体メモリ

Info

Publication number: JPH06236969A
Application number: JP5024184A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Yoshinobu Nakagome; 儀延中込; Katsumi Matsuno; 勝己松野; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-12
Filing date: 1993-02-12
Publication date: 1994-08-23

Abstract

(57)【要約】【目的】交差型メモリに近い高集積性を有し、かつ半選
択による情報破壊の問題を解決した、高集積、高信頼性
の強誘電体メモリを提供する。【構成】データ線に交差する１本または複数本のプレー
ト線を備え、かつ該プレート線と上記データ線との交点
におけるデータ線に、上記強誘電体キャパシタンスの一
方の電極を接続し、他方の電極は上記ワード線電位によ
り制御されるスイッチング素子に接続し、該スイッチン
グ素子のオンの時に上記他方の電極の電位をプレート電
位に固定する手段と、さらに、非選択の上記強誘電体キ
ャパシタンスのみを接続するデータ線の電位をプレート
電位にする手段を備える。【効果】トランジスタをデータ線側のキャパシタ電極に
設ける従来の構成に比べ、メモリセルアレイのレイアウ
トが容易となり、交差型メモリに近い高集積性が得られ
る。また、従来のトランジスタを持たない交差型メモリ
では不可避の、半選択による情報破壊の問題が無く、し
たがって、高信頼性かつ高集積の強誘電体メモリが実現
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性の半導体メモリに係り、特に強誘電体メモリの高集
積化とその記憶情報の高信頼度化に好適なメモリ技術に
関する。

【０００２】

【従来の技術】強誘電体を用いたメモリ、フェロエレク
トリックランダムアクセスメモリ（ＦＲＡＭ）は、強誘
電体の分極方向で記憶を行う不揮発性メモリである。そ
の初期におけるアレー構成は、交差型メモリと呼ばれる
ものであった。すなわち、平行に走る複数の配線から成
る層を、その配線方向が交差するように２層に積層し、
そのマトリックスの交点に、上下の配線を電極とし強誘
電体を絶縁膜とするキャパシタ（以下強誘電体キャパシ
タ）を構成する。この交差型メモリは、極めて高集積化
に適しているが、半選択と呼ばれる問題があった。半選
択とは、選択メモリセルのキャパシタに、たとえばＶｃ
ｃの電圧を印加して情報を書き込む場合、この選択メモ
リセルと配線を共有する非選択メモリセルのキャパシタ
にＶｃｃ／２の電圧がかかってしまう現象である。この
Ｖｃｃ／２の電圧により、非選択メモリセルの情報が破
壊されてしまう場合があり、交差型メモリは実用化に至
っていない。このような半選択による情報破壊の問題を
解決する方法として、メモリセルを１トランジスタと１
キャパシタとで構成する方法が提案されている。これ
は、従来のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）と同様なセル構成である。図１６は、このような
ＦＲＡＭの一例として、特開平２−１１０８９３号に述
べられているアレー構成を示したものである。メモリセ
ルのトランジスタによって、キャパシタ電極の一方ＳＴ
１６をデータ線ＤＬ１６から分離できるので、半選択の
問題が回避される。

【０００３】

【発明が解決しようとする課題】しかしながら、上記１
トランジスタ１キャパシタのセル構成では、交差型メモ
リに比べ、トランジスタの分だけセル面積が大きくな
り、高集積化が妨げられるという問題があった。１トラ
ンジスタ１キャパシタのセル構成を持つＦＲＡＭにおけ
るレイアウトを示した例はないが、ＤＲＡＭと同様なレ
イアウトになることが容易に類推される。図１７は、ア
イ・イー・イー・イー・トランザクション・オン・エレ
クトロン・デバイシズ１９８８年１０月号１５９２頁
（IEEE Transactions on Electron Devices, vol.35,
p.1592, (1988))に示されている、ＤＲＡＭのセルレイ
アウトの一例である。Ｍ１７はキャパシタを形成するメ
モリセル部である。交差型メモリに比べ、トランジスタ
のゲートおよびデータ線に接続するための拡散層ＤＣＮ
Ｔ１７が、余分な領域となっている。一方、トランジス
タを用いず、強誘電体キャパシタとダイオードとを直列
に接続して単位セルとする交差型メモリが、たとえばＵ
ＳＰ．５０６３５３９号や特開平２−１５４３８９号に
おいて提案されている。ダイオードに順方向の電圧を印
加したとき、約０．８Ｖの拡散電位以下では高抵抗とし
て、それ以上では低抵抗として働くことを利用してい
る。この効果により、単位セルの両端に約０．８Ｖ以上
の電圧を印加するまでは、強誘電体にほとんど電界がか
からないので、半選択による情報破壊の問題を解決する
ことができる。しかしながら、このしきい電圧は拡散電
位という物理定数で決まってしまうので、設計上の大き
な制約となる。また、上記の原理により、強誘電体への
２方向の分極書き込みを可能にするには、ｎｐ型とｐｎ
型のダイオードを並列に形成する必要があり、結局はセ
ル面積の増大に至るという問題があった。本発明の目的
は、交差型メモリに近い高集積性を有し、かつ半選択に
よる情報破壊の問題を解決した、高集積、高信頼性の強
誘電体メモリを提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリでは、例えば図１または図
１３または図１４に示すように、例えば図１のワード線
（例えばＷＬ１）とともに、データ線（例えばＤＬ１）
に交差する１本または複数本のプレート線（例えばＰＬ
１）を備え、かつ該プレート線（ＰＬ１）と上記データ
線（ＤＬ１）との交点におけるデータ線（ＤＬ１）に、
強誘電体メモリセルのキャパシタンスとしての強誘電体
キャパシタンス（例えばＭ１）の一方の電極を接続し、
他方の電極は上記ワード線電位により制御されるスイッ
チング素子（例えばＳＷ１）に接続し、該スイッチング
素子（ＳＷ１）のオンの時に上記他方の電極の電位をプ
レート電位（例えばＰＬ１の電位）に固定する手段と、
さらに、非選択の上記強誘電体キャパシタンスのみを接
続するデータ線（例えばＤＬ１以外のデータ線）の電位
をプレート電位にする手段を備えることとする。

【０００５】ここで、上記スイッチング素子として、例
えば図１に示すように、ゲート電極をワード線に接続し
た電界効果トランジスタとすれば高集積化し易く好まし
い。

【０００６】またこの場合に、上記した、スイッチング
素子のオンの時に該素子に接続された上記強誘電体キャ
パシタンスの他方の電極の電位をプレート電位に固定す
る手段としては、例えば図１に示すように、同一のワー
ド線（例えばＷＬ１）にそれぞれのゲートを接続した複
数の電界効果トランジスタをプレート線（ＰＬ１）に直
列に相互接続し、該相互接続点に上記強誘電体キャパシ
タンス（Ｍ１）の他方の電極を接続した構成を備えるよ
うにすればよい。

【０００７】ここで上記電界効果トランジスタのゲート
電極により構成されるワード線を、蛇行して形成するこ
とにより、製造が容易で交差型メモリに近い高集積度が
得易い利点が得られる。

【０００８】あるいは、上記した、スイッチング素子の
オンの時に該素子に接続された上記強誘電体キャパシタ
ンスの他方の電極の電位をプレート電位に固定する手段
としては、例えば図１３または図１４に示すように、同
一のワード線（例えばＷＬ１３１）にゲートを接続した
複数の電界効果トランジスタのそれぞれのドレインまた
はソースの一方を上記強誘電体キャパシタンス（例えば
Ｍ１３）の他方の電極に接続し、上記ドレインまたはソ
ースの他方をプレート線（例えばＰＬ１３１）に接続し
た構成を備えるようにすることもできる。

【０００９】この場合に、プレート線を拡散層で形成す
ることにより、これを配線層で形成する必要がなくな
り、最小加工寸法の拡散層幅で形成できることから高集
積度が得られる。

【００１０】以上の本発明では、情報の読み出し時およ
び書き込み時には、選択された強誘電体キャパシタに接
続された電界効果トランジスタ（またはスイッチング素
子）を制御するワード線のみは上記トランジスタ（また
はスイッチング素子）をオンにする電位にし、他のワー
ド線はそれに接続される電界効果トランジスタ（または
スイッチング素子）をオフにする電位にする手段を備え
ることとする。

【００１１】

【作用】本発明では、例えば図１に示すように、データ
線（ＤＬ１）に、強誘電体キャパシタンス（例えばＭ
１）の一方の電極を接続し、他方の電極は上記ワード線
電位により制御されるスイッチング素子（例えばＳＷ
１）に接続し、該スイッチング素子（ＳＷ１）のオンの
時に上記他方の電極の電位をプレート電位（例えばＰＬ
１の電位）に固定するようにする手段と、さらに、非選
択の上記強誘電体キャパシタンスのみを接続するデータ
線（例えばＤＬ１以外のデータ線）の電位をプレート電
位にする手段を備える。このことにより、（１）選択メ
モリセルを接続したスイッチング素子がつながるワード
線に沿って配置された非選択のメモリセルの強誘電体キ
ャパシタンスの両電極は同電位になる、（２）強誘電体
キャパシタンスに接続したスイッチング素子がオフであ
れば強誘電体キャパシタンスのスイッチング素子側すな
わちプレート側はオフ状態、すなわちフローティング状
態となる。したがって、非選択のワード線に沿う上記キ
ャパシタンスのプレート側はすべてフローティング状態
となる。このため、非選択時のメモリセルに書き込み時
と逆極性の電圧を印加することがなく、したがってメモ
リ情報を破壊する半選択の問題が解決される。

【００１２】スイッチング素子として例えば電界効果ト
ランジスタを用いれば高集積化し易くなる。

【００１３】さらに本発明の構成によれば、データ線側
のキャパシタンスの電極をトランジスタを介してデータ
線に接続する従来の構成に比べて、メモリセルのレイア
ウトが容易になり、セル面積を小さくできる。

【００１４】本発明で、強誘電体キャパシタンスのプレ
ート側電位をワード線電位によりスイッチング制御して
これをプレート電位にしたりまたはフローティング状態
にする上記本発明の構成に伴い、上記のように、情報の
読み出し時および書き込み時には、選択された強誘電体
キャパシタに接続された電界効果トランジスタ（または
スイッチング素子）を制御するワード線のみは上記トラ
ンジスタ（またはスイッチング素子）をオンにする電位
にし、他のワード線はそれに接続される電界効果トラン
ジスタ（またはスイッチング素子）をオフにする電位に
することは、強誘電体キャパシタンスのメモリセルに、
所要の書き込みや読み出しを行いながら、同時に非選択
時にメモリ情報を破壊しないよう半選択状態を回避する
ことを可能にするものである。したがって、以上のよう
に、本発明によれば従来より高集積かつ高信頼性の強誘
電体メモリを提供することが可能になる。

【００１５】

【実施例】図１は、強誘電体メモリの回路構成を示す、
本発明の一実施例である。スイッチング素子に電界効果
トランジスタを用い、プレートＰＬ１は、直列接続され
た電界効果トランジスタで構成される。そのゲートは共
通のワード線ＷＬ１でつながれている。強誘電体キャパ
シタの一方の電極は、トランジスタの接続点につながっ
ている。他方の電極は、ＰＬ１と交差するデータ線、た
とえばＤＬ１につながっている。このメモリセル構成で
は、マトリックス状に配置された強誘電体キャパシタ間
の４方の分離領域のうち、その２方がトランジスタで分
離されていること以外は、基本的に従来の交差型メモリ
と同じ配置を持つ。したがって、１トランジスタと１キ
ャパシタとからなるメモリセルにくらべて、高集積化が
可能で、交差型メモリに近い集積度が得られる。さら
に、この後図２及び図３を用いて説明するように、交差
型メモリにおいておこる半選択の問題も回避できる。

【００１６】図２は、図１のメモリ構成における書込み
動作を示す図である。書込みを行うには、まず、選択メ
モリセルにつながるプレート線ＰＬ１を機能させるため
に、ワード線ＷＬ１をオンする。この結果、ＰＬ１につ
ながる強誘電体キャパシタの一方の電極が定電圧ＨＶ
Ｄ、たとえばＶｃｃ／２に固定される。その後、データ
線ＤＬ１を、Ｖｃｃまたは０にして、ＰＬ１とＤＬ１と
の交点にある強誘電体キャパシタに”１”または”０”
を書込む。この時、ＤＬ１につながるほかの非選択強誘
電体キャパシタのプレート線側のノードはフローティン
グ状態にあるので、ＤＬ１の電位変化とともに変動す
る。したがって、情報が破壊されるほどの電圧が選択キ
ャパシタにかかることはない。このようにして、選択メ
モリセルにのみ情報を書き込んだ後、ＤＬ１をＰＬ１と
同電位、例えばＶｃｃ／２にもどし、ＷＬ１をオフす
る。本発明の書き込み方法によれば、交差型メモリにお
いておこる半選択による情報破壊の問題を回避すること
ができる。また、ワード線ＷＬ１をＶｃｃ以上に昇圧し
なくても、ＭＯＳトランジスタのしきい電圧がＶｃｃ／
２程度より小さければ、プレート電位を強誘電体キャパ
シタの一方の電極に印加する事ができる。すなわち、ワ
ード線電位を昇圧する回路なしに書き込み動作を正常に
行える利点がある。

【００１７】図３は、図１のメモリ構成における読み出
し動作を示す図である。読み出しを行うには、まず、選
択メモリセルにつながるプレート線ＰＬ１を機能させる
ために、ワード線ＷＬ１をオンする。次に、データ線Ｄ
Ｌ１をＶｃｃ／２のフローティング状態にした後、プレ
ート線ＰＬ１を、たとえばＶｃｃ／２から０に引き落
す。すると、選択メモリセルのキャパシタ容量を介し
て、ＤＬ１の電位も低下する。ただし、強誘電体キャパ
シタの分極方向に応じて、電位低下量は異なる。この理
由は、分極方向に応じて実効的なキャパシタ容量が異な
るからである。この様にして生じた電位低下量から、分
極方向を検知し、分極方向に応じてＤＬ１をＶｃｃまた
は０にして、情報の再書き込みを行う。分極方向の検
知、および情報再書き込みには、たとえば図４に示す回
路構成を用いればよい。すなわち、情報”１”の場合
と”０”の場合との電位低下量の中間の電位低下量を示
すダミーデータ線、たとえばＤＤＬ４１を設ける。ＤＤ
Ｌ４１とＤＬ４１との電位をセンスアンプＳＡ４１で比
較、増幅すれば、分極方向の検知、および情報再書き込
みが可能となる。センスアンプとしては、ＤＲＡＭで用
いられているような、フリップフロップ回路を用いれば
よい。また、ダミーデータ線に上記レファレンス電位を
発生させるには、たとえば、メモリセルの強誘電体キャ
パシタより大きな面積（したがって大きな容量）を持つ
ダミーメモリセルの強誘電体キャパシタ、たとえばＤＭ
４１１に、読み出し動作によって分極が反転しない情
報”１”を書き込んでおけばよい。そして、ダミーデー
タ線に対しても、図３で説明したのと同様な方法で電位
変化を生じさせれば、その電位はデータ線側の情報”
１”の場合と”０”の場合との電位低下量の中間の電位
低下量となる。以上が、選択メモリセルの情報を読み出
すためのひとつの方法である。このような読み出し動作
の期間中、ＤＬ４１につながるほかの非選択強誘電体キ
ャパシタのプレート線側のノードは、Ｖｃｃ／２のフロ
ーティング状態にあるので、ＤＬ４１の電位変化ととも
に変動する。したがって、情報が破壊されるほどの電圧
が選択キャパシタにかかることはない。本発明の読み出
し方法によれば、交差型メモリにおいておこる半選択に
よる情報破壊の問題を回避することができる。

【００１８】以上述べた図１〜図４の本発明の実施例に
よれば、交差型メモリでは不可避の、半選択による情報
破壊の問題が無く、しかも交差型メモリに近い高集積性
が得られるので、高信頼性かつ高集積の強誘電体メモリ
が実現できる。なお、以上の動作方法から明らかなよう
に、メモリセルに用いるトランジスタは、ゲートをオフ
した状態で多少のリーク電流があっても、十分に高抵抗
であればよい。たとえば、この抵抗値をＲ、キャパシタ
容量をＣとすれば、時定数ＲＣが書き込み及び読み出し
動作時間ｔより十分長ければよい。Ｃが２０ｆＦ、ｔが
１００ｎｓのとき、ゲートオフ時のトランジスタ抵抗Ｒ
が５００ＭΩ程度あれば、ＲＣはｔの１００倍程度とな
り、十分正しく動作する。このＲは、電源電圧５Ｖに対
し、１０ｎＡ程度のオフ電流を許容することを意味す
る。この結果、ＤＲＡＭのスイッチングトランジスタに
比べ、よりゲート長を短くできるので、極めて高集積の
強誘電体メモリを実現できる効果がある。

【００１９】図５は、本発明の別の実施例で、メモリセ
ルのうちただ一つの情報を選択的に読み出すことができ
るアレー構成を示したものである。待機時には、信号Ｙ
ＳＢ５ｉ（ｉ＝１，２，３…）によりデータ線ＤＬ５ｉ
はＨＶＤの定電位に接続されている。データ線、たとえ
ばＤＬ５１につながるメモリセル、たとえばＭ５１１の
情報を読出す場合には、ワード線ＷＬ５１に交差するデ
ータ線のうち、データ線ＤＬ５１のみが信号ＹＳ５１に
よりセンスアンプに接続され、信号ＹＳＢ５１により定
電位ＨＶＤから切り離される。ここでは、センスアンプ
は相補型電界効果トランジスタ（ＣＭＯＳ）のフリップ
フロップで構成されている。一方、リファレンス電位を
発生するダミーセル、たとえばＤＭ５１のつながるデー
タ線ＤＤＬ５１もまた、信号ＹＳ５１によりセンスアン
プに接続される。信号ＰＣＳ５は、センスアンプの２つ
のノードを、同電位ＨＶＤＳにし、読み出し準備をする
ためのものである。本発明の実施例によれば、センスア
ンプを複数のデータ線で共有できるので、メモリセルア
レーのチップ当たりの占有率を上げ、より高集積なメモ
リを実現できる。また、読み出しを行わないデータ線は
充放電されないので、動作時の消費電力を小さくできる
効果もある。

【００２０】図５のアレー構成における、たとえばメモ
リセルＭ５１１の情報の選択的な読み出し動作を、図６
により説明する。まず、信号ＹＳ５１により、データ線
ＤＬ５１およびダミーデータ線ＤＤＬ５１をセンスアン
プに接続する。この時、信号ＹＳＢ５１およびＰＣＳ５
により、データ線ＤＬ５１を定電位ＨＶＤおよびＨＶＤ
Ｓから切離し、フローティング状態にする。一方、読み
出しを行わない他のデータ線ＤＬ５ｉは、信号ＹＳ５ｉ
により、ＰＬ５ｉと同じ定電位ＨＶＤの状態に保ってお
く。次に、ワード線ＷＬ５１をオン状態にして、ＰＬ５
１を１本の配線として機能させる。この状態で、センス
アンプのｎチャネルトランジスタのソース、ＳＡＮを０
Ｖにすると、ＤＬ５１およびＤＤＬ５１の電位が低下し
始める。しかし、ＤＬ５１の低下する速度は、Ｍ５１１
の強誘電体キャパシタの分極方向に依存して異なる。こ
こで、ＤＬ５１につながる他のキャパシタは、電位低下
の速度にほとんど寄与しないことに注意する必要があ
る。なぜなら、キャパシタの一方がフローティング状態
にあるからである。ダミーデータ線ＤＤＬ５１の電位
が、中間電位を発生するように、図３で説明したのと同
様な方法でダミーセルＤＭ５１を設計すれば、Ｍ５１１
の情報を読み出すことができる。ここで、中間電位と
は、Ｍ５１１に情報”１”が記憶されている場合のＤＬ
５１の電位と、情報”０”が記憶されている場合のＤＬ
５１の電位の中間に推移する電位である。このようにし
て、ＤＬ５１とＤＤＬ５１との電位差が十分開いた時点
で、ＳＡＰをＶｃｃにし、センスアンプを動作させる。
すると、Ｍ５１１に情報”１”が記憶されていた場合に
はＶｃｃに、Ｍ５１１に情報”０”が記憶されていた場
合には０Ｖに、ＤＬ５１の電位が増幅される。この時点
で、情報の再書き込みも同時に行われる。最後に、ＹＳ
５１およびＹＳＢ５１によりＤＬ５１を定電位ＨＶＤに
もどし、ＷＬ５１をオフ状態にする。また、センスアン
プは、待機状態にもどし、ＰＣＳ５により２つのノード
をショートしておく。本発明の実施例によれば、読み出
したいメモリセルの接続されるデータ線のみ選択的に充
放電すればよいので、動作電流の極めて小さなメモリが
実現できる。また、センスアンプを複数のデータ線で共
有できるので、チップ面積に対するセルアレイ部の占有
率を大きくでき、極めて高集積のメモリが実現できる。
さらに、電位の変動するデータ線は１本だけなので、動
作時のプレート線の変動が小さく、プレート線抵抗が比
較的高くても安定動作の得られる効果がある。本実施例
の別の効果としては、ワード線をＶｃｃ以上に昇圧しな
くても、ＭＯＳトランジスタのしきい電圧がＶｃｃ／２
程度より小さければ、プレート電位を強誘電体キャパシ
タの一方の電極に印加する事ができる。すなわち、ワー
ド線電位を昇圧する回路なしに読み出し動作を正常に行
える利点がある。

【００２１】図７は、図５のアレー構成における別の読
み出し動作を示す、本発明の別の実施例である。本実施
例によっても、メモリセル、たとえばＭ５１１の情報を
選択的に読み出すことができる。読み出し動作は、ま
ず、ＹＳ５１、ＹＳＢ５１により、データ線ＤＬ５１お
よびダミーデータ線ＤＤＬ５１をＨＶＤと切離し、セン
スアンプに接続する。次に、ＨＶＤＳを、たとえばＶｃ
ｃ／２から０に下げ、ＤＬ５１およびＤＤＬ５１を０Ｖ
にする。この時、ＤＬ５１およびＤＤＬ５１につながる
メモリセルのプレート側のノードの電圧は、容量カップ
リングによりＶｃｃ／２から０Ｖ近くに低下する。その
後、信号ＰＣＳ５により、ＤＬ５１およびＤＤＬ５１を
フローティング状態にする。ここで、ＷＬ５１をオン状
態にすれば、Ｍ５１１のプレート線側のノードが、０Ｖ
近くから、ＨＶＤの電位、たとえばＶｃｃ／２に上昇す
る。これにともなって、データ線ＤＬ５１の電位がＭ５
１１のキャパシタを介して昇圧される。ただし、昇圧量
はキャパシタの分極方向に依存して異なるので、これを
検知すれば、Ｍ５１１の記憶情報を知ることができる。
ダミーデータ線ＤＤＬ５１の電位が中間のレファレンス
電圧になるように、図６の場合と同様な方法、たとえば
ダミーキャパシタＤＭ５１の面積を大きくするなどして
おく。ＤＬ５１とＤＤＬ５１との差はセンスアンプで増
幅される。このようにして、メモリセルＭ５１１の情報
を読み出した後、信号ＹＳ５１、ＹＳＢ５１によりデー
タ線をセンスアンプと切り離して、ＨＶＤの定電位にす
る。そして、ＷＬ５１をオフ状態にする。一方、センス
アンプも待機状態にして、信号ＰＣＳにより２つのノー
ドをＨＶＤＳの定電位にする。以上の読み出し動作の期
間中、ＤＬ５１およびＤＤＬ５１の電位が変動しても、
ＰＬ５１以外のプレート線に結合するメモリセルの情報
が破壊されることはない。なぜなら、プレート線側のキ
ャパシタ電極がフローティング状態になっているからで
ある。また、ワード線ＷＬ５１と交差する他のデータ線
の電圧はプレート線と同電位のＨＶＤの電位、たとえば
Ｖｃｃ／２に保たれるので、これらのデータ線につなが
るメモリセルの情報も破壊されることはない。本発明の
実施例によれば、読み出したいメモリセルの接続される
データ線のみ選択的に充放電すればよいので、動作電流
の極めて小さなメモリが実現できる。また、センスアン
プを複数のデータ線で共有できるので、チップ面積に対
するセルアレイ部の占有率を大きくでき、極めて高集積
のメモリが実現できる。さらに、電位の変動するデータ
線は１本だけなので、動作時のプレート線の変動が小さ
く、プレート線抵抗が比較的高くても安定動作の得られ
る効果がある。本実施例の別の効果としては、ワード線
ＷＬ１をＶｃｃ以上に昇圧しなくても、ＭＯＳトランジ
スタのしきい電圧がＶｃｃ／２程度より小さければ、プ
レート電位を強誘電体キャパシタの一方の電極に印加す
る事ができる。すなわち、ワード線電位を昇圧する回路
なしに読み出し動作を正常に行える利点がある。なお、
以上図１、図５で説明した本発明の実施例において、キ
ャパシタの両端の電極を数ＭΩから数ＧΩの高抵抗で接
続しておけば、プレート側のフローティングに近い状態
にあるキャパシタ電極の電位がＨＶＤに固定されるの
で、より安定な動作を行なうことができる。また、数Ｍ
Ωから数ＧΩ程度の高抵抗であれば、図１、図５におけ
る読み出しおよび書き込み動作に支障をきたさないこと
は明らかである。高抵抗は、キャパシタ膜自体のリーク
電流を利用しても良いし、多結晶シリコンなどで形成し
ても良い。

【００２２】図８は、図１の本発明の回路構成を、半導
体基板上に実現するための一実施例である。図８（ａ）
および（ｂ）は平面図、図８（ｃ）は（ａ）のＡ８−Ａ
８’に沿った断面図である。まず、拡散層領域Ｎ８上の
下部電極ＳＴＤ８、強誘電体膜ＦＥ８、およびデータ線
ＤＬ８で構成される強誘電体キャパシタを形成する。そ
の後、ゲート電極とそれをつなぐワード線ＷＬ８を形成
する。本発明によれば、交差型メモリとほとんど同じ面
積で単位メモリセルを形成できるので、高集積の強誘電
体メモリを実現できる効果がある。しかも、交差型メモ
リに不可避の半選択による情報破壊の問題もない。

【００２３】図９は、図１の本発明の回路構成を、半導
体基板上に実現するための別の実施例である。図９
（ａ）は平面図、図９（ｂ）は（ａ）のＡ９−Ａ９’に
沿った断面図である。ワード線ＷＬ９を波状に形成する
ことが特徴である。まず、図中破線で示すフィールド領
域Ｌ９上にワード線ＷＬ９を形成する。次に、ＷＬ９で
覆われていないフィールド領域に、拡散層領域Ｎ９を形
成し、その上に、下部電極ＳＴＤ９、強誘電体膜ＦＥ
９、上部電極ＳＴＵ９から成る強誘電体キャパシタを形
成する。そして、ＳＴＵ９上にデータ線ＤＬ９を形成す
る。本発明によれば、キャパシタを最後の工程で形成で
きるので、熱処理条件などの許容範囲が広がり、また、
キャパシタの平坦化が容易になるなど、製造が容易にな
る効果がある。しかも、交差型メモリに近い高集積の強
誘電体メモリを半選択の問題なしに実現できる。なお、
図９では強誘電体膜ＦＥ９をキャパシタごとに分離して
いるが、必ずしも分離しなくてもよい。

【００２４】図１０は、図１の本発明の回路構成を、半
導体基板上に実現するための別の実施例である。図１０
（ａ）は平面図、図１０（ｂ）は（ａ）のＡ１０−Ａ１
０’に沿った断面図である。溝側壁に形成する縦型ＭＯ
Ｓトランジスタを用いていることが特長である。ＷＬ１
０が溝側壁に形成したワード線であり、このワード線を
オン状態にすると、基板側の溝側壁にプレート線が形成
される。島状の拡散層領域Ｎ１０の上に、電極ＳＴＤ１
０、強誘電体薄膜ＦＥ１０、データ線ＤＬ１０により強
誘電体キャパシタを形成する。Ｐ１０はプレート線間を
分離するための、高濃度不純物領域である。本発明によ
れば、縦型ＭＯＳトランジスタの使用により極めて高集
積なメモリを実現することができる。また、強誘電体キ
ャパシタの平坦化も容易で、製造が容易になる効果もあ
る。

【００２５】図１１は、図１の本発明の回路構成を、半
導体基板上に実現するための別の実施例である。図１１
（ａ）は平面図、図１１（ｂ）は（ａ）のＡ１１−Ａ１
１’に沿った断面図である。図１０の実施例では、凸型
Ｓｉ基板を挟むように形成された溝側壁の導電体２本で
１つのワード線を形成するのに対し、図１１の実施例で
は、溝側壁の導電体１つが１つのワード線に対応する。
これに伴って、１つの凸型Ｓｉ基板上には、２列の強誘
電体キャパシタ列が形成される。本発明によれば、縦型
ＭＯＳトランジスタの使用により極めて高集積なメモリ
を実現することができる。また、強誘電体キャパシタの
下部電極ＳＴＤ１１等とワード線ＷＬ１１等との間の寄
生容量を小さくできるので、たとえば図７の動作時にお
ける非選択メモリセルの情報破壊を防止でき、高信頼性
のメモリが得られる。

【００２６】図１２は、図１の本発明の回路構成を、半
導体基板上に実現するための別の実施例である。図１２
（ａ）は平面図、図１２（ｂ）は（ａ）のＡ１２−Ａ１
２’に沿った断面図である。ＭＯＳトランジスタのワー
ド線領域をチャネル領域の下に形成することが特長であ
る。多結晶シリコンで形成したワード線ＷＬ１２の上
に、ゲート酸化膜をはさんで、薄膜の多結晶シリコンを
形成する。さらに、この多結晶シリコン内に島状に拡散
層領域Ｎ１２を形成し、薄膜ＭＯＳトランジスタを形成
する。さらに、Ｎ１２の上に、電極ＳＴＤ１２、強誘電
体薄膜ＦＥ１２、データ線ＤＬ１２により強誘電体キャ
パシタを形成する。本発明によれば、ワード線およびデ
ータ線を最小加工寸法でマトリックス状に配置できるの
で、極めて高集積の強誘電体メモリが得られる効果があ
る。

【００２７】図１３は、本発明の強誘電体メモリの回路
構成を示す、別の実施例である。図１の実施例では、直
列接続された電界効果トランジスタをオン状態にするこ
とにより、ワード線ＷＬ１と平行に配置されたプレート
線ＰＬ１を機能させるのに対し、図１３の実施例では、
ワード線ＷＬ１３１を活性化することで、ＷＬ１３１と
平行に配置されたプレート線ＰＬ１３１に強誘電体キャ
パシタＭ１３等の一方の電極を電気的に接続し、ＰＬ１
３１を機能させる。図１３において、たとえば、ワード
線ＷＬ１３１活性時における、プレート線やデータ線に
対する強誘電体キャパシタアレイの接続関係は、図１と
まったく同じである。したがって、図１３の回路構成を
用いて、図４や図５と同様なアレー構成を実現できる。
また、その書き込み及び読み出し動作が図２、図６およ
び図７を用いて説明した動作方法と同様に行えることは
言うまでもない。本発明の実施例によれば、プレート線
の抵抗を小さくできるので、雑音による誤動作を起こし
にくい効果が得られる。

【００２８】図１４は、本発明の強誘電体メモリの回路
構成を示す、別の実施例である。構成は図１３の実施例
と類似であるが、プレート線ＰＬ１４１を２本のワード
線ＷＬ１４１およびＷＬ１４２につながるＭＯＳトラン
ジスタ群の間で、共有していることが特徴である。本発
明によれば、プレート線の抵抗を小さくできるので、雑
音による誤動作を起こしにくい効果が得られる。また、
プレート線を共有することにより、高集積の強誘電体メ
モリが得られる効果がある。なお、図１３および図１４
の実施例において、プレート線を全く定電位に固定して
書き込みおよび読み出し動作を行う方法、たとえば図
２、図６、図７で述べた方法で動作させる場合には、並
行に配置されたプレート線間を複数個所で接続し、メッ
シュ状にプレートを形成してもよい。このプレート形成
方法によれば、プレート線の抵抗を小さくできるので、
雑音による誤動作を起こしにくい効果が得られる。

【００２９】図１５は、図１４の本発明の回路構成を、
半導体基板上に実現するための一実施例である。図１５
（ａ）は平面図、図１５（ｂ）および（ｃ）はそれぞれ
（ａ）のＡ１５−Ａ１５’およびＢ１５−Ｂ１５’に沿
った断面図である。図１５（ａ）に示すように、プレー
ト線１５は、くし形のフィールド領域で形成される。ワ
ード線ＷＬ１５はくしと交差し、ＰＬ１５と平行な方向
に形成する。ワード線以外のくし形のフィールド領域に
は、ワード線およびアイソレーション酸化膜をマスクと
したイオン打ち込みで拡散層を形成する。この結果ＰＬ
１５は拡散層で形成される。ＰＬ１５からくし形に伸び
たフィールド領域の端部の拡散層上には、下部電極ＳＴ
Ｄ１５、強誘電体膜ＦＥ１５、データ線ＤＬ１５により
強誘電体キャパシタを形成する。本発明の実施例によれ
ば、ＰＬ１５を配線層で形成する必要がなく、したがっ
て、拡散層にコンタクトを形成するために拡散層幅を最
小加工寸法より大きくする必要がない。すなわち、拡散
層幅を最小加工寸法にすることにより、高集積の強誘電
体メモリが得られる効果がある。また、拡散層上部にこ
れと並行に配置された配線層を設け、適当な間隔おきに
拡散層と接続して拡散層の低抵抗化を図ってもよい。た
とえば、数十セルごとにこの接続を行っても、それによ
る面積の増大は、ほとんど無視できる。なお、図１５
（ａ）において、ワード線はくし部分からプレート線方
向にはみだしてもよく、２本のワード線間にプレート線
となる拡散層領域を、イオン打ち込みなどによって形成
できるだけの間隔があればよい。したがって、マスクず
れを考慮した余分のセル面積増大を回避でき、高集積の
強誘電体メモリが得られる。

【００３０】

【発明の効果】以上説明したように本発明によれば、高
信頼性かつ高集積の不揮発性強誘電体メモリが得られ
る。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリの回路構成図。

【図２】本発明の強誘電体メモリにおける書き込み動作
図。

【図３】本発明の強誘電体メモリにおける読み出し動
作。

【図４】本発明の強誘電体メモリのアレー構成図。

【図５】本発明の強誘電体メモリのアレー構成図。

【図６】図５の強誘電体メモリにおける読み出し動作
図。

【図７】図５の強誘電体メモリにおける読み出し動作
図。

【図８】図１の回路の実施例の平面図（（ａ）および
（ｂ））と断面図（（ｃ））。

【図９】図１の回路の別の実施例の平面図（（ａ））と
断面図（（ｂ））。

【図１０】図１の回路の別の実施例の平面図（（ａ））
と断面図（（ｂ））。

【図１１】図１の回路の別の実施例の平面図（（ａ））
と断面図（（ｂ））。

【図１２】図１の回路の別の実施例の平面図（（ａ））
と断面図（（ｂ））。

【図１３】本発明の強誘電体メモリの別の回路構成図。

【図１４】本発明の強誘電体メモリのまた別の回路構成
図。

【図１５】図１４の回路の実施例の平面図（（ａ））と
断面図（（ｂ）および（ｃ））。

【図１６】従来の強誘電体メモリの回路構成図。

【図１７】図１６の回路構成の平面図の例。

【符号の説明】

ＤＬｉ…データ線、ＷＬｉ…ワード線、Ｐ
Ｌｉ…プレート線、Ｍｉ…メモリセル、ＳＷ
ｉ…スイッチング素子ＤＤＬｉ…ダミーデータ
線、ＤＷＬｉ…ダミーワード線、ＤＰＬｉ…ダミー
プレート線、ＤＭｉ…ダミーメモリセル、ＳＴＤｉ
…キャパシタ下部電極、ＳＴＵｉ…キャパシタ上部電
極、Ｎｉ…拡散層、ＰＳＵＢｉ…基板Ｓ
Ａｉ…センスアンプ

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数のデータ線と、該データ線に交差する
複数のワード線と、該ワード線と上記データ線の配列に
対応してマトリックス状に配置された強誘電体キャパシ
タンスを有して、該強誘電体キャパシタンスをメモリセ
ルのキャパシタンスとして選択的にこれに情報の書き込
みを、またはこれから情報の読み出しを行う強誘電体メ
モリにおいて、上記データ線に交差する１本または複数本のプレート線
を備え、かつ該プレート線と上記データ線との交点にお
けるデータ線に、上記強誘電体キャパシタンスの一方の
電極を接続し、他方の電極は上記ワード線電位により制
御されるスイッチング素子に接続し、該スイッチング素
子のオンの時に上記他方の電極の電位をプレート電位に
固定する手段と、さらに、非選択の上記強誘電体キャパ
シタンスのみを接続するデータ線の電位をプレート電位
にする手段を備えることを特徴とする強誘電体メモリ。
【請求項２】請求項１記載の強誘電体メモリにおいて、
上記スイッチング素子は、ゲート電極をワード線に接続
した電界効果トランジスタであることを特徴とする強誘
電体メモリ。
【請求項３】請求項１または請求項２記載の強誘電体メ
モリにおいて、スイッチング素子のオンの時に該素子に
接続された強誘電体キャパシタンスの上記他方の電極の
電位をプレート電位に固定する手段は、同一のワード線
にそれぞれのゲートを接続した複数の電界効果トランジ
スタをプレート線に直列に相互接続し、該相互接続点に
上記強誘電体キャパシタンスの上記他方の電極を接続し
た構成を備えるものであることを特徴とする強誘電体メ
モリ。
【請求項４】請求項３記載の強誘電体メモリにおいて、
上記電界効果トランジスタのゲート電極により構成され
るワード線を、蛇行して形成することを特徴とする強誘
電体メモリ。
【請求項５】請求項１または請求項２記載の強誘電体メ
モリにおいて、スイッチング素子のオンの時に該素子に
接続された強誘電体キャパシタンスの上記他方の電極の
電位をプレート電位に固定する手段は、同一のワード線
にゲートを接続した複数の電界効果トランジスタのそれ
ぞれのドレインまたはソースの一方を強誘電体キャパシ
タンスの上記他方の電極に接続し、上記ドレインまたは
ソースの他方をプレート線に接続した構成を備えるもの
であることを特徴とする強誘電体メモリ。
【請求項６】請求項５記載の強誘電体メモリにおいて、
プレート線を拡散層で形成することを特徴とする強誘電
体メモリ。
【請求項７】請求項１乃至請求項６の何れかに記載の強
誘電体メモリにおいて、情報の読み出し時および書き込
み時には、選択された強誘電体キャパシタに接続された
電界効果トランジスタまたはスイッチング素子を制御す
るワード線のみは上記トランジスタまたはスイッチング
素子をオンにする電位にし、他のワード線はそれに接続
される電界効果トランジスタまたはスイッチング素子を
オフにする電位にする手段を備えることを特徴とする強
誘電体メモリ。