KR100933686B1 - 전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법 - Google Patents

전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법 Download PDF

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Abstract

본 발명은 레이아웃 면적이 감소되고 기존 공정을 활용할 수 있는 전하저장회로 및 그를 이용한 전원 안정화 회로에 관한 것으로서 본 발명에 따른 전하저장회로는 다수의 워드라인; 다수의 비트라인; 및 상기 워드라인 및 비트라인에 연결되는 다수의 메모리 셀을 포함하되, 상기 메모리 셀 각각은, 상기 워드라인의 소정 전압에 응답해 턴온되며 상기 비트라인에 연결된 트랜지스터; 및 일단이 상기 트랜지스터에 연결되며 타단이 상기 워드라인에 연결된 커패시터를 포함한다.
저장 커패시터, 셀 어레이, 메모리 셀

Description

전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법{THE CHARGE STORAGE CIRCUIT AND CIRCUIT FOR STABILITY OF POWER, METHOD FOR STORING CHARGE USING THE SAME}
본 발명은 전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법에 관한 것으로, 보다 상세하게는 동적 반도체 메모리 장치의 메모리 셀을 이용한 전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법에 관한 것이다.
반도체 장치에 공급되는 전원전압이 외부 노이즈(noise) 등에 의해 변동되는 것을 방지하기 위해 저장 커패시터(reservoir capacitor)가 이용된다. 저장 커패시터란 반도체 장치의 전원전압에 의한 전하를 충전하여 반도체 장치의 전원전압을 안정화하여 반도체 장치 내부회로에 안정적인 전원이 공급될 수 있도록 하는 커패시터를 말한다. 저장 커패시터는 주로 메모리 셀(memory cell) 영역을 제외한 주변영역(peripheral area)에 형성되는데, 일반적으로 모스 트랜지스터(MOS transistor)의 게이트(gate) 산화막(oxide)의 커패시턴스(capacitance)를 이용하는 모스 커패시터를 사용하여 구현된다.
도 1은 종래의 저장 커패시터로 이용되는 모스 커패시터(101)를 도시한 도면이다.
도 1을 참조하면, 모스 커패시터(101)는 전원전압(VDD)을 인가받는 게이트, 상호 연결되어 접지전압(VSS)을 인가받는 소스(source) 및 드레인(drain)으로 구성되는 엔모스 트랜지스터를 이용해 구현된다. 게이트의 산화막이 게이트와 드레인, 소스 사이에서 유전체의 역할을 하며 전원전압(VDD)에 의한 전하를 저장한다. 모스 커패시터(101)는 피모스 트랜지스터를 이용해 구현될 수도 있으며 이 경우 게이트에는 접지전압(VSS)이 인가되고 소스, 드레인에는 전원전압(VDD)이 인가된다.
도 2a 및 도 2b는 저장 커패시터의 배치와 반도체 장치의 고집적화에 따른 관계를 나타내는 도면이다. 도 2b는 도 2a보다 반도체 장치가 고집적된 경우를 나타낸다.
도 2a에서 예를 들어 가로, 세로가 100um인 저장 커패시터블럭(203)은 주변영역의 회로블럭(201, 205) 사이의 빈 공간에 배치되어 회로블럭(201, 205)에 공급되는 전원전압(VDD)을 안정화한다. 저장 커패시터블럭(203)은 전원전압(VDD)의 변동을 최소화하기 위해 많은 저장 커패시터로 구성된다.
그러나 반도체 장치가 고집적화되면서 크기가 작아지고 주변영역도 줄어들어 도 2b에서 회로블럭(207, 211) 및 저장 커패시터블럭(209)의 크기는 도 2a에 비 해 작아진다. 예를 들어 가로, 세로가 60um인 저장 커패시터블럭(209)에 사용될 수 있는 저장 커패시터의 수는 도 2a의 저장 커패시터블럭(203)에 비해 제한될 수 밖에 없다.
따라서 반도체 장치가 작아질수록 저장 커패시터블럭의 기능은 저하되며 전원전압의 변동으로 회로블럭이 오작동할 수 있는 문제가 있다. 또한 전원전압의 안정화를 위해 저장 커패시터블럭의 면적을 늘릴 경우 반도체 장치의 면적이 넓어지고 웨이퍼당 칩수(Net Die)의 손실이 발생하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 레이아웃 면적이 감소되고 기존 공정을 활용할 수 있는 전하저장회로 및 그를 이용한 전원 안정화 회로, 전하저장방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 다수의 워드라인; 다수의 비트라인; 및 상기 워드라인 및 비트라인에 연결되는 다수의 메모리 셀을 포함하되, 상기 메모리 셀 각각은, 상기 워드라인의 소정 전압에 응답해 턴온되며 상기 비트라인에 연결된 트랜지스터; 및 일단이 상기 트랜지스터에 연결되며 타단이 상기 워드라인에 연결된 커패시터를 포함하는 전하저장회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 제1전압과 연결되는 다수의 워드라인; 상기 제1전압보다 낮은 제2전압과 연결되는 다수의 비트라인; 상기 다수의 워드라인 및 다수의 비트라인에 연결되는 다수의 메모리 셀을 포함하되, 상기 메모리 셀의 커패시터 양단의 전위는 상기 제1전압과 제2전압의 차이인 전압 안정화 회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 다수의 셀 트랜지스터의 게이트와 연결된 다수의 워드라인에 제1전압을 인가하는 단계; 상기 다수의 셀 트랜지스터 일단에 연결된 다수의 비트라인에 상기 제1전압보다 낮은 제2전압을 인가하는 단계; 및 일단이 상기 셀 트랜지스터 타단에 연결된 셀 커패시터의 타단에 상기 제1전압을 인가하는 단계를 포함하는 전하저장방법을 제공한다.
본 발명에 따른 전하저장회로 및 그를 이용한 전원 안정화 회로, 전하저장방법은 동적 반도체 메모리 장치의 셀 어레이를 이용하여 전하를 저장하고 전원을 안정화한다. 따라서 본 발명은 레이아웃 면적이 감소되고 셀 어레이 제조공정을 이용할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 전하저장회로의 일실시예를 도시한 도면이다.
도면에 도시된 바와 같이 본 발명에 따른 전하저장회로는 다수의 워드라인(WL_1 내지 WL_K), 다수의 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)및 다수의 메모리 셀(301 내지 313)을 포함한다.
본 발명에 따른 전하저장회로는 도 5에 도시된 종래의 동적 반도체 메모리 장치(DRAM)의 셀 어레이(501)를 이용하여 전하를 저장한다. 도 5의 셀 어레이(501) 는 다수의 워드라인(WL_1 내지 WL_K), 다수의 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N) 및 다수의 메모리 셀로 구성되며, 상기 동적 반도체 메모리 장치에서 데이터가 저장되는 부분으로 상기 동적 반도체 메모리 장치의 면적 중 많은 부분을 차지한다. 또한 셀 어레이(501)는 메트릭스 형태로서 워드라인(WL_1 내지 WL_K), 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N) 및 메모리 셀이 규칙적으로 배치된다. 따라서 상기 동적 반도체 메모리 장치에서 셀 어레이(501)가 차지하는 면적을 줄이기 위해 셀 어레이(501)를 구성하는 워드라인(WL_1 내지 WL_K), 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N) 및 메모리 셀의 배치는 최적화되고 워드라인(WL_1 내지 WL_K), 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N) 및 메모리 셀은 단위 면적당 최대한 많은 데이터를 저장할 수 있도록 배치된다. 본 발명에 따른 전하저장회로는 이러한 동적 반도체 메모리 장치의 셀 어레이(501)를 이용하여 전하를 저장함으로써 적은 면적으로 많은 전하를 저장할 수 있다.
또한 반도체 메모리 장치에 본 발명에 따른 전하저장회로를 적용하기 위하여 기존의 셀 어레이 제조공정이 그대로 이용될 수 있으므로 별도의 공정 변화없이 전하저장회로를 구현할 수 있다.
도 3으로 돌아와, 도 5의 메모리 셀은 데이터를 저장하는 것이 목적이지만 본 발명의 따른 전하저장회로의 메모리 셀(301 내지 313)은 전하를 저장하는 것이 목적이므로 메모리 셀(301 내지 313)을 구성하는 트랜지스터와 커패시터의 연결은 도 5의 메모리 셀과 차이가 있다.
메모리 셀(301 내지 313) 각각은 워드라인(WL_1 내지 WL_K)의 소정 전압에 응답해 턴온되며 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)에 연결된 트랜지스터 및 일단이 상기 트랜지스터에 연결되고 타단이 워드라인(WL_1 내지 WL_K)에 연결된 커패시터를 포함한다. 워드라인(WL_1 내지 WL_K)의 소정 전압에 의해 상기 트랜지스터가 턴온되면 드레인과 소스사이에 채널이 형성되므로 상기 트랜지스터는 모스 커패시터로서 동작한다. 따라서 메모리 셀(301 내지 313)은 상기 커패시터와 모스 커패시터로서 동작하는 상기 트랜지스터에 의해 전하를 저장할 수 있다.
그리고 상기 커패시터와 모스 커패시터로서 동작하는 상기 트랜지스터는 병렬 연결되어 있으므로 메모리 셀(301 내지 313) 각각의 커패시턴스는 상기 커패시터와 모스 커패시터로서 동작하는 상기 트랜지스터의 커패시턴스의 합이 된다. 또한 각각의 워드라인(WL_1 내지 WL_K) 및 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)에 연결된 메모리 셀(301 내지 313)은 상호 병렬 연결되어 있으므로 모든 워드라인(WL_1 내지 WL_K)이 병렬 연결되고 모든 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)이 병렬 연결되면 본 발명에 따른 전하저장회로의 커패시턴스는 모든 메모리 셀(301 내지 313)의 커패시턴스의 합이 된다.
예를 들어 모든 워드라인(WL_1 내지 WL_K)이 병렬 연결되어 일단이 접지전압에 연결된 저항의 타단에 연결되고, 모든 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)이 병렬 연결되어 접지전압에 연결되면 상기의 구성을 갖는 회로는 RC회로로서 동작 가능하다.
도 1에서 설명된 모스 커패시터와 달리 본 발명에 따른 메모리 셀(301 내지 313)의 트랜지스터는 워드라인(WL_1 내지 WL_K)의 소정 전압에 응답해 턴온되어야 드레인과 소스가 연결되어 모스 커패시터로서 동작하므로 상기 트랜지스터의 문턱 전압(threshold voltage)은 워드라인(WL_1 내지 WL_K)의 소정 전압보다 낮은 것이 바람직하다. 즉, 본 발명에 따른 전하저장회로가 특정 회로에서 사용될 때 병렬 연결된 워드라인(WL_1 내지 WL_K)을 보다 높은 전압의 노드, 병렬 연결된 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)을 보다 낮은 전압의 노드에 연결하는 것이 바람직하다.
한편, 도 3에서 폴디드(folded) 비트라인 구조의 셀 어레이가 일실시예로서 설명되었으나, 오픈 비트라인 구조의 셀 어레이를 사용하여 본 발명에 따른 전하저장회로를 구현할 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다 할 것이다.
도 4는 본 발명에 따른 전원저장회로를 이용한 전원 안정화 회로의 구성도이다. 전원 안정화 회로의 기능은 상기된 저장 커패시터의 기능과 유사하다.
워드라인(WL_1 내지 WL_K)은 전원전압(VDD)과 연결되어 있으며, 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)은 접지전압(VSS)과 연결되어 있다. 메모리 셀(301 내지 313)의 트랜지스터는 항상 턴온되어 상기 트랜지스터의 소스와 드레인 사이에 채널이 형성되므로 메모리 셀(301 내지 313)의 커패시터 양단의 전위차는 전원전압(VDD)과 접지전압(VSS)의 차가 되며, 본 발명에 따른 전원 안정화 회로는 메모리 셀(301 내지 313)에 전원전압(VDD)에 의한 전하를 저장한다. 따라서 전원전압(VDD)이 외부 노이즈 등에 의해 하강하더라도 본 발명에 따른 전원 안정화 회로 는 전원전압(VDD)과 접지전압(VSS)의 전위차를 유지시켜 전원전압(VDD) 변동으로 인해 전원전압(VDD)을 사용하는 회로가 오작동하는 것을 방지한다.
그리고 본 발명에 따른 전원 안정화 회로는 종래의 저장 커패시터와 비교하여 상기된 바와 같이 동적 반도체 메모리 장치의 셀 어레이(501)를 이용함으로써 레이아웃 면적이 감소된다. 또한 반도체 메모리 장치에 본 발명에 따른 전원 안정화 회로를 적용하기 위하여 기존의 셀 어레이 제조공정이 그대로 이용될 수 있으므로 별도의 공정 변화없이 전원 안정화 회로를 구현할 수 있다.
한편, 워드라인(WL_1 내지 WL_K)과 비트라인(BL_1 내지 BL_N, BLB_1 내지 BLB_N)이 전원전압(VDD) 및 접지전압(VSS) 외에 소정 회로가 사용하는 전원전압에 연결될 수 있으며 이 경우 전원 안정화 회로는 상기 소정 회로의 오작동을 방지할 수 있다. 예를 들어 전원 안정화 회로는 반도체 메모리 장치의 주변영역의 회로가 사용하는 전원전압(VPERI) 또는 반도체 메모리 장치의 워드라인을 구동하기 위한 드라이버가 사용하는 전원전압(VPP) 등에 연결되어 상기 주변회로의 영역 및 드라이버가 안정적으로 동작할 수 있도록 한다.
이상은 본 발명이 장치적 관점에 의해 설명되었으나, 본 발명에 따른 전하저장회로를 구성하는 각 구성 요소의 동작은 프로세스 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명에 따른 전하저장회로를 구성하는 각 구성 요소의 동작은 본 발명의 원리에 따라 각각 전하저장방법을 구성하는 각 단계로 이해될 수 있다. 이하 도 3 내지 도 5를 참조하여 전하저장방법을 설명한다.
본 발명에 따른 전하저장방법은 다수의 셀 트랜지스터의 게이트와 연결된 다수의 워드라인에 제1전압을 인가하는 단계; 상기 다수의 셀 트랜지스터 일단에 연결된 다수의 비트라인에 상기 제1전압보다 낮은 제2전압을 인가하는 단계; 및 일단이 상기 셀 트랜지스터 타단에 연결된 셀 커패시터의 타단에 상기 제1전압을 인가하는 단계를 포함한다.
상기 셀 트랜지스터 및 셀 커패시터는 동적 반도체 메모리 장치의 메모리 셀의 트랜지스터 및 커패시터를 나타낸다. 그리고 상기 셀 트랜지스터의 일단은 드레인 영역이고 상기 셀 트랜지스터의 타단은 소스 영역인 것이 바람직하다. 또한 상기된 바와 같이 상기 제1전압은 상기 제2전압보다 높은 것이 바람직하며 상기 셀 트랜지스터가 턴온될 수 있도록 제1전압은 상기 셀 트랜지스터의 문턱전압보다 높은 것이 바람직하다. 상기 제1전압은 전원전압(VDD), 상기 제2전압은 접지전압(VSS)일 수 있다.
본 발명에 따른 전하저장방법은 동적 반도체 메모리 장치의 메모리 셀을 이용하여 전하를 저장할 수 있으므로 레이아웃 면적을 감소시킬 수 있다. 또한 기존의 셀 어레이 제조공정을 바탕으로 상기 셀 커패시터의 타단에 상기 제1전압을 인가하는 단계만을 추가하면 되므로 큰 공정변화 없이 전하를 저장할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변 형이 가능함은 물론이다.
도 1은 종래의 저장 커패시터로 이용되는 모스 커패시터를 도시한 도면,
도 2a 및 도 2b는 저장 커패시터의 배치와 반도체 장치의 고집적화에 따른 관계를 나타내는 도면,
도 3은 본 발명에 따른 전하저장회로의 일실시예를 도시한 도면
도 4는 본 발명에 따른 전원저장회로가 전원 안정화 회로 즉, 저장 커패시터로서 동작하는 구성도,
도 5는 동적 반도체 메모리 장치의 셀 어레이를 도시한 도면이다.

Claims (11)

  1. 다수의 워드라인;
    다수의 비트라인; 및
    상기 워드라인 및 비트라인에 연결되는 다수의 메모리 셀
    을 포함하되,
    상기 메모리 셀 각각은,
    상기 워드라인의 소정 전압에 응답해 턴온되며 상기 비트라인에 연결된 트랜지스터; 및
    일단이 상기 트랜지스터에 연결되며 타단이 상기 워드라인에 연결된 커패시터
    를 포함하는 전하저장회로.
  2. 제 1항에 있어서,
    상기 워드라인 및 비트라인 각각은
    병렬 연결된
    전하저장회로.
  3. 제 1항에 있어서,
    상기 트랜지스터의 문턱 전압은,
    상기 워드라인의 소정전압보다 낮은
    전하저장회로.
  4. 제1전압과 연결되는 다수의 워드라인;
    상기 제1전압보다 낮은 제2전압과 연결되는 다수의 비트라인; 및
    상기 다수의 워드라인 및 다수의 비트라인에 연결되는 다수의 메모리 셀
    을 포함하되,
    상기 메모리 셀의 커패시터 양단의 전위는 상기 제1전압과 제2전압의 차이인
    전원 안정화 회로.
  5. 제 4항에 있어서,
    상기 제1전압은 전원전압이며, 상기 제2전압은 접지전압인
    전원 안정화 회로.
  6. 제 4항에 있어서,
    상기 커패시터의 일단은 상기 메모리 셀의 트랜지스터와 연결되고 상기 커패시터의 타단은 상기 제2전압과 연결된
    전원 안정화 회로.
  7. 제 4항 또는 제 6항에 있어서,
    상기 메모리 셀의 트랜지스터는,
    상기 제2전압에 응답해 턴온상태를 유지하는
    전원 안정화 회로.
  8. 제 4항에 있어서,
    상기 메모리 셀은,
    동적 반도체 메모리 장치의 메모리 셀인
    전원 안정화 회로.
  9. 다수의 셀 트랜지스터의 게이트와 연결된 다수의 워드라인에 제1전압을 인가하는 단계;
    상기 다수의 셀 트랜지스터 일단에 연결된 다수의 비트라인에 상기 제1전압보다 낮은 제2전압을 인가하는 단계; 및
    일단이 상기 셀 트랜지스터 타단에 연결된 셀 커패시터의 타단에 상기 제1전압을 인가하는 단계
    를 포함하는 전하저장방법.
  10. 제 9항에 있어서,
    상기 셀 트랜지스터의 일단은,
    드레인 영역이고
    상기 셀 트랜지스터의 타단은
    소스 영역인
    전하저장방법.
  11. 제 9항에 있어서,
    상기 제1전압은 전원전압이며, 상기 제2전압은 접지전압인
    전하저장방법.
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