JP7307063B2 - メモリ書き込み補助のための容量構造 - Google Patents
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Description
Claims (15)
- メモリセルのセットと、
第1金属層の第1容量線構造であって、前記第1容量線構造は、複数の物理ビット線のうち第1物理ビット線に接続されており、前記複数の物理ビット線は、前記メモリセルのセットに接続されている、第1容量線構造と、
第2金属層の第2容量線構造であって、前記複数の物理ビット線のうち第1物理ビット線に接続された第2容量線構造と、
前記メモリセルのセットと、前記第1容量線構造及び前記第2容量線構造のうち少なくとも一方と、に接続されたビット線書き込みドライバであって、前記複数の物理ビット線のうち第1物理ビット線を用いて前記第1容量線構造及び前記第2容量線構造を前記メモリセルのセットのメモリセルに選択的に接続することによって、書き込み動作中に前記メモリセルのセットのうち少なくとも1つのメモリセルに書き込み補助電圧を印加するように構成されたビット線書き込みドライバと、を備える、
メモリデバイス。 - 前記ビット線書き込みドライバは、前記複数の物理ビット線のうち第1物理ビット線を用いて前記第2容量線構造を前記メモリセルに接続する前に、前記複数の物理ビット線のうち第1物理ビット線を用いて前記第1容量線構造を前記メモリセルに接続する、
請求項1のメモリデバイス。 - 前記第1金属層は、前記メモリデバイスにおいて前記第2金属層に隣接する金属層であり、前記第1金属層は、絶縁層によって前記第2金属層から分離されている、
請求項1のメモリデバイス。 - 前記第1容量線構造は、前記第1金属層において第1方向に線状であり、前記第2容量線構造は、前記第2金属層において第2方向に線状であり、前記第2方向は前記第1方向と実質的に直交する、
請求項1のメモリデバイス。 - 前記ビット線書き込みドライバは、前記書き込み動作中に、前記第1容量線構造及び前記第2容量線構造のうち1つ以上を、前記複数の物理ビット線のうち第1物理ビット線に容量結合するように構成されている、
請求項1のメモリデバイス。 - 前記第1容量線構造を前記第2容量線構造に電気的に接続するビアであって、前記書き込み補助電圧を印加する場合に、前記書き込み動作中に前記第1容量線構造及び前記第2容量線構造を前記メモリセルのセットに容量結合するビアを備える、
請求項1のメモリデバイス。 - 前記複数の物理ビット線は、
前記第1金属層内の第1ビット線及び第1相補ビット線であって、前記第1容量線構造は、前記第1ビット線及び前記第1相補ビット線のうち一方に隣接して平行に位置する、第1ビット線及び第1相補ビット線と、
前記第1金属層内の第2ビット線及び第2相補ビット線であって、前記第1容量線構造は、前記第2ビット線及び前記第2相補ビット線のうち一方に隣接して平行に位置する、第2ビット線及び第2相補ビット線と、を備える、
請求項1のメモリデバイス。 - ビット値を記憶するための構造を含むビットセルと、
前記ビットセルに接続された第1ペアのビット線であって、第1金属層内の第1ペアのビット線と、
一対の互いに直交する書き込みデータ(WD)線と、
前記一対の互いに直交するWD線のうち一方に隣接する第1容量線と、
前記一対の互いに直交するWD線のうち他方に隣接する第2容量線と、を備える、
メモリデバイス。 - 前記第1容量線は前記第1金属層内に位置し、前記一対の互いに直交するWD線のうち一方は、前記第1金属層内に位置し、他方は、前記第1金属層とは異なる第2金属層内に位置する、
請求項8のメモリデバイス。 - 前記第1容量線は、前記第2容量線と直交する、
請求項8のメモリデバイス。 - 前記第1容量線は、前記第2容量線の金属層とは異なる金属層内に位置する、
請求項8のメモリデバイス。 - 書き込みデータドライバであって、前記書き込みデータドライバに供給された信号の状態に応じて、前記第1ペアのビット線を駆動するために前記第1ペアのビット線に接続され、前記ビットセルへの書き込み補助動作のために前記第1容量線及び前記第2容量線を使用する、書き込みデータドライバを備える、
請求項8のメモリデバイス。 - 集積回路ダイのメモリセルを動作させる方法であって、
前記メモリセルに負の書き込み補助電圧を供給するために、第1方向に向く第1容量線及び第2方向に向く第2容量線を、前記メモリセルのビット線又は相補ビット線に同時に容量結合することを含む、
方法。 - 前記メモリセルに負の書き込み補助電圧を供給するために、負の書き込み補助信号を供給することと、
前記メモリセルに0又は1の値を書き込むことと、を含む、
請求項13の方法。 - 前記第1容量線及び前記第2容量線を前記ビット線又は前記相補ビット線に同時に容量結合する前に、前記メモリセルを書き込みドライバから切断することを含む、
請求項13の方法。
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Families Citing this family (4)
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---|---|---|---|---|
JP2021047939A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
US11610627B2 (en) | 2021-05-06 | 2023-03-21 | Advanced Micro Devices, Inc. | Write masked latch bit cell |
US12009025B2 (en) | 2021-06-25 | 2024-06-11 | Advanced Micro Devices, Inc. | Weak precharge before write dual-rail SRAM write optimization |
US11900996B2 (en) * | 2021-10-19 | 2024-02-13 | Globalfoundries U.S. Inc. | Memory structure with self-adjusting capacitive coupling-based read and write assist |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005535118A (ja) | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
US20150076575A1 (en) | 2013-09-19 | 2015-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for forming an integrated circuit with a metalized coupling capacitor |
US20150287460A1 (en) | 2014-04-04 | 2015-10-08 | Yong-kyu Lee | Memory devices and methods of operating the same |
JP2015185194A (ja) | 2014-03-25 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
US5949708A (en) * | 1997-12-31 | 1999-09-07 | Micron Technology, Inc. | Integrated circuit charge coupling circuit |
JP3631463B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7739624B2 (en) * | 2002-07-29 | 2010-06-15 | Synopsys, Inc. | Methods and apparatuses to generate a shielding mesh for integrated circuit devices |
US6983428B2 (en) * | 2002-09-24 | 2006-01-03 | Sandisk Corporation | Highly compact non-volatile memory and method thereof |
US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
JP4683995B2 (ja) * | 2005-04-28 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
US20090052259A1 (en) * | 2007-08-24 | 2009-02-26 | Renesas Technology Corp. | Non-volatile semiconductor memory device |
US7551477B2 (en) * | 2007-09-26 | 2009-06-23 | Sandisk Corporation | Multiple bit line voltages based on distance |
US7817481B2 (en) * | 2008-07-03 | 2010-10-19 | International Business Machines Corporation | Column selectable self-biasing virtual voltages for SRAM write assist |
US8120975B2 (en) * | 2009-01-29 | 2012-02-21 | Freescale Semiconductor, Inc. | Memory having negative voltage write assist circuit and method therefor |
CN102272918B (zh) * | 2009-11-09 | 2014-09-03 | 松下电器产业株式会社 | 半导体存储装置 |
JP5542742B2 (ja) * | 2011-05-26 | 2014-07-09 | 株式会社東芝 | 半導体記憶装置 |
FR2976115B1 (fr) * | 2011-05-30 | 2013-07-05 | St Microelectronics Rousset | Memoire non volatile a compensation de couplage capacitif entre lignes de bit |
KR20130022228A (ko) * | 2011-08-25 | 2013-03-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
JP5283805B1 (ja) * | 2011-11-22 | 2013-09-04 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置、および抵抗変化型不揮発性記憶装置のアクセス方法 |
WO2013081634A1 (en) * | 2011-12-02 | 2013-06-06 | Intel Corporation | Stacked memory with interface providing offset interconnects |
US9378788B2 (en) | 2012-03-15 | 2016-06-28 | Intel Corporation | Negative bitline write assist circuit and method for operating the same |
JP2013200929A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体記憶装置 |
US9111591B2 (en) * | 2013-02-22 | 2015-08-18 | Micron Technology, Inc. | Interconnections for 3D memory |
JP2014225310A (ja) * | 2013-05-16 | 2014-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9177663B2 (en) * | 2013-07-18 | 2015-11-03 | Sandisk Technologies Inc. | Dynamic regulation of memory array source line |
US9171598B2 (en) * | 2013-09-06 | 2015-10-27 | Kabushiki Kaisha Toshiba | Memory system |
US10672461B2 (en) * | 2014-01-22 | 2020-06-02 | Nvidia Corporation | Write assist negative bit line voltage generator for SRAM array |
JP6359332B2 (ja) * | 2014-05-09 | 2018-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9218872B1 (en) * | 2014-06-20 | 2015-12-22 | Taiwan Semiconductor Manufactruing Company, Ltd. | Memory chip and layout design for manufacturing same |
US9640271B2 (en) * | 2014-12-09 | 2017-05-02 | Micron Technology, Inc. | Low-dropout regulator peak current control |
US9496025B2 (en) | 2015-01-12 | 2016-11-15 | International Business Machines Corporation | Tunable negative bitline write assist and boost attenuation circuit |
US9595317B2 (en) * | 2015-05-28 | 2017-03-14 | Sandisk Technologies Llc | Multi-state programming for non-volatile memory |
US9583180B2 (en) * | 2015-06-05 | 2017-02-28 | Cisco Technology, Inc. | Low-power row-oriented memory write assist circuit |
US9959926B2 (en) | 2015-10-21 | 2018-05-01 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for selective write assist using shared boost capacitor |
KR20180081102A (ko) * | 2015-11-06 | 2018-07-13 | 카버 싸이언티픽, 아이엔씨. | 일렉트로엔트로픽 메모리 디바이스 |
US9940994B2 (en) * | 2016-04-08 | 2018-04-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Write assist circuit for lowering a memory supply voltage and coupling a memory bit line |
US9923140B2 (en) * | 2016-04-20 | 2018-03-20 | Sandisk Technologies Llc | Low power barrier modulated cell for storage class memory |
US9865311B1 (en) * | 2016-07-08 | 2018-01-09 | Micron Technology, Inc. | Memory device including current generator plate |
US10049750B2 (en) * | 2016-11-14 | 2018-08-14 | Micron Technology, Inc. | Methods including establishing a negative body potential in a memory cell |
US10496561B2 (en) * | 2017-04-18 | 2019-12-03 | Advanced Micro Devices, Inc. | Resilient vertical stacked chip network for routing memory requests to a plurality of memory dies |
US10332570B1 (en) * | 2017-12-12 | 2019-06-25 | Advanced Micro Devices, Inc. | Capacitive lines and multi-voltage negative bitline write assist driver |
-
2017
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005535118A (ja) | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
US20150076575A1 (en) | 2013-09-19 | 2015-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for forming an integrated circuit with a metalized coupling capacitor |
JP2015185194A (ja) | 2014-03-25 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US20150287460A1 (en) | 2014-04-04 | 2015-10-08 | Yong-kyu Lee | Memory devices and methods of operating the same |
Also Published As
Publication number | Publication date |
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