JP6522186B2 - 半導体記憶装置 - Google Patents
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Description
<半導体記憶装置の全体構成>
図1は、本実施形態1に基づく半導体記憶装置の全体構成の概略を説明する図である。
図2は、メモリセルMCの構成を説明する図である。
このデュアルポートSRAMのメモリセルMCの通常の書込動作について説明する。
ここで、第1のビット線対BLA,/BLAにそれぞれ「L」レベル、「H」レベルの電位を与える。
これに伴い、第1のビット線対BLAの「L」レベルの電位は、アクセスMOSトランジスタNQ3を通じて記憶ノードMNに伝達される。そして、第2のCMOSインバータにより反転されて記憶ノード/MNは、「H」レベルになる。
図3は、実施形態1に基づく第1の書込駆動回路6Aおよび第1のビット線対充電回路7Aの構成を説明する図である。
図4は、本実施形態1に従う第1および第2の書込補助回路5Aおよび5Bの構成について説明する図である。
当該第1のブースト信号BSTAは、第1の制御回路8Aから出力される。
図5に示されるように、記憶ノードMN,/MNが「H」レベル、「L」レベルの状態で、第1のワード線WLAと第1のビット線対BLA,/BLAを使用し、記憶ノードMN,/MNを「L」レベル、「H」レベルに反転させる場合について説明する。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形が示されている。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNが第1の書込駆動回路6Aに入力される。そして、第1および第2の書込インバータの出力ノードCW,/CWに反転されて出力される。ここでは、一例として第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
図6に示されるように、本例においては、メモリセルアレイ1の上層に金属配線層を形成した場合を示している。
図7に示されるように、半導体基板上にMOSトランジスタが設けられる。そして、その上層の金属配線層にビット線対BLA,/BLAが設けられる。そして、さらに上層にワード線WLAが設けられる。そして、さらに上層に電圧VDD,VSSの電源配線が設けられる。そして、同一の金属配線層に信号配線ML11A,ML12Aが設けられる。
図8に示されるように、メモリセルアレイ1と比較して、行方向に沿って上端から下端に対して信号配線を配置するのではなく、メモリセルアレイ1Aの行方向の長さの半分にすることも可能である。
図9に示されるように、メモリセルアレイ1Bに関して、第1の信号配線ML11A、第2の信号配線ML12Aに対して信号配線をさらに追加した点が異なる。
第2の信号配線ML12Aに対してサブ信号配線ML16Aを複数設ける。
上記においては、信号配線によりブースト容量素子を形成する場合について説明した。
負電圧のブースト時のビット線の電圧降下量(電位変化ΔV)はブースト容量と接地容量との比で決まる。
ここで、CG=Cg13A+Cg2T+Cg3T
CB=Cb13A
CGは、信号配線ML12Aに付いている寄生容量Cg13Aと、第1の書込インバータの出力ノードCWについている寄生容量Cg2Tと、第1のビット線BLAに付いている寄生容量Cg3Tの和である。
Call=CB+CG・・・(式2)
デュアルポートSRAMでは半選択状態(ワード線が選択、ビット線が非選択でプリチャージ状態)のポートのビット線から電流が流入し、ブースト時の負電圧が上昇することにより、アクセスMOSトランジスタの電流駆動能力の向上を阻害する。これはビット線が短く、ビット線容量が小さい場合に顕著となる。
図11は、本実施形態2に従う第1の書込補助回路5Aの構成について説明する図である。
本実施形態3においては、ブースト能力をさらに向上させる方式について説明する。
出力ノードNBSTAは、信号配線ML11Aと接続され、ノードWBSAは、信号配線ML12Aと接続される。信号配線ML11AおよびML12Aは、ビット線と並行に配置され、メモリセルアレイ1上に配置されている。
バッファBF2Aは、第2の書込補助回路5BPの内部に配置されている場合が示されているが、特に当該場所を特定するものではなく、どのような位置に配置してもよい。
図13を用いて本実施形態3においては、複数回、ブースト動作を行う場合について説明する。
バッファBF2Aにおける遅延時間は、ディスターブ側のビット線からの電流の流入により書込側のビット線の電位が0V近くまで上がるより短い時間に設定する。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形を示している。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
Claims (14)
- 第1の方向に沿って配置される複数のワード線と、
前記第1の方向とは異なる第2の方向に沿って配置されるビット線対と、
1つのSRAMセルが1つのワード線および前記ビット線対に結合されるように、前記複数のワード線および前記ビット線対に結合された複数のSRAMセルと、
前記第2の方向に沿って配置され、第1の電圧を供給するよう動作可能な第1の電圧信号配線と、
前記第2の方向に沿って配置され、前記第1の電圧よりも低い第2の電圧を供給するよう動作可能な第2の電圧信号配線と、
書込データに従って、前記ビット線対にデータを転送する書込ドライバ回路と、
前記ビット線対の一方を、前記第2の電圧よりも低い第3の電圧に駆動する書込補助回路とを備え、
前記SRAMセルの各々は、前記第1の電圧と、前記第2の電圧との間に結合され、
前記ビット線対の前記一方は、前記書込データに従って、前記ビット線対の低電位側に対応し、
前記書込補助回路は、
前記第2の方向に沿って配置される第1の信号配線と、
制御信号に従って、前記第1の信号配線を駆動する第1のドライバ回路と、
前記第2の方向に沿って配置され、前記低電位側のビット線に結合され、前記第1のドライバ回路の駆動により前記第1の信号配線との間の結合容量に基づいて前記第3の電圧を生成するよう動作可能な第2の信号配線とを含み、
前記第1の信号配線、前記第2の信号配線、前記第1の電圧信号配線、および前記第2の電圧信号配線は、同じ金属配線層によって構成される、半導体記憶装置。 - 前記第1および第2の信号配線は、前記第1の電圧信号配線と前記第2の電圧信号配線との間に設けられる、請求項1に記載の半導体記憶装置。
- 前記SRAMセルの各々は、
前記書込データに従って、第1および第2のメモリノードを第1および第2の電位レベルの一方および他方にそれぞれ設定するよう動作可能なフリップフロップ回路と、
対応するワード線に結合されたゲートを有し、前記ビット線対の一方と前記第1のメモリノードとを電気的に結合し、前記ビット線対の他方と前記第2のメモリノードとを電気的に結合するよう動作可能なアクセストランジスタ対とを含む、請求項1に記載の半導体記憶装置。 - 前記書込補助回路は、前記第2の信号配線に対して設けられ、前記第2の信号配線を安定化させるよう動作可能な接地容量素子をさらに含む、請求項1に記載の半導体記憶装置。
- 前記接地容量素子は、電界効果型トランジスタで形成される、請求項4に記載の半導体記憶装置。
- 前記書込補助回路は、前記第1の信号配線と前記第2の信号配線との間に設けられた容量素子をさらに含む、請求項1に記載の半導体記憶装置。
- 前記書込補助回路は、
前記第1の信号配線の一方側に設けられた前記第1のドライバ回路に対して他方側に設けられた第2のドライバ回路と、
前記第2のドライバ回路の駆動により前記第2の信号配線との間の配線間結合容量に基づいて前記第3の電圧を生成するよう動作可能な第3の信号配線とをさらに含む、請求項1に記載の半導体記憶装置。 - 前記第2の電圧は接地電圧であり、前記第3の電圧は負電圧である、請求項1に記載の半導体記憶装置。
- 第1の方向に沿って配置される複数のワード線と、
前記第1の方向とは異なる第2の方向に沿って配置されるビット線対と、
1つのSRAMセルが1つのワード線および前記ビット線対に結合されるように、前記複数のワード線および前記ビット線対に結合された複数のSRAMセルと、
前記第2の方向に沿って配置され、第1の電圧を供給するよう動作可能な第1の電圧信号配線と、
前記第2の方向に沿って配置され、前記第1の電圧よりも低い第2の電圧を供給するよう動作可能な第2の電圧信号配線と、
書込データに従って、前記ビット線対にデータを転送する書込ドライバ回路とを備え、
前記SRAMセルの各々は、前記第1の電圧と、前記第2の電圧との間に結合され、
前記ビット線対の一方を、前記第2の電圧よりも低い第3の電圧に駆動する書込補助回路とを備え、前記ビット線対の前記一方は、前記書込データに従って、前記ビット線対の低電位側に対応し、
前記書込補助回路は、
前記第2の方向に沿って配置される第1の信号配線と、
制御信号に従って、前記第1の信号配線を駆動する第1のドライバ回路と、
前記第2の方向に沿って配置され、前記低電位側のビット線に結合され、前記第1のドライバ回路の駆動により前記第1の信号配線との間の結合容量に基づいて前記第3の電圧を生成するよう動作可能な第2の信号配線とを含み、
前記第1および第2の信号配線は、前記第1の電圧信号配線と前記第2の電圧信号配線との間に設けられる、半導体記憶装置。 - 前記第1の信号配線、前記第2の信号配線、前記第1の電圧信号配線、および前記第2の電圧信号配線は、同じ金属配線層によって構成される、請求項9に記載の半導体記憶装置。
- 前記第2の電圧は接地電圧であり、前記第3の電圧は負電圧である、請求項9に記載の半導体記憶装置。
- 第1の方向に沿って配置される複数のワード線と、
前記第1の方向とは異なる第2の方向に沿って配置されるビット線対と、
1つのSRAMセルが1つのワード線および前記ビット線対に結合されるように、前記複数のワード線および前記ビット線対に結合された複数のSRAMセルと、
前記第2の方向に沿って配置され、第1の電圧を供給するよう動作可能な第1の電圧信号配線と、
前記第1の電圧よりも低い第2の電圧を供給するよう動作可能な第2の電圧信号配線と、
書込データに従って、前記ビット線対にデータを転送する書込ドライバ回路とを備え、
前記SRAMセルの各々は、前記第1の電圧と、前記第2の電圧との間に結合され、
前記ビット線対の一方を、前記第2の電圧よりも低い第3の電圧に駆動する書込補助回路とを備え、前記ビット線対の前記一方は、前記書込データに従って、前記ビット線対の低電位側に対応し、
前記書込補助回路は、
前記第2の方向に沿って配置される第1の信号配線と、
制御信号に従って、前記第1の信号配線を駆動する第1のドライバ回路と、
前記第2の方向に沿って配置され、前記低電位側のビット線に結合され、前記第1のドライバ回路の駆動により前記第1の信号配線との間の結合容量に基づいて前記第3の電圧を生成するよう動作可能な第2の信号配線とを含み、
前記第1の信号配線、前記第2の信号配線、および前記第1の電圧信号配線は、同じ金属配線層によって構成される、半導体記憶装置。 - 前記SRAMセルの各々は、
前記書込データに従って、第1および第2のメモリノードを第1および第2の電位レベルの一方および他方にそれぞれ設定するよう動作可能なフリップフロップ回路と、
対応するワード線に結合されたゲートを有し、前記ビット線対の一方と前記第1のメモリノードとを電気的に結合し、前記ビット線対の他方と前記第2のメモリノードとを電気的に結合するよう動作可能なアクセストランジスタ対とを含む、請求項12に記載の半導体記憶装置。 - 前記第2の電圧は接地電圧であり、前記第3の電圧は負電圧である、請求項12に記載の半導体記憶装置。
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