TWI665673B - 半導體記憶裝置 - Google Patents

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Abstract

本發明旨在提供一種半導體記憶裝置，可使寫入界限增大，並抑制面積的增大。
該半導體記憶裝置，包含：複數記憶體單元，呈矩陣狀配置；複數位元線對，對應各該記憶體單元行而配置；寫入驅動電路，依據寫入資料而傳送資料至選擇行的位元線對；及寫入輔助電路，將該選擇行的位元線對的低電位側的位元線驅動為負電壓位準。該寫入輔助電路，包含：第1信號配線；第1驅動電路，依據控制信號而驅動該第1信號配線；及第2信號配線，連接於該低電位側的位元線，以藉由該第1驅動電路的驅動，根據與該第1信號配線之間的配線間耦合電容，產生該負電壓。

Description

半導體記憶裝置
本發明，係關於一種半導體記憶裝置，特別是關於一種SRAM(Static Random Access Memory，靜態隨機存取記憶體)。
為了使電晶體元件高密集化，其細微化正不斷進展。伴隨著此細微化，製造上的參差不一也變大，電晶體元件的特性之參差不一亦變大。且伴隨著細微化，為了確保可靠度，減少消耗電力，低電壓化亦正不斷進展。因此產生SRAM的寫入界限降低的問題。
針對此問題，有下列方法：寫入時使位元線為負電壓，提升記憶體單元的存取MOS電晶體的電流驅動能力，防止寫入動作的失敗(專利文獻1及2、非專利文獻1及2)。
專利文獻1中，揭示一方式：升壓電容與驅動它的反相器所構成的升壓電路，分別設於位元線對，選擇「作為接地電壓的位元線側的升壓電路」而加以驅動。
專利文獻2中，設置1個升壓電容與驅動它的反相器所構成的升壓電路，隔著開關分別連接於位元線對。其揭示一方式：選擇由接地電位驅動的位元線側的開關，傳輸負電壓。
非專利文獻1中，作為寫入驅動電路分別於位元線對設置反相器。使此2個寫入反相器的源極短路，隔著電源開關連接於低電壓側電源VSS。升壓電容連接於此短路的寫入反相器的源極。使電源開關OFF後，即僅「輸出接地電壓的一側的反相器的輸出節點」為浮接(floating)。其揭示一方式：逆升壓引起的負電壓，經由「輸出接地電壓的寫入反相器的NMOS與Y開關」，傳輸至位元線。
非專利文獻2中，揭示一方式：相對於雙埠SRAM，依據寫入資料將位元線驅動至接地電壓後，使其呈浮接狀態，其後藉由升壓電容使位元線逆升壓為負電壓。
【先前技術文獻】
【專利文獻】
【專利文獻1】日本特開2002-298586號公報
【專利文獻2】日本特開2009-295246號公報
【非專利文獻】
【非專利文獻1】 J. Chang, et al, “A 20nm 112Mb SRAM Design in High K/Metal Gate Technology with Assist Circuitry for Low Leakage and Low Vmin Applications,” ISSCC’13
【非專利文獻2】 D.P. Wang, et al, “A 45nm Dual-Port SRAM with Write and Read Capability Enhancement at Low Voltage,” SOC Conference, 2007 IEEE International
另一方面，如經編譯的記憶體(compiled memory)般有位元線長不同的IP時，位元線電容隨位元線的長度不同而變化，故需個別形成因應於此的升壓電容，可能招致晶片面積的增大。
為解決如上述課題，本發明提供一種半導體記憶裝置，可使寫入界限增大，並抑制面積的增大。
其他課題與新穎的特徵，將會由本說明書的敘述及附圖揭示。
依一實施例，半導體記憶裝置，包含：複數記憶體單元，呈矩陣狀配置；複數位元線對，對應各記憶體單元行而配置；寫入驅動電路，依據寫入資料而傳送資料至選擇行的位元線對；及寫入輔助電路，將選擇行的位元線對的低電位側的位元線驅動為負電壓位準。寫入輔助電路，包含：第1信號配線；第1驅動電路，依據控制信號而驅動第1信號配線；及第2信號配線，連接於該低電位側的位元線，以藉由第1驅動電路的驅動，根據與第1信號配線之間的配線間耦合電容，產生負電壓。
依一實施例，藉由上述構成，可使寫入界限增大，並抑制面積的增大。
/BSTA、/BSTB‧‧‧輸出節點
BLA、/BLA‧‧‧第1位元線對
BLB、/BLB‧‧‧第2位元線對
BSTA‧‧‧第1升壓信號
BSTB‧‧‧第2升壓信號
BF1A、BF1B‧‧‧緩衝器
CAA‧‧‧內部行位址信號
Cb13A、Cb13B‧‧‧升壓電容元件
Cg13A、Cg13B‧‧‧接地電容元件
DA‧‧‧第1寫入資料
DB‧‧‧第2寫入資料
INV1A、INV1B‧‧‧反相器
MC‧‧‧記憶體單元
ML11A、ML11B‧‧‧第1信號配線
ML12A、ML12B‧‧‧第2信號配線
NBSTA、NBSTB‧‧‧輸出節點
NQ11A、NQ11B‧‧‧N通道MOS電晶體
RAA‧‧‧內部列位址
VSS‧‧‧電壓
WBSA、WBSB‧‧‧源極節點
WLA‧‧‧第1字元線
WLB‧‧‧第2字元線
1、1A、1B‧‧‧記憶體單元陣列
2A‧‧‧第1列選擇驅動電路
2B‧‧‧第2列選擇驅動電路
3A‧‧‧第1行選擇電路
3B‧‧‧第2行選擇電路
4A‧‧‧第1輸入電路
4B‧‧‧第2輸入電路
5A、5AP‧‧‧第1寫入輔助電路
5B、5BP‧‧‧第2寫入輔助電路
6A‧‧‧第1寫入驅動電路
6B‧‧‧第2寫入驅動電路
7A‧‧‧第1位元線對充電電路
7B‧‧‧第2位元線對充電電路
8A‧‧‧第1控制電路
8B‧‧‧第2控制電路
【圖1】係根據本實施形態1的半導體記憶裝置的整體構成的概略之說明圖。
【圖2】係記憶體單元MC的構成之說明圖。
【圖3】係根據實施形態1的第1寫入驅動電路6A及第1位元線對充電電路7A的構成之說明圖。
【圖4】係依據本實施形態1的第1及第2寫入輔助電路5A及5B的構成之說明圖。
【圖5】係根據本實施形態1的寫入動作的信號波形之說明圖。
【圖6】係按照實施形態1的信號配線的配置之說明圖。
【圖7】係依據本實施形態1的信號配線的構造之說明圖。
【圖8】係依據本實施形態1的另一信號配線的配置之說明圖。
【圖9】係依據本實施形態1的又一信號配線的配置之說明圖。
【圖10】係依據本實施形態1的變形例之第1及第2寫入輔助電路5A #及5B #的構成之說明圖。
【圖11】係依據本實施形態2的第1及第2寫入輔助電路5A及5B的構成之說明圖。
【圖12】係依據本實施形態3的第1及第2寫入輔助電路5AP及5BP的構成之說明圖。
【圖13】係根據本實施形態3的寫入動作的信號波形之說明圖。
參照圖式同時詳細說明關於本實施形態。又，對圖中同一或相當部分賦予同一符號，不重複其說明。
【實施形態1】
<半導體記憶裝置的整體構成>
圖1，係根據本實施形態1的半導體記憶裝置的整體構成的概略之說明圖。
如圖1所示，半導體記憶裝置，包含：具有呈矩陣狀配置的複數記憶體單元MC的記憶體單元陣列1。記憶體單元陣列1，包含：分別對應記憶體單元列而設置的複數字元線；與分別對應記憶體單元行而設置的複數位元線對。在此，記 憶體單元MC係所謂雙埠單元，包含：第1字元線WLA與對應此的第1位元線對BLA、/BLA；及第2字元線WLB與對應此的第2位元線對BLB、/BLB。
半導體記憶裝置，包含：選擇第1字元線WLA之第1列選擇驅動電路2A；及產生「選擇記憶體單元陣列1的第1行之行選擇信號」的第1行選擇電路3A。且半導體記憶裝置，包含：輸入第1寫入資料DA的第1輸入電路4A；及將「由第1輸入電路4A傳輸的第1寫入資料DA」傳輸至「由第1行選擇電路3A選擇的第1位元線對BLA、/BLA」的第1寫入驅動電路6A。且半導體記憶裝置，包含：第1寫入輔助電路5A；使第1位元線對BLA、/BLA充電的第1位元線對充電電路7A；及第1控制電路8A。
半導體記憶裝置，包含：選擇第2字元線WLB的第2列選擇驅動電路2B；選擇第2字元線WLB的第2列選擇驅動電路2B；及產生「選擇記憶體單元陣列1的第2行之行選擇信號」的第2行選擇電路3B。且半導體記憶裝置，包含：將第2寫入資料DB傳輸至「由第2行選擇電路3B選擇的第2位元線對BLB、/BLB」的第2寫入驅動電路6B；第2寫入輔助電路5B；使第2位元線對BLB、/BLB充電的第2位元線對充電電路7B；及第2控制電路8B。
第1列選擇驅動電路2A，將對應「依據來自第1控制電路8A的內部列位址RAA而指定的第1列」的字元線WLA，驅動為選擇狀態。
第1行選擇電路3A，產生：依據來自第1控制電路8A的內部行位址信號CAA而指定記憶體單元陣列1的第1行之行選擇信號。
將由第1輸入電路4A輸入的第1寫入資料DA，傳輸至第1寫入驅動電路6A作為互補的1對資料。
第1寫入驅動電路6A，依據1對資料將資料傳輸至「由第1行選擇電路3A選擇的第1位元線對BLA、/BLA」，將資料寫入：連接於「由第1列選擇驅動電路2A選擇的第1字元線WLA」的記憶體單元MC。
資料寫入記憶體單元MC結束後，第1位元線對充電電路7A，使第1位元線對BLA、/BLA充電為既定的電壓位準。
相對於第2字元線WLB及第2位元線對BLB、/BLB的第2列選擇驅動電路2B、第2行選擇電路3B、第2輸入電路4B、第2寫入驅動電路6B、第2寫入輔助電路5B、第2位元線對充電電路7B、第2控制電路8B的動作，係與上述說明者相同，故省略其詳細說明。
<記憶體單元MC的構成>
圖2，係記憶體單元MC的構成之說明圖。
如圖2所示，記憶體單元MC包含：第1及第2 CMOS反相器。第1 CMOS反相器包含：連接於電壓VDD與電壓VSS之間的P通道負載MOS(場效型)電晶體PQ1與N通道驅動MOS電晶體NQ1。第2 CMOS反相器包含：連接於電壓VDD與電壓VSS之間的P通道負載MOS電晶體PQ2與N通道驅動MOS電晶體NQ2。電壓VSS，係低於電壓VDD的電壓。
第1 CMOS反相器的輸出節點，連接於第2 CMOS反相器的輸入節點，第2 CMOS反相器的輸出節點，連接於第1 CMOS反相器的輸入節點。構成所謂反相器鎖存器。因此，反相器鎖存器的輸出節點、即記憶節點MN、/MN中保持互補的資料。
記憶體單元MC包含：使記憶節點MN、/MN與第1位元線對BLA、/BLA導通的N通道存取MOS電晶體NQ3、NQ4；及使記憶節點MN及/MN與第2位元線對BLB、/BLB導通的N通道存取MOS電晶體NQ5、NQ6。
存取MOS電晶體NQ3、NQ4的閘極，連接於第1字元線WLA。存取MOS電晶體NQ5、NQ6的閘極，連接於第2字元線WLB。分別選擇性地動作。
記憶體單元MC，係雙埠的8電晶體型SRAM單元。接著說明此雙埠SRAM記憶體單元MC的通常寫入動作。
作為一例，於記憶節點MN、/MN分別保持「H」位準、「L」位準電位。又，說明使用第1字元線WLA與第1位元線對BLA、/BLA使記憶節點MN、/MN的電位反相的情形。
第2字元線WLB為非選擇(「L」位準)。在此，對第1位元線對BLA、/BLA分別賦予「L」位準、「H」位準電位。
接著，設定第1字元線WLA為「H」位準。伴隨於此，將第1位元線對BLA的「L」位準電位，通過存取MOS電晶體NQ3而傳輸至記憶節點MN。又，藉由第2 CMOS反相器的反相，記憶節點/MN成為「H」位準。
另一方面，該雙埠SRAM記憶體單元MC中有稱為干擾寫入的特徵狀態。具體而言，係於上述寫入動作期間第2字元線WLB為「H」位準電位的狀態。
假設第2位元線對BLB、/BLB為「H」位準的預充電位準的狀態。此狀態在對於共有第2字元線WLB的其他記憶體單元進行寫入/讀出時發生。
此時，存取MOS電晶體NQ3與NQ5呈雙方導通狀態，故記憶節點MN無法完全成為接地電位。
存取MOS電晶體NQ5的閾值電壓降低的話，記憶節點MN的電位會進一步上升。且負載MOS電晶體PQ2的閾值電壓的絕對值增大的話，提高記憶節點/MN電位的能力即變小，寫入動作變慢。
因此，為了即使在細微化與伴隨於此的低電源電壓下，亦可高速且確實地進行寫入，設置圖1所示的第1及第2寫入輔助電路5A、5B。
又，上述通常的寫入動作及干擾寫入中，雖以使用第1字元線WLA與第1位元線對BLA、/BLA進行寫入的情形為例說明，但關於使用第2字元線WLB與第2位元線對BLB、/BLB的情形亦相同。
且將記憶節點/MN自「H」位準拉往「L」位準的情形亦相同。
以下的說明中雖亦以使用第1字元線WLA、第1位元線對BLA、/BLA、第1輸入電路4A、第1寫入輔助電路5A、第1寫入驅動電路6A、第1位元線對充電電路7A，將記憶體單元MC的記憶節點MN自「H」位準反相為「L」位準的動作為例說明，但使用第2字元線WLB、第2位元線對BLB、/BLB、第2輸入電路4B、第2寫入輔助電路、第2寫入驅動電路6B、第2位元線對充電電路7B的情形亦相同，且將記憶體單元MC的記憶節點/MN自「H」位準反相為「L」位準的情形亦相同。
<其他周邊電路的構成>
圖3，係根據實施形態1的第1寫入驅動電路6A及第1位元線對充電電路7A的構成之說明圖。
如圖3所示，顯示記憶體單元MC、第1位元線對充電電路7A、第1寫入驅動電路6A、第1寫入輔助電路5A的一部分。
第1位元線對充電電路7A包含：使第1位元線對BLA、/BLA短路的P通道均衡MOS電晶體(equalization MOS transistor)PQ3；及將第1位元線對BLA、/BLB拉高為電壓VDD的P通道MOS電晶體PQ4、PQ5。且第1位元線對充電電路7A包含：使第1位元線對BLA、/BLA連接於第1寫入驅動電路6A的輸出節點CW、/CW的N通道轉移MOS電晶體(transfer MOS transistor)NQ7、NQ8。
在此，將附於第1位元線對BLA、/BLA的寄生電容(接地電容)以Cg3T、Cg3B表示。
均衡MOS電晶體PQ3、上拉MOS電晶體PQ4、PQ5，與轉移MOS電晶體NQ7、NQ8的閘極，連接於第1行選擇信號YSA。
第1寫入驅動電路6A由下列者構成：由P通道MOS電晶體PQ6與N通道MOS電晶體NQ9構成的第1寫入反相器；及由P通道MOS電晶體PQ7與N通道MOS電晶體NQ10構成的第2寫入反相器。
第1及第2寫入反相器的源極節點WBSA短路，連接於第1寫入輔助電路5A。
在此將附於第1及第2寫入反相器的輸出節點CW、/CW的寄生電容(接地電容)以Cg2T、Cg2B表示。
第1寫入輔助電路5A包含：連接於源極節點WBSA與電壓VSS之間的N通道MOS電晶體NQ11A。關於第1寫入輔助電路5A之詳細內容於後詳述。
又，關於第2位元線對充電電路7B、第2寫入驅動電路6B等的構成，與第1位元線對充電電路7A、第1寫入驅動電路6A的構成相同，故不重複其詳細說明。
接著，說明第1寫入輔助電路5A的構成。圖4，係依據本實施形態1的第1及第2寫入輔助電路5A及5B的構成之說明圖。
如圖4所示，第1寫入輔助電路5A包含：使第1及第2寫入反相器的源極節點WBSA連接於電壓VSS的N通道MOS電晶體NQ11A；反相器INV1A；緩衝器BF1A；第1信號配線ML11A；與第2信號配線ML12A。本例中，對應各記憶體單元行，設置上述第1寫入輔助電路5A。
本例中，根據：第1信號配線ML11A與第2信號配線ML12A之間的配線間耦合電容，形成第1寫入輔助電路5A的升壓電容元件Cb13A。
且根據：第2信號配線ML12A與電壓VSS的電源配線之間的配線間耦合電容，形成接地電容元件Cg13A。
第1反相器INV1A，接受第1升壓信號BSTA的輸入。該第1升壓信號BSTA，自第1控制電路8A輸出。
第1反相器INV1A的輸出節點/BSTA，連接於N通道MOS電晶體NQ11A的閘極。
輸出節點/BSTA，連接於緩衝器BF1A的輸入，緩衝器BF1A，依據輸出節點/BSTA而驅動「連接於輸出節點NBSTA的第1信號配線ML11A」。
圖5，係根據本實施形態1的寫入動作的信號波形之說明圖。如圖5所示，說明記憶節點MN、/MN為「H」位準、「L」位準的狀態下，使用第1字元線WLA與第1位元線對BLA、/BLA，將記憶節點MN、/MN反相為「L」位準、「H」位準的情形。
第2位元線對BLB、/BLB呈預充電狀態。作為一例，顯示第2字元線WLB在與第1字元線WLA相同的時間動作時的波形。
作為初始狀態，第1及第2字元線WLA、WLB為「L」位準，第1行選擇信號YSA亦為「L」位準，由於均衡MOS電晶體PQ3、預充電MOS電晶體PQ4、PQ5， 第1位元線對BLA、/BLA被預充電為「H」位準。另一方面，轉移MOS電晶體NQ7、NQ8為未導通的狀態。
接著，將「L」位準輸入於第1寫入資料DA。依據第1寫入資料DA，由第1輸入電路4A將互補的第1寫入輸入資料DN、/DN輸入於第1寫入驅動電路6A。 又，由第1及第2寫入反相器的輸出節點CW、/CW反相而輸出。在此，作為一例，第1寫入輸入資料DN、/DN為「H」位準、「L」位準，輸出節點CW、/CW為「L」位準、「H」位準。
接著，第1行選擇信號YSA成為「H」位準，均衡MOS電晶體PQ3、上拉MOS電晶體PQ4、PQ5成為非導通。又，轉移MOS電晶體NQ7、NQ8成為導通狀態，第1及第2寫入反相器的輸出節點CW、/CW的電位被傳輸至第1位元線對BLA、/BLA，第1位元線BLA被拉往「L」位準。
接著，第1及第2字元線WLA、WLB成為「H」位準，第1位元線BLA的電位被傳輸至記憶節點MN，MN的電位下降。
另一方面，第2字元線WLB亦為「H」位準，故預充電電流自第2位元線BLB流入，記憶節點MN無法完全成為接地電位。
因此，負載MOS電晶體PQ2無法充分地成為導通狀態，記憶節點/MN上升至「H」位準的速度變慢。
在此，第1升壓信號BSTA為「H」位準的話，由於反相器INV1A，連接於N通道電源MOS電晶體NQ11A的閘極之輸出節點/BSTA會成為「L」位準。伴隨於此，N通道電源MOS電晶體NQ11A成為非導通，寫入反相器的源極節點WBSA變成浮接。
接著，緩衝器BF1A的輸出節點NBSTA成為「L」位準。伴隨於此，根據升壓電容元件Cb13A寫入反相器的源極節點WBSA被逆升壓為負電位。
源極節點WBSA的電位，經由第1寫入反相器的N通道MOS電晶體NQ9、轉移MOS電晶體NQ7，將第1位元線BLA的電位往下拉。
如此，存取MOS電晶體NQ3的閘極-源極間電壓Vgs變大，N通道MOS電晶體NQ3的電流驅動能力增大，進一步將記憶節點MN的電位往下拉。
負載MOS電晶體PQ2更進一步導通，藉此，記憶節點/MN被拉高至「H」位準，記憶節點的反相加速。
藉此，即使因細微化造成參差不一的情況更嚴重，電源電壓低的情況，亦可高速且穩定地進行寫入。
但是，由於來自第2位元線BLB的電流之流入，第1位元線BLA的電位會上升。第1位元線BLA的電位若轉為正，則不僅寫入輔助的效果消失，且一度反相的電位亦可能回復原狀。
因此，在第1位元線BLA的電位轉為正之前，需使升壓信號BSTA回到「L」位準，使電源MOS電晶體NQ11A呈導通狀態，使寫入反相器的源極節點WBSA回到接地電位。
其後，藉由設定第1字元線WLA為「L」位準，記憶節點MN、/MN的狀態反相而穩定下來。
其後，藉由設定第1行選擇信號YSA為「L」位準，第1位元線對BLA、/BLA被預充電，寫入動作結束。
圖6，係依據實施形態1的信號配線的配置之說明圖。如圖6所示，本例中，顯示於記憶體單元陣列1的上層形成金屬配線層的情形。
具體而言，顯示：沿與「設於記憶體單元陣列1的上層，供給電壓VDD的電源配線、供給電壓VSS的電源配線」相同的列方向配置信號配線的情形。作為一例，使用與供給電壓VDD、VSS的電源配線相同的金屬配線層形成之。
本例中，顯示在與供給電壓VDD、VSS的電源配線之間設置信號配線ML11A、ML12A的情形。且顯示依據相同的方式設置信號配線ML11B、ML12B的情形。
且設於記憶體單元陣列1的上層，其中，不在基板上設置升壓電容元件，而是配置第1及第2信號配線，根據信號配線的配線間耦合電容，設置升壓電容元件，故可縮小晶片面積。
上述構成中，雖以電源配線包夾2條信號配線，但信號配線的個數或順序可為任意。且亦可適當地於信號配線的旁邊包夾接地線。
且藉由調整信號配線的長度，可輕易調整升壓電容元件的電容值。
設於記憶體單元陣列1的位元線長度即使不同，亦可輕易因應於位元線的長度而變更升壓電容，藉由配置上述信號配線，亦可對於位元線長不同的記憶體IP，輕易形成適當的升壓電容。
圖7，係依據本實施形態1的信號配線的構造之說明圖。如圖7所示，在半導體基板上設置MOS電晶體。又，於其上層的金屬配線層設置位元線對BLA、/BLA。又，在更上層設置字元線WLA。又，在更上層設置電壓VDD、VSS的電源配線。又，於同一金屬配線層設置信號配線ML11A、ML12A。
且電壓VDD與VSS的電源配線，亦可使防止「來自同層的信號配線之串擾」的屏蔽效果發生作用。且關於屏蔽效果，只要是升壓動作時固定的配線即可，非供給電壓VDD、VSS的電源配線亦可。
圖8，係依據本實施形態1的另一信號配線的配置之說明圖。如圖8所示，亦可相較於記憶體單元陣列1，不沿列方向自上端朝下端配置信號配線，而為記憶體單元陣列1A的列方向長度的一半。
圖9，係依據本實施形態1的又一信號配線的配置之說明圖。如圖9所示，關於記憶體單元陣列1B，對於第1信號配線ML11A、第2信號配線ML12A進一步追加信號配線，這點係不同處。
對於第1信號配線ML11A，設置複數副信號配線ML15A。對於第2信號配線ML12A，設置複數副信號配線ML16A。
第1信號配線ML11A，隔著接觸件CT1與複數副信號配線ML15A連接。
第2信號配線ML12A，隔著接觸件CT2與複數副信號配線ML16A連接。
副信號配線ML15A、ML16A，相對於與電源線交叉的方向沿行方向配置。 複數副信號配線，可使用第1信號配線ML11A、第2信號配線ML12A的上層或是下層的金屬配線層形成。藉由上述構成可輕易調整升壓電容元件的升壓電容。
【變形例】
於上述，說明以信號配線形成升壓電容元件的情形。
本變形例中，說明升壓電容元件所導致的電位變化△V之調整。逆升壓為負電壓時，位元線的電壓降低量(電位變化△V)由升壓電容與接地電容之比決定。
△V=-CB/(CB+CG)×VDD‧‧‧(數式1)
在此，CG=Cg13A+Cg2T+Cg3T
CB=Cb13A
CG，係附於信號配線ML12A的寄生電容Cg13A、附於第1寫入反相器的輸出節點CW的寄生電容Cg2T、與附於第1位元線BLA的寄生電容Cg3T之和。
但是，為簡化說明，不考慮N通道MOS電晶體NQ9、NQ7、NQ5的通道電阻、擴散層電容、閘極電容的影響。
總電容為Call，則以下式2表示。
Call=CB+CG‧‧‧(數式2)
雙埠SRAM中，電流自半選擇狀態(字元線為選擇，位元線為非選擇而呈預充電狀態)之埠的位元線流入，逆升壓時負電壓上升，故阻礙了存取MOS電晶體的電流驅動能力之提升。此在位元線短，位元線電容小時相當顯著。
若升壓電容增大，位元線的電壓降低量(電位變化△V)增大，共有該位元線、連接於不同字元線的記憶體單元的存取MOS電晶體亦導通，非選擇記憶體單元的資料可能反相。亦即可能發生誤寫入，故須使電位變化△V在某一定的範圍內。
另一方面，半選擇狀態(字元線為選擇，位元線為非選擇而呈預充電狀態)中，即使寫入側的位元線為負電位，亦可能因電流自半選擇狀態之埠的位元線流入，使寫入側的位元線無法保持於負電位。因此，為使寫入側的位元線穩定地保持於負電位，亦須增大接地電容。
因此，由上述數式1、數式2可知，為保持電位變化△V於最佳點，同時增加總電容Call，保持CB與CG之比於一定，同時增大雙方即可。
圖10，係依據本實施形態1的變形例之第1及第2寫入輔助電路5A #及5B #的構成之說明圖。
如圖10所示，相較於圖4的構成，關於第1寫入輔助電路5A #，作為接地電容元件，進一步追加電容元件Cg11A、Cg12A；及作為升壓電容元件，進一步追加電容元件Cb11A、Cb12A，這兩點不同。
電容元件Cb11A、Cb12A，分別設於輸出節點NBSTA與源極節點WBSA之間。
電容元件Cg11A，設於源極節點WBSA與電壓VSS之間。且電容元件Cg12A，連接於源極節點WBSA。
電容元件Cg12A，作為MOS電容而被形成。MOS電晶體的源極與汲極連接於源極節點WBSA，閘極連接於電壓VDD。
電容元件Cb12A，作為連接於輸出節點NBSTA與源極節點WBSA之間的MOS電容而被形成。
藉由上述構成，可調整使得：數式1中CG、CB之比一定，確保所需的電容，而電位變化△V成為最佳值。
本實施形態中，雖已說明：作為升壓電容元件設置電容元件Cb11A、Cb12A的構成，但亦可為1個電容元件。例如，亦可使用面積效率佳的MOS電容元件作為電容元件Cb12A、Cg12A。關於電容元件Cg11A、Cg12A亦相同。
本例中，雖使用N通道MOS電容作為電容元件Cb12A、Cg12A，但亦可使用P通道MOS電容。
又，關於第1寫入輔助電路5B #的構成亦相同，故不重複其詳細說明。
又，電容元件Cg11A、Cg12A、Cg2T、Cg2B、Cg3T、Cg3B，雖為便於說明而以接地電容表示，但只要在寫入動作中電位固定，亦可連接於電源VDD或其他信號節點。
【實施形態2】
圖11，係依據本實施形態2的第1寫入輔助電路5A的構成之說明圖。
參照圖11，揭示分別對應複數記憶體單元行，設置複數第1寫入驅動電路6A、複數第1寫入輔助電路5A的情形。又，於複數第1寫入輔助電路5A，源極節點WBSA共通。在此，揭示相鄰的第1寫入輔助電路5A的源極節點WBSA皆共通地連接的情形。又，其他寫入輔助電路5A亦相同，第2寫入輔助電路5B亦與第1寫入輔助電路5A同樣地設置。
上述干擾寫入中，干擾側的存取MOS電晶體NQ5的閾值電壓降低時，寫入側的位元線之電位上升相當顯著。然而，同時進行寫入的所有記憶體單元NQ5的閾值電壓同樣地參差不一而降低的情形很少，其中亦存在閾值電壓變高者。
因此，可使源極節點WBSA共通，令全電容Call共有化。藉此，可補強對於「起因於電晶體的參差不一而寫入動作慢的電晶體」的寫入。
【實施形態3】
本實施形態3中，說明進一步改善升壓能力的方式。
圖12，係依據本實施形態3的第1及第2寫入輔助電路5AP及5BP的構成之說明圖。
如圖12所示，第1寫入輔助電路5AP，相較於第1寫入輔助電路5A，追加緩衝器BF2A與第3信號配線ML13A，此點係不同處。
緩衝器BF2A，連接於第1信號配線ML11A，依據傳輸到第1信號配線ML11A的信號位準而驅動第3信號配線ML13A。
關於第2寫入輔助電路5BP亦相同，故不重複其詳細說明。輸出節點NBSTA，連接於信號配線ML11A；節點WBSA，連接於信號配線ML12A。將信號配線ML11A及ML12A，與位元線平行地配置在記憶體單元陣列1上。
根據信號配線ML11A與信號配線ML12A之間的配線間耦合電容，形成升壓電容元件Cb13A。且根據信號配線ML13A與信號配線ML12A之間的配線間耦合電容，形成升壓電容元件Cb14A。
於信號配線ML12A與接地之間，形成接地電容Cg13A。在此雖揭示緩衝器BF2A配置於第2寫入輔助電路5BP之內部的情形，但亦可配置於任何位置。
圖13，係根據本實施形態3的寫入動作的信號波形之說明圖。本實施形態3中，使用圖13說明進行升壓動作複數次的情形。
本例中，揭示關於進行2次升壓動作的情形。緩衝器BF2A中的延遲時間，設定為：較「由於電流自干擾側的位元線流入，寫入側的位元線之電位上升至0V附近」短的時間。
以下說明：記憶節點MN、/MN為「H」位準、「L」位準的狀態下，使用第1字元線WLA與第1位元線對BLA、/BLA，將記憶節點MN、/MN反相為「L」位準、「H」位準的情形。
第2位元線對BLB、/BLB呈預充電狀態。作為一例，揭示第2字元線WLB，在與第1字元線WLA相同的時間動作時的波形。
作為初始狀態，第1及第2字元線WLA、WLB為「L」位準，第1行選擇信號YSA亦為「L」位準，由於均衡MOS電晶體PQ3、預充電MOS電晶體PQ4、PQ5，第1位元線對BLA、/BLA被預充電為「H」位準。另一方面，轉移MOS電晶體NQ7、NQ8為未導通的狀態。
接著，將「L」位準輸入於第1寫入資料DA。依據第1寫入資料DA，由於第1輸入電路4A，互補的第1寫入輸入資料DN、/DN為「H」位準、「L」位準，輸出節點CW、/CW為「L」位準、「H」位準。
接著，第1行選擇信號YSA成為「H」位準，均衡MOS電晶體PQ3、上拉MOS電晶體PQ4、PQ5成為非導通。又，轉移MOS電晶體NQ7、NQ8成為導通狀態，第1及第2寫入反相器的輸出節點CW、/CW的電位被傳輸至第1位元線對BLA、/BLA，第1位元線BLA被拉往「L」位準。
接著，第1及第2字元線WLA、WLB成為「H」位準，第1位元線BLA的電位被傳輸至記憶節點MN，MN的電位下降。
另一方面，第2字元線WLB亦為「H」位準，故預充電電流自第2位元線BLB流入，記憶節點MN無法完全成為接地電位。
因此，負載MOS電晶體PQ2無法充分地成為導通狀態，記憶節點/MN上升至「H」位準的速度變慢。
在此，第1升壓信號BSTA為「H」位準的話，由於反相器INV1A，連接於N通道電源MOS電晶體NQ11A的閘極之節點/BSTA成為「L」位準。伴隨於此，N通道電源MOS電晶體NQ11A成為非導通，寫入反相器的源極節點WBSA變成浮接。
接著，緩衝器BF1A的輸出節點NBSTA成為「L」位準。伴隨於此，根據升壓電容元件Cb13A，寫入反相器的源極節點WBSA被逆升壓為負電位。
源極節點WBSA的電位，經由第1寫入反相器的N通道MOS電晶體NQ9、轉移MOS電晶體NQ7，將第1位元線BLA的電位往下拉。
如此，存取MOS電晶體NQ3的閘極-源極間電壓Vgs變大，NQ3的電流驅動能力增大，進一步將記憶節點MN的電位往下拉。
負載MOS電晶體PQ2更進一步導通，藉此，記憶節點/MN提高至「H」位準，記憶節點的反相加速。
但是，由於來自第2位元線BLB的電流之流入，第1位元線BLA的電位上升。 第1位元線BLA的電位若轉為正，則不僅寫入輔助的效果消失，且一度反相的電位也可能回復原狀。
本實施形態3，進一步使用緩衝器BF2A與信號配線ML13A，再度進行逆升壓。
緩衝器BF2A的輸出節點NBST2A成為「L」位準。伴隨於此，根據升壓電容元件Cb14A，寫入反相器的源極節點WBSA進一步被逆升壓為負電位。
藉此，記憶節點的反相再加速。其後，在第1位元線BLA的電位轉為正之前，需使升壓信號BSTA回到「L」位準，使電源MOS電晶體NQ11A呈導通狀態，使寫入反相器的源極節點WBSA回到接地電位。
其後，藉由使第1字元線WLA回到「L」位準，記憶節點MN、/MN的狀態反相而穩定下來。
其後，藉由使第1行選擇信號YSA回到「L」位準，第1位元線對BLA、/BLA被預充電，寫入動作結束。
升壓電容CB增大後，升壓動作引起的位元線電位的電位變化△V會變大，故可能引起誤寫入至「連接於非選擇字元線的記憶體單元」的情形。
依本實施形態3，將升壓動作分為複數次，藉此，可減小每1次的電位變化△V，故可防止上述誤寫入。
又，本例中，雖已說明8電晶體型之雙埠SRAM的構成，但不特別限於上述構成，6電晶體型單埠SRAM亦可相同地適用。
以上，雖已根據實施形態具體說明由本案發明人達成之發明，但本發明，當然不由實施形態限定，可在不逸脫其要旨的範圍內進行各種變更。

Claims (21)

  1. 一種半導體記憶裝置，包含：複數記憶體單元，呈矩陣狀配置；複數位元線對，對應各該記憶體單元行而配置；寫入驅動電路，依據寫入資料而傳送資料至選擇行的位元線對；及寫入輔助電路，將該選擇行的位元線對的低電位側的位元線驅動為負電壓位準；且該寫入輔助電路，包含：第1信號配線；第1緩衝器，依據控制信號而驅動該第1信號配線；及第2信號配線，連接於該低電位側的位元線，以藉由該第1緩衝器的驅動，根據與該第1信號配線之間的配線間耦合電容，產生該負電壓。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中各該記憶體單元，為保持該寫入資料，由第1電壓及低於該第1電壓之第2電壓驅動，更包含供給該第1及第2電壓之第1及第2電源配線，使用與「較該複數記憶體單元更上層的形成有該第1及第2電源配線的金屬配線層」相同的金屬配線層，形成該第1及第2信號配線。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中沿與該第1及第2電源配線相同的方向，設置該第1及第2信號配線。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中包含：複數第1及第2字元線，分別對應各該記憶體單元列而設置；及複數第1及第2位元線對，分別對應各該記憶體單元行而設置；且各該記憶體單元，包含：正反器電路，用來對應寫入資料，將第1及第2記憶節點分別設定為第1及第2電位位準的一方及另一方；第1存取MOS電晶體對，用來電性耦合對應的第1字元線與閘極，並電性耦合對應的第1位元線對與該正反器電路之間；及第2存取MOS電晶體對，用來電性耦合對應的第2字元線與閘極，並電性耦合對應的第2位元線對與該正反器電路之間；且該寫入輔助電路，更包含：接地電容元件，設於該第2信號配線，使該第2信號配線穩定化。
  5. 如申請專利範圍第4項之半導體記憶裝置，其中該接地電容元件，以場效電晶體形成。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中該寫入輔助電路，更包含：電容元件，設於該第1及第2信號配線之間。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中對應該複數位元線對，共通地設置該寫入輔助電路。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中該寫入輔助電路，更包含：第2緩衝器，相對於設於該第1信號配線的一方側的該第1緩衝器，設於另一方側；及第3信號配線，用來藉由該第2緩衝器的驅動，根據與該第2信號配線之間的配線間耦合電容，產生該負電壓。
  9. 一種半導體記憶裝置，包含：複數記憶體單元，呈矩陣狀配置；複數位元線對，對應各該記憶體單元行而配置；寫入驅動電路，依據寫入資料而傳送資料至選擇行的位元線對；及寫入輔助電路，將該選擇行的位元線對的低電位側的位元線驅動為負電壓位準；且該寫入輔助電路，包含：第1信號配線；第1緩衝器，依據控制信號而驅動該第1信號配線；及第2信號配線，連接於該低電位側的位元線，以藉由該第1緩衝器的驅動，根據與該第1信號配線之間的配線間耦合電容，產生該負電壓；且該第2信號配線，與該低電位側的位元線係不同之配線。
  10. 如申請專利範圍第9項之半導體裝置，其中，各該記憶體單元，為保持該寫入資料，由第1電壓及低於該第1電壓之第2電壓驅動，更包含供給該第1及第2電壓之第1及第2電源配線，使用與「較該複數記憶體單元及該複數位元線對更上層的形成有該第1及第2電源配線的金屬配線層」相同的金屬配線層，形成該第1及第2信號配線。
  11. 如申請專利範圍第10項之半導體裝置，其中，沿與該第1及第2電源配線相同的方向，設置該第1及第2信號配線。
  12. 如申請專利範圍第9項之半導體裝置，其中，包含：複數第1及第2字元線，分別對應各該記憶體單元列而設置；及複數第1及第2位元線對，分別對應各該記憶體單元行而設置；且各該記憶體單元，包含：正反器電路，用來對應寫入資料，將第1及第2記憶節點分別設定為第1及第2電位位準的一方及另一方；第1存取MOS電晶體對，用來電性耦合對應的第1字元線與閘極，並電性耦合對應的第1位元線對與該正反器電路之間；及第2存取MOS電晶體對，用來電性耦合對應的第2字元線與閘極，並電性耦合對應的第2位元線對與該正反器電路之間；且該寫入輔助電路，更包含：接地電容元件，設於該第2信號配線，使該第2信號配線穩定化。
  13. 如申請專利範圍第12項之半導體裝置，其中，該接地電容元件，以場效電晶體形成。
  14. 如申請專利範圍第9項之半導體裝置，其中，該寫入輔助電路，更包含：電容元件，設於該第1及第2信號配線之間。
  15. 如申請專利範圍第9項之半導體裝置，其中，對應該複數位元線對，共通地設置該寫入輔助電路。
  16. 如申請專利範圍第9項之半導體裝置，其中，該寫入輔助電路，更包含：第2緩衝器，相對於設於該第1信號配線的一方側的該第1緩衝器，設於另一方側；及第3信號配線，用來藉由該第2緩衝器的驅動，根據與該第2信號配線之間的配線間耦合電容，產生該負電壓。
  17. 如申請專利範圍第9項之半導體裝置，其中，該第2信號配線，經由第1MOS電晶體而連接於該低電位側的位元線。
  18. 如申請專利範圍第17項之半導體裝置，其中，該寫入驅動電路包含：寫入反相器，依據該寫入資料而傳送資料至該低電位側的位元線；且該寫入反相器具有該第1MOS電晶體及第2MOS電晶體，於連接於該第2信號配線的第1節點與連接於該低電位側的位元線的第2節點之間，形成該第1MOS電晶體，於該第2節點與供給有第1電源電壓的第3節點之間，形成該第2MOS電晶體。
  19. 如申請專利範圍第18項之半導體裝置，其中，該第1MOS電晶體係N通道MOS電晶體，該第2MOS電晶體係P通道MOS電晶體。
  20. 如申請專利範圍第18項之半導體裝置，其中，於該低電位側的位元線與該第1MOS電晶體之間，形成：第3MOS電晶體，依據行選擇信號而控制。
  21. 如申請專利範圍第18項之半導體裝置，其中，該第2信號配線經由第4MOS電晶體而連接於供給有低於該第1電源電壓之第2電源電壓的第4節點，該第4MOS電晶體的閘極，連接於該第1緩衝器。
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