JP3497904B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3497904B2 JP3497904B2 JP01668695A JP1668695A JP3497904B2 JP 3497904 B2 JP3497904 B2 JP 3497904B2 JP 01668695 A JP01668695 A JP 01668695A JP 1668695 A JP1668695 A JP 1668695A JP 3497904 B2 JP3497904 B2 JP 3497904B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体多ポートメモリに
関するもので、特に高集積性、高速性、低電力性および
低雑音性に優れた半導体多ポートメモリに関する。
関するもので、特に高集積性、高速性、低電力性および
低雑音性に優れた半導体多ポートメモリに関する。
【０００２】
【従来の技術】マイクロプロセッサの高性能化は、クロ
ック周波数の増大とスーパスカラなどの並列処理によっ
て達成されてきている。また同時に、プロセッサチップ
上に大容量のレジスタやキャッシュメモリを搭載するこ
とにより、性能向上を図っている。現在のマイクロプロ
セッサにおいては、レジスタに関しては多ポートＲＡＭ
(RAM=Random Access Memory)を用いて、複数のレジスタ
間演算を並列処理することが一般的である。
ック周波数の増大とスーパスカラなどの並列処理によっ
て達成されてきている。また同時に、プロセッサチップ
上に大容量のレジスタやキャッシュメモリを搭載するこ
とにより、性能向上を図っている。現在のマイクロプロ
セッサにおいては、レジスタに関しては多ポートＲＡＭ
(RAM=Random Access Memory)を用いて、複数のレジスタ
間演算を並列処理することが一般的である。
【０００３】多ポートＲＡＭを実現するための一つの方
法はメモリセルに工夫を加えることである。レジスタへ
の適用例が、ダイジェスト・オブ・テクニカル・ペーパ
ーズ、１９９２ アイ・イー・イー・イー・インターナ
ショナル・ソリッドステート・サーキッツ・コンファレ
ンス、第４６〜第４７頁 ( Digest of Technical Paper
s, 1992 IEEE International Solid-State Circuits Co
nference, pp.46-47,February 1992 ) において論じら
れている。この例では６−ｒｅａｄ，４−ｗｒｉｔｅの
レジスタファイルの例が示されている。複数のｒｅａｄ
用および複数のｗｒｉｔｅ用の各ポート毎にワード線と
ビット線、さらには選択用のＭＯＳＦＥＴとを設けて複
数のポートから独立してｒｅａｄ／ｗｒｉｔｅできるよ
うにしている。図１０に、この技術による２ポートＲＡ
Ｍのメモリセルを示す。通常の単一ポートＲＡＭのメモ
リセルに対して、ワード線ＷＬとビット線ＢＬの本数が
２倍になる。また、メモリセルの蓄積ノードとビット線
を接続するためのＭＯＳＦＥＴの数も２倍となるため、
メモリセルの面積は単一ポートのメモリセルの面積に比
べて、約２倍程度に大きくなってしまう。
法はメモリセルに工夫を加えることである。レジスタへ
の適用例が、ダイジェスト・オブ・テクニカル・ペーパ
ーズ、１９９２ アイ・イー・イー・イー・インターナ
ショナル・ソリッドステート・サーキッツ・コンファレ
ンス、第４６〜第４７頁 ( Digest of Technical Paper
s, 1992 IEEE International Solid-State Circuits Co
nference, pp.46-47,February 1992 ) において論じら
れている。この例では６−ｒｅａｄ，４−ｗｒｉｔｅの
レジスタファイルの例が示されている。複数のｒｅａｄ
用および複数のｗｒｉｔｅ用の各ポート毎にワード線と
ビット線、さらには選択用のＭＯＳＦＥＴとを設けて複
数のポートから独立してｒｅａｄ／ｗｒｉｔｅできるよ
うにしている。図１０に、この技術による２ポートＲＡ
Ｍのメモリセルを示す。通常の単一ポートＲＡＭのメモ
リセルに対して、ワード線ＷＬとビット線ＢＬの本数が
２倍になる。また、メモリセルの蓄積ノードとビット線
を接続するためのＭＯＳＦＥＴの数も２倍となるため、
メモリセルの面積は単一ポートのメモリセルの面積に比
べて、約２倍程度に大きくなってしまう。
【０００４】しかし一方、キャッシュメモリについては
通常の単一ポートＲＡＭを用いるのが一般的であった。
これは、多ポートＲＡＭのメモリセルは通常の単一ポー
トＲＡＭのメモリセルの面積よりも大きくなってしま
い、キャッシュメモリのような比較的大容量のメモリは
大きな面積を占有してしまうためである。しかし、今後
さらにプロセッサの性能向上を図っていくためには、キ
ャッシュメモリも多ポート化し、ロード、ストア命令が
並列処理できるようにすることが重要になってくる。
通常の単一ポートＲＡＭを用いるのが一般的であった。
これは、多ポートＲＡＭのメモリセルは通常の単一ポー
トＲＡＭのメモリセルの面積よりも大きくなってしま
い、キャッシュメモリのような比較的大容量のメモリは
大きな面積を占有してしまうためである。しかし、今後
さらにプロセッサの性能向上を図っていくためには、キ
ャッシュメモリも多ポート化し、ロード、ストア命令が
並列処理できるようにすることが重要になってくる。
【０００５】このため、物理的には単一ポートＲＡＭの
メモリセルを用いながら、多ポートＲＡＭとして動作さ
せるキャッシュメモリが、ダイジェスト・オブ・テクニ
カル・ペーパーズ、１９９４ アイ・イー・イー・イー
・インターナショナル・ソリッドステート・サーキッツ
・コンファレンス、第２６２〜第２６３頁 ( Digestof
Technical Papers, 1992 IEEE International Solid-St
ate Circuits Conference, pp.262-263, February 1994
) において論じられている。このＲＡＭでは、プロセ
ッサの１サイクルの間に３サイクルのメモリ動作を行わ
せることにより、実質的に３ポートのＲＡＭとして働く
ようにしている。
メモリセルを用いながら、多ポートＲＡＭとして動作さ
せるキャッシュメモリが、ダイジェスト・オブ・テクニ
カル・ペーパーズ、１９９４ アイ・イー・イー・イー
・インターナショナル・ソリッドステート・サーキッツ
・コンファレンス、第２６２〜第２６３頁 ( Digestof
Technical Papers, 1992 IEEE International Solid-St
ate Circuits Conference, pp.262-263, February 1994
) において論じられている。このＲＡＭでは、プロセ
ッサの１サイクルの間に３サイクルのメモリ動作を行わ
せることにより、実質的に３ポートのＲＡＭとして働く
ようにしている。
【０００６】
【発明が解決しようとする課題】しかし、上記従来技術
のうち、メモリセルとして、レジスタに用いられている
ような物理的な多ポートのメモリセルを用いると、キャ
ッシュメモリの集積度が著しく低下してしまい、キャッ
シュ容量の低下によってプロセッサの性能低下を招くた
め、本来の目的から逸脱してしまうという問題があっ
た。また、ｒｅａｄの高速化のためにビット線を低振幅
で動作させると、ｒｅａｄをしている隣のビット線にフ
ル振幅でｗｒｉｔｅした場合、隣接ビット線間の結合容
量によって、ｒｅａｄの速度が遅くなったり、ｒｅａｄ
が誤動作を起こしたりするという問題もあった。
のうち、メモリセルとして、レジスタに用いられている
ような物理的な多ポートのメモリセルを用いると、キャ
ッシュメモリの集積度が著しく低下してしまい、キャッ
シュ容量の低下によってプロセッサの性能低下を招くた
め、本来の目的から逸脱してしまうという問題があっ
た。また、ｒｅａｄの高速化のためにビット線を低振幅
で動作させると、ｒｅａｄをしている隣のビット線にフ
ル振幅でｗｒｉｔｅした場合、隣接ビット線間の結合容
量によって、ｒｅａｄの速度が遅くなったり、ｒｅａｄ
が誤動作を起こしたりするという問題もあった。
【０００７】また、ＲＡＭをマイクロプロセッサの整数
倍の周期で動作させる従来技術においては、プロセッサ
の周波数に比例してＲＡＭの速度を向上させることが実
質困難になってくる。上記従来技術では、プロセッサの
動作周波数は６６ＭＨｚ、ＲＡＭは２００ＭＨｚで動作
するが、最近のプロセッサの動作周波数は３００ＭＨｚ
を超えるものも出てきており、ＲＡＭをその２倍、３倍
の周波数で動作させることは実質的に困難である。
倍の周期で動作させる従来技術においては、プロセッサ
の周波数に比例してＲＡＭの速度を向上させることが実
質困難になってくる。上記従来技術では、プロセッサの
動作周波数は６６ＭＨｚ、ＲＡＭは２００ＭＨｚで動作
するが、最近のプロセッサの動作周波数は３００ＭＨｚ
を超えるものも出てきており、ＲＡＭをその２倍、３倍
の周波数で動作させることは実質的に困難である。
【０００８】本発明の目的は、高集積性を維持したま
ま、実質的に複数のポートから同時並列にＲｅａｄ／Ｗ
ｒｉｔｅすることを可能にする多ポートＲＡＭを提供す
ることにある。
ま、実質的に複数のポートから同時並列にＲｅａｄ／Ｗ
ｒｉｔｅすることを可能にする多ポートＲＡＭを提供す
ることにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明による多ポートＲＡＭにおいては、ビット線
を多分割するようにメモリセルアレーを複数のサブアレ
ー（バンク）に分割し、各サブアレー内のビット線とは
別の配線層によって形成したグローバルビット線を並行
に配置した。また、グローバルビット線は多ポート構成
とし、各サブアレー毎に特定のビット線を多ポートのう
ちの１つのポートに対応するグローバルビット線に選択
的に接続する手段を設けた。
に、本発明による多ポートＲＡＭにおいては、ビット線
を多分割するようにメモリセルアレーを複数のサブアレ
ー（バンク）に分割し、各サブアレー内のビット線とは
別の配線層によって形成したグローバルビット線を並行
に配置した。また、グローバルビット線は多ポート構成
とし、各サブアレー毎に特定のビット線を多ポートのう
ちの１つのポートに対応するグローバルビット線に選択
的に接続する手段を設けた。
【００１０】
【作用】上記の構成によれば、異なるサブアレーに対し
て、多ポート構成のグローバルビット線を介して独立に
ｒｅａｄ／ｗｒｉｔｅを行うことができるようになる。
この構成では同一のサブアレーに対しては同時にアクセ
スすることはできない。しかし、サブアレーの数がある
程度以上大きければ、同一のサブアレーにアクセスする
確率は減り、多ポートにしたことによる性能向上が支配
的になる。また、メモリセルは通常の単一ポートのメモ
リセルを用いているため、通常の単一ポートＲＡＭに対
する面積増加は極めて小さくすることができる。
て、多ポート構成のグローバルビット線を介して独立に
ｒｅａｄ／ｗｒｉｔｅを行うことができるようになる。
この構成では同一のサブアレーに対しては同時にアクセ
スすることはできない。しかし、サブアレーの数がある
程度以上大きければ、同一のサブアレーにアクセスする
確率は減り、多ポートにしたことによる性能向上が支配
的になる。また、メモリセルは通常の単一ポートのメモ
リセルを用いているため、通常の単一ポートＲＡＭに対
する面積増加は極めて小さくすることができる。
【００１１】さらには、ビット線が多分割されるため、
グローバルビット線の寄生容量が減少し、高速性や低消
費電力性の面でも優れる。
グローバルビット線の寄生容量が減少し、高速性や低消
費電力性の面でも優れる。
【００１２】また、グローバルビット線の配線ピッチを
ビット線の配線ピッチよりも緩くすることが可能になる
ため、ビット線間の容量結合雑音を低減できる。さらに
は異なるポートに対応するグローバルビット線間にグロ
ーバルビット線と同じ配線層でシールド線を配すること
ができるため、ビット線間の容量結合雑音はほとんど無
視できる程度まで小さくすることができる。
ビット線の配線ピッチよりも緩くすることが可能になる
ため、ビット線間の容量結合雑音を低減できる。さらに
は異なるポートに対応するグローバルビット線間にグロ
ーバルビット線と同じ配線層でシールド線を配すること
ができるため、ビット線間の容量結合雑音はほとんど無
視できる程度まで小さくすることができる。
【００１３】
【実施例】図１は本発明による多ポートＲＡＭの構成の
一実施例である。同図において、ＭＢ（ｉ，ｊ）はメモ
リ・ブロック、ＭＡ（ｉ，ｊ）はメモリ・アレー、ＰＣ
（ｉ，ｊ）はプリチャージ回路、ＳＷ（ｉ，ｊ）はビッ
ト線選択回路、ＭＣはメモリセル、ＢＬ，ＢＬＢはビッ
ト線、ＥＱはイコライズ信号線、ＬＣは負荷制御線、Ｐ
Ａ，ＰＢはポート制御線、ＧＢＬａ，ＧＢＬａＢはＡポ
ート用グローバル・ビット線、ＧＢＬｂ，ＧＢＬｂＢは
Ｂポート用グローバル・ビット線、ＲＣ（ｉ）はロウ制
御回路、ＰＣＣ（ｉ）はプリチャージ制御回路、ＭＸ
（ｉ）はアドレス・マルチプレクサ、ＸＤ（ｉ）はＸア
ドレス・デコーダ、ＰＳ（ｉ）はポート選択回路、ＩＯ
Ｃ（ｊ）は入出力制御回路、ＩＯａ（ｊ）はＡポート入
出力回路、ＩＯｂ（ｊ）はＢポート入出力回路、Ａａは
Ａポート用アドレス・バス、ＡｂはＢポート用アドレス
・バス、ＤａはＡポート用データ・バス、ＤｂはＢポー
ト用データ・バス、ＣＸはロウ系制御信号、ＣＹはカラ
ム系制御信号である。
一実施例である。同図において、ＭＢ（ｉ，ｊ）はメモ
リ・ブロック、ＭＡ（ｉ，ｊ）はメモリ・アレー、ＰＣ
（ｉ，ｊ）はプリチャージ回路、ＳＷ（ｉ，ｊ）はビッ
ト線選択回路、ＭＣはメモリセル、ＢＬ，ＢＬＢはビッ
ト線、ＥＱはイコライズ信号線、ＬＣは負荷制御線、Ｐ
Ａ，ＰＢはポート制御線、ＧＢＬａ，ＧＢＬａＢはＡポ
ート用グローバル・ビット線、ＧＢＬｂ，ＧＢＬｂＢは
Ｂポート用グローバル・ビット線、ＲＣ（ｉ）はロウ制
御回路、ＰＣＣ（ｉ）はプリチャージ制御回路、ＭＸ
（ｉ）はアドレス・マルチプレクサ、ＸＤ（ｉ）はＸア
ドレス・デコーダ、ＰＳ（ｉ）はポート選択回路、ＩＯ
Ｃ（ｊ）は入出力制御回路、ＩＯａ（ｊ）はＡポート入
出力回路、ＩＯｂ（ｊ）はＢポート入出力回路、Ａａは
Ａポート用アドレス・バス、ＡｂはＢポート用アドレス
・バス、ＤａはＡポート用データ・バス、ＤｂはＢポー
ト用データ・バス、ＣＸはロウ系制御信号、ＣＹはカラ
ム系制御信号である。
【００１４】メモリセル・アレーＭＡ（ｉ，ｊ）はアド
レスａ５−ａ０またはｂ５−ｂ０のいずれか６ビットで
デコードされる６４本のワード線と、ａ６またはｂ６で
デコードされる２つのデータ線対、およびそれらの交点
に配された複数のメモリセルＭＣとから構成される。こ
の例では、メモリセルとして、図２に示されるように、
２つのインバータと２つの選択用のＭＯＳＦＥＴとから
なる一般的なＳＲＡＭのメモリセルを用いているが、こ
れに限らず同等の情報記憶機能を有する単一ポートのメ
モリセルを用いても構わない。ビット線ＢＬ０，ＢＬ０
Ｂ，ＢＬ１，ＢＬ１Ｂとグローバル・ビット線ＧＢＬａ
０，ＧＢＬａ０Ｂ，ＧＢＬｂ０，ＧＢＬｂ０Ｂとは平行
に配されるが、それぞれ異なる配線層で形成されてお
り、実際にはグローバル・ビット線はメモリセルの上部
に形成される。
レスａ５−ａ０またはｂ５−ｂ０のいずれか６ビットで
デコードされる６４本のワード線と、ａ６またはｂ６で
デコードされる２つのデータ線対、およびそれらの交点
に配された複数のメモリセルＭＣとから構成される。こ
の例では、メモリセルとして、図２に示されるように、
２つのインバータと２つの選択用のＭＯＳＦＥＴとから
なる一般的なＳＲＡＭのメモリセルを用いているが、こ
れに限らず同等の情報記憶機能を有する単一ポートのメ
モリセルを用いても構わない。ビット線ＢＬ０，ＢＬ０
Ｂ，ＢＬ１，ＢＬ１Ｂとグローバル・ビット線ＧＢＬａ
０，ＧＢＬａ０Ｂ，ＧＢＬｂ０，ＧＢＬｂ０Ｂとは平行
に配されるが、それぞれ異なる配線層で形成されてお
り、実際にはグローバル・ビット線はメモリセルの上部
に形成される。
【００１５】ビット線選択回路ＳＷ（ｉ，ｊ）は各メモ
リ・ブロックのビット線をＡポート、Ｂポートいずれか
のグローバル・ビット線に接続するように、ＭＯＳＦＥ
ＴＱ１ーＱ８によるスイッチで構成されている。これら
のスイッチはポート制御線ＰＡ０，ＰＢ０，ＰＡ１，Ｐ
Ｂ１で制御される。例えば、ＰＡ０がＬｏｗで他の信号
がＨｉｇｈの場合にはＱ１とＱ３がオンし、ＢＬ０がＧ
ＢＬａ０に、ＢＬ０ＢがＧＢＬａ０Ｂに、それぞれ接続
される。また、ＰＢ０がＬｏｗの場合、ＢＬ０がＧＢＬ
ｂ０に、ＢＬ０ＢがＧＢＬｂ０Ｂに、それぞれ接続され
る。このように、ＰＡ０、ＰＢ０いずれの信号をＬｏｗ
にするかで、ビット線対ＢＬ０、ＢＬ０ＢをＡポートか
Ｂポートのいずれかのグローバルビット線に接続するか
を選択することが出来る。同様に、ＰＡ１、ＰＢ１いず
れの信号をＬｏｗにするかで、ビット線対ＢＬ１、ＢＬ
１ＢをＡポートかＢポートのいずれかのグローバル・ビ
ット線に接続するかを選択することが出来る。この実施
例では、スイッチとしてＰチャネルのＭＯＳＦＥＴを用
いたが、例えばＮチャネルとＰチャネルのＭＯＳＦＥＴ
を並列に接続してスイッチを構成すれば、しきい値電圧
分の電圧降下がなくなるので、書き込みの速度やマージ
ンを改善することができる。また、この例のようにＭＯ
ＳＦＥＴを用いなくとも、実質的にスイッチの動作をす
る素子を用いても良いことは自明である。
リ・ブロックのビット線をＡポート、Ｂポートいずれか
のグローバル・ビット線に接続するように、ＭＯＳＦＥ
ＴＱ１ーＱ８によるスイッチで構成されている。これら
のスイッチはポート制御線ＰＡ０，ＰＢ０，ＰＡ１，Ｐ
Ｂ１で制御される。例えば、ＰＡ０がＬｏｗで他の信号
がＨｉｇｈの場合にはＱ１とＱ３がオンし、ＢＬ０がＧ
ＢＬａ０に、ＢＬ０ＢがＧＢＬａ０Ｂに、それぞれ接続
される。また、ＰＢ０がＬｏｗの場合、ＢＬ０がＧＢＬ
ｂ０に、ＢＬ０ＢがＧＢＬｂ０Ｂに、それぞれ接続され
る。このように、ＰＡ０、ＰＢ０いずれの信号をＬｏｗ
にするかで、ビット線対ＢＬ０、ＢＬ０ＢをＡポートか
Ｂポートのいずれかのグローバルビット線に接続するか
を選択することが出来る。同様に、ＰＡ１、ＰＢ１いず
れの信号をＬｏｗにするかで、ビット線対ＢＬ１、ＢＬ
１ＢをＡポートかＢポートのいずれかのグローバル・ビ
ット線に接続するかを選択することが出来る。この実施
例では、スイッチとしてＰチャネルのＭＯＳＦＥＴを用
いたが、例えばＮチャネルとＰチャネルのＭＯＳＦＥＴ
を並列に接続してスイッチを構成すれば、しきい値電圧
分の電圧降下がなくなるので、書き込みの速度やマージ
ンを改善することができる。また、この例のようにＭＯ
ＳＦＥＴを用いなくとも、実質的にスイッチの動作をす
る素子を用いても良いことは自明である。
【００１６】ポート選択回路ＰＳ（ｉ）の構成例を図３
に示す。２つの３入力ＮＡＮＤゲートと４つの２入力Ｎ
ＯＲゲートから構成される。この例では、ブロック選択
をａ９−ａ７あるいはｂ９−ｂ７の３ビットで行なって
いる。Ａポート、Ｂポートのいずれかのアドレスの組合
せによって、そのブロックが選択されると、ＮＡＮＤゲ
ートの出力のいずれかがＬｏｗになり、デコーダ・エネ
ーブル信号ＤＥａあるいはＤＥｂが出力される。例え
ば、ａ７Ｂ，ａ８Ｂ，ａ９Ｂが全てＨｉｇｈの場合に
は、ブロックＲＣ（０）のポート選択回路ＰＳ（０）の
デコーダ・エネーブル信号ＤＥａがＬｏｗになる。ま
た、ｂ７Ｂ，ｂ８Ｂ，ｂ９Ｂが全てＨｉｇｈの場合に
は、ポート選択回路ＰＳ（０）のデコーダ・エネーブル
信号ＤＥｂがＬｏｗになる。さらに、これらの信号ＤＥ
ａ，ＤＥｂとａ６，ａ６Ｂ，ｂ６，ｂ６ＢとのＮＯＲを
とることにより、ポート制御線ＰＡ０，ＰＢ０，ＰＡ
１，ＰＢ１を発生することができる。
に示す。２つの３入力ＮＡＮＤゲートと４つの２入力Ｎ
ＯＲゲートから構成される。この例では、ブロック選択
をａ９−ａ７あるいはｂ９−ｂ７の３ビットで行なって
いる。Ａポート、Ｂポートのいずれかのアドレスの組合
せによって、そのブロックが選択されると、ＮＡＮＤゲ
ートの出力のいずれかがＬｏｗになり、デコーダ・エネ
ーブル信号ＤＥａあるいはＤＥｂが出力される。例え
ば、ａ７Ｂ，ａ８Ｂ，ａ９Ｂが全てＨｉｇｈの場合に
は、ブロックＲＣ（０）のポート選択回路ＰＳ（０）の
デコーダ・エネーブル信号ＤＥａがＬｏｗになる。ま
た、ｂ７Ｂ，ｂ８Ｂ，ｂ９Ｂが全てＨｉｇｈの場合に
は、ポート選択回路ＰＳ（０）のデコーダ・エネーブル
信号ＤＥｂがＬｏｗになる。さらに、これらの信号ＤＥ
ａ，ＤＥｂとａ６，ａ６Ｂ，ｂ６，ｂ６ＢとのＮＯＲを
とることにより、ポート制御線ＰＡ０，ＰＢ０，ＰＡ
１，ＰＢ１を発生することができる。
【００１７】このようにして出力されるデコーダ・エネ
ーブル信号ＤＥａあるいはＤＥｂはアドレス・マルチプ
レクサＭＸ（ｉ）に入力される。ＤＥａがＬｏｗの時に
は、アドレスａ５−ａ０が選択され、Ｘアドレス・デコ
ーダＸＤ（ｉ）に入力される。また、ＤＥｂがＬｏｗの
時には、アドレスｂ５−ｂ０が選択され、Ｘアドレス・
デコーダＸＤ（ｉ）に入力される。どちらもＬｏｗにな
らない時には、ブロックが非選択状態であるため、アド
レス信号はデコーダに伝達しない。このように、分割さ
れたブロックが、Ａポート、Ｂポートのいずれかのポー
トからのアクセスであるかを事前に判定する手段を設け
ることにより、Ａポート、Ｂポート各々に対して２組の
デコーダを設けなくとも、多ポートのメモリとして動作
させることができる。
ーブル信号ＤＥａあるいはＤＥｂはアドレス・マルチプ
レクサＭＸ（ｉ）に入力される。ＤＥａがＬｏｗの時に
は、アドレスａ５−ａ０が選択され、Ｘアドレス・デコ
ーダＸＤ（ｉ）に入力される。また、ＤＥｂがＬｏｗの
時には、アドレスｂ５−ｂ０が選択され、Ｘアドレス・
デコーダＸＤ（ｉ）に入力される。どちらもＬｏｗにな
らない時には、ブロックが非選択状態であるため、アド
レス信号はデコーダに伝達しない。このように、分割さ
れたブロックが、Ａポート、Ｂポートのいずれかのポー
トからのアクセスであるかを事前に判定する手段を設け
ることにより、Ａポート、Ｂポート各々に対して２組の
デコーダを設けなくとも、多ポートのメモリとして動作
させることができる。
【００１８】また、ＰＣＣ（ｉ）はビット線のイコライ
ズや負荷となるＭＯＳＦＥＴの制御を行うための信号を
発生するための回路である。ここで、ＰＣＣ（ｉ）に入
力される制御信号ＣＸは、各ポートに対するＲｅａｄ／
Ｗｒｉｔｅの種別、イコライズするタイミング信号とを
少なくとも含んでいる。例えば、ビット線ＢＬ０とＢＬ
０Ｂに書き込みを行う場合には、負荷制御信号ＬＣ０を
ＬｏｗからＨｉｇｈにしてＱ１１とＱ１２をオフ状態に
する。これにより、グローバル・ビット線からビット線
をフル振幅で駆動した場合でも、負荷を通して不要なＤ
Ｃ電流が流れることを防止できる。書き込みから読みだ
し動作に移行するときには、ＬＣ０をＬｏｗにしてＱ１
１とＱ１２を導通させるとともに、イコライズ信号ＥＱ
０を一定期間ＬｏｗにしてＱ１５を導通させ、ＢＬ０と
ＢＬ０Ｂの電位を一致させた後、ワード線ＷＬ（ｉ）を
Ｈｉｇｈにすることにより、ビット線への信号の出現を
高速に行うようにしている。以上はＢＬ０，ＢＬ０Ｂに
ついての動作であるが、ＢＬ１，ＢＬ１Ｂについても同
様に行うことができる。これら、２つのうちどのビット
線を制御するかはアドレスａ６あるいはｂ６のＬｏｗ／
Ｈｉｇｈ、およびＲｅａｄ／Ｗｒｉｔｅの組合せによっ
て決定する。
ズや負荷となるＭＯＳＦＥＴの制御を行うための信号を
発生するための回路である。ここで、ＰＣＣ（ｉ）に入
力される制御信号ＣＸは、各ポートに対するＲｅａｄ／
Ｗｒｉｔｅの種別、イコライズするタイミング信号とを
少なくとも含んでいる。例えば、ビット線ＢＬ０とＢＬ
０Ｂに書き込みを行う場合には、負荷制御信号ＬＣ０を
ＬｏｗからＨｉｇｈにしてＱ１１とＱ１２をオフ状態に
する。これにより、グローバル・ビット線からビット線
をフル振幅で駆動した場合でも、負荷を通して不要なＤ
Ｃ電流が流れることを防止できる。書き込みから読みだ
し動作に移行するときには、ＬＣ０をＬｏｗにしてＱ１
１とＱ１２を導通させるとともに、イコライズ信号ＥＱ
０を一定期間ＬｏｗにしてＱ１５を導通させ、ＢＬ０と
ＢＬ０Ｂの電位を一致させた後、ワード線ＷＬ（ｉ）を
Ｈｉｇｈにすることにより、ビット線への信号の出現を
高速に行うようにしている。以上はＢＬ０，ＢＬ０Ｂに
ついての動作であるが、ＢＬ１，ＢＬ１Ｂについても同
様に行うことができる。これら、２つのうちどのビット
線を制御するかはアドレスａ６あるいはｂ６のＬｏｗ／
Ｈｉｇｈ、およびＲｅａｄ／Ｗｒｉｔｅの組合せによっ
て決定する。
【００１９】図４には、ＡポートのアドレスＡａ、Ｂポ
ートのアドレスＡｂ、によって物理的に選択されるメモ
リの箇所を示している。この例では、上位３ビットがバ
ンク（メモリ・ブロック）を、次の１ビットが列選択、
下位６ビットが行（ワード線）の選択を行なうようにし
ている。各アドレスに対して、１２８ビットの入出力を
行なうようにしているので、１０２４ＷＬ×１２８Ｂｉ
ｔ×２ポートのメモリとして動作する。バンク数、ワー
ド線数、列数や入出力ビット数等はここに示した値に限
らず、自由に選択して任意のメモリ容量やワード／ビッ
ト構成をとることができることは自明である。
ートのアドレスＡｂ、によって物理的に選択されるメモ
リの箇所を示している。この例では、上位３ビットがバ
ンク（メモリ・ブロック）を、次の１ビットが列選択、
下位６ビットが行（ワード線）の選択を行なうようにし
ている。各アドレスに対して、１２８ビットの入出力を
行なうようにしているので、１０２４ＷＬ×１２８Ｂｉ
ｔ×２ポートのメモリとして動作する。バンク数、ワー
ド線数、列数や入出力ビット数等はここに示した値に限
らず、自由に選択して任意のメモリ容量やワード／ビッ
ト構成をとることができることは自明である。
【００２０】この構成の２ポートメモリではＡポートの
アドレスとＢポートのアドレスの各上位３ビットが一致
しない限り、言い替えると同じバンクに２つのポートか
ら同時にアクセスがない限り、２つのポートは独立した
メモリとしてアクセスすることができる。図５には２つ
のバンク０と１に対して異なるポートからアクセスした
場合の様子を示す。ポートＡについては、バンク０（ａ
９＝ａ８＝ａ７＝０）の列アドレスａ６＝０に対してＲ
ｅａｄ動作、ポートＢについては、バンク１（ｂ９＝ｂ
８＝０、ｂ７＝１）の列アドレスｂ６＝１に対してＷｒ
ｉｔｅ動作、を行なっている。各ブロック毎に下位６ビ
ットに対応したワード線が選択され、各メモリセルはビ
ット線、さらにはＡポートとＢポートのグローバル・ビ
ット線を介して各ポートの入出力回路に接続される。一
方、上位３ビットが一致した場合の制御としては以下の
２つが考えられる。その１つは、キャッシュメモリへの
アクセスを行なうプロセッサ自身が、事前に検知可能で
あることを利用して、２つのポートのうちの１つのポー
トについては、アドレスを発行しないような制御をする
ことである。その２つめは、メモリのアドレス・デコー
ダに上位３ビットが一致したことを検出する機能を付加
し、その情報に応じて、メモリに対しては２つのポート
のうちの１つのポートのみにアクセスするとともに、上
位３ビットが一致した（バンクが競合した）ことをプロ
セッサ側に知らせる信号を設け、プロセッサ側が、それ
に旨応じた次の処理に移れるように制御することであ
る。バンクが競合する頻度はバンク数に依存する。一般
的には、８バンク以上あれば、ほとんど競合を生じず、
実質的に２ポートのメモリと同等の性能が期待できる。
アドレスとＢポートのアドレスの各上位３ビットが一致
しない限り、言い替えると同じバンクに２つのポートか
ら同時にアクセスがない限り、２つのポートは独立した
メモリとしてアクセスすることができる。図５には２つ
のバンク０と１に対して異なるポートからアクセスした
場合の様子を示す。ポートＡについては、バンク０（ａ
９＝ａ８＝ａ７＝０）の列アドレスａ６＝０に対してＲ
ｅａｄ動作、ポートＢについては、バンク１（ｂ９＝ｂ
８＝０、ｂ７＝１）の列アドレスｂ６＝１に対してＷｒ
ｉｔｅ動作、を行なっている。各ブロック毎に下位６ビ
ットに対応したワード線が選択され、各メモリセルはビ
ット線、さらにはＡポートとＢポートのグローバル・ビ
ット線を介して各ポートの入出力回路に接続される。一
方、上位３ビットが一致した場合の制御としては以下の
２つが考えられる。その１つは、キャッシュメモリへの
アクセスを行なうプロセッサ自身が、事前に検知可能で
あることを利用して、２つのポートのうちの１つのポー
トについては、アドレスを発行しないような制御をする
ことである。その２つめは、メモリのアドレス・デコー
ダに上位３ビットが一致したことを検出する機能を付加
し、その情報に応じて、メモリに対しては２つのポート
のうちの１つのポートのみにアクセスするとともに、上
位３ビットが一致した（バンクが競合した）ことをプロ
セッサ側に知らせる信号を設け、プロセッサ側が、それ
に旨応じた次の処理に移れるように制御することであ
る。バンクが競合する頻度はバンク数に依存する。一般
的には、８バンク以上あれば、ほとんど競合を生じず、
実質的に２ポートのメモリと同等の性能が期待できる。
【００２１】次に、図６の動作タイミング図を用いて、
さらに詳細な動作について説明する、この例では２サイ
クル分を示しており、各サイクルで次のように動作をす
る場合について例示している。
さらに詳細な動作について説明する、この例では２サイ
クル分を示しており、各サイクルで次のように動作をす
る場合について例示している。
【００２２】
第１サイクル
Ａポート：ブロック＝０、ワード線＝０、Ｒｅａｄ動作
Ｂポート：ブロック＝１、ワード線＝６２、Ｗｒｉｔｅ
動作 第２サイクル Ａポート：ブロック＝１、ワード線＝１、Ｒｅａｄ動作 Ｂポート：ブロック＝０、ワード線＝６３、Ｗｒｉｔｅ
動作 時刻ｔ０においてアドレスＡａとＡｂ、および各ポート
に対するＲｅａｄ／Ｗｒｉｔｅの制御をはじめとする制
御情報をメモリに入力される。この例ではＡポートに対
してはＲｅａｄ動作、Ｂポートに対してはＷｒｉｔｅ動
作であるので、Ｂポートに対してはＷｒｉｔｅするデー
タがＢポートのデータ・バスＤｂよりメモリに取り込ま
れる。
動作 第２サイクル Ａポート：ブロック＝１、ワード線＝１、Ｒｅａｄ動作 Ｂポート：ブロック＝０、ワード線＝６３、Ｗｒｉｔｅ
動作 時刻ｔ０においてアドレスＡａとＡｂ、および各ポート
に対するＲｅａｄ／Ｗｒｉｔｅの制御をはじめとする制
御情報をメモリに入力される。この例ではＡポートに対
してはＲｅａｄ動作、Ｂポートに対してはＷｒｉｔｅ動
作であるので、Ｂポートに対してはＷｒｉｔｅするデー
タがＢポートのデータ・バスＤｂよりメモリに取り込ま
れる。
【００２３】メモリ・ブロックＭＢ（０，０）に対して
は、第１サイクルはＡポートへのＲｅａｄ動作であるの
で、ＰＡ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０Ｂ
をグローバル・ビット線対ＧＢＬａ０，ＧＢＬａ０Ｂに
接続するとともに、ＬＣ０をＬｏｗにして、ビット線対
ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを導通させるとと
もに、イコライズ信号ＥＱ０を一定期間（ｔ１か〜ｔ
３）Ｌｏｗにしてビット線対をショートする。その後、
アドレスＡａによって指定されたワード線Ｗ０（０）を
Ｈｉｇｈにして、メモリセルの情報をビット線対に読み
だす。この例では、メモリセルにＨｉｇｈの情報が蓄積
されており、ＢＬ０がＢＬ０Ｂに対して相対的にＨｉｇ
ｈとなるような信号が読みだされている。また、この例
では、ブロック内の他方のビット線対ＢＬ１，ＢＬ１Ｂ
については、ＬＣ１をＬｏｗにすることにより、Ｈｉｇ
ｈ側にプルアップしている。これは、負荷ＭＯＳＦＥＴ
を導通させて、ＢＬ１，ＢＬ１Ｂのいずれかがメモリセ
ルによって放電されないようにすることにより、ビット
線間の容量結合雑音の影響を最小限にすることを目的と
している。しかし、結合容量の影響が小さい場合には、
このようにしなくとも基本的な動作に大きな影響はな
い。第２サイクルはＢポートへのＷｒｉｔｅ動作である
ので、ＰＢ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０
Ｂをグローバル・ビット線対ＧＢＬｂ０，ＧＢＬｂ０Ｂ
に接続するとともに、ＬＣ０をＨｉｇｈにして、ビット
線対ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを非導通にす
る。その後、アドレスＡｂによって指定されたワード線
Ｗ０（６３）をＨｉｇｈにして、ビット線の情報をメモ
リセルに書き込む。
は、第１サイクルはＡポートへのＲｅａｄ動作であるの
で、ＰＡ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０Ｂ
をグローバル・ビット線対ＧＢＬａ０，ＧＢＬａ０Ｂに
接続するとともに、ＬＣ０をＬｏｗにして、ビット線対
ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを導通させるとと
もに、イコライズ信号ＥＱ０を一定期間（ｔ１か〜ｔ
３）Ｌｏｗにしてビット線対をショートする。その後、
アドレスＡａによって指定されたワード線Ｗ０（０）を
Ｈｉｇｈにして、メモリセルの情報をビット線対に読み
だす。この例では、メモリセルにＨｉｇｈの情報が蓄積
されており、ＢＬ０がＢＬ０Ｂに対して相対的にＨｉｇ
ｈとなるような信号が読みだされている。また、この例
では、ブロック内の他方のビット線対ＢＬ１，ＢＬ１Ｂ
については、ＬＣ１をＬｏｗにすることにより、Ｈｉｇ
ｈ側にプルアップしている。これは、負荷ＭＯＳＦＥＴ
を導通させて、ＢＬ１，ＢＬ１Ｂのいずれかがメモリセ
ルによって放電されないようにすることにより、ビット
線間の容量結合雑音の影響を最小限にすることを目的と
している。しかし、結合容量の影響が小さい場合には、
このようにしなくとも基本的な動作に大きな影響はな
い。第２サイクルはＢポートへのＷｒｉｔｅ動作である
ので、ＰＢ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０
Ｂをグローバル・ビット線対ＧＢＬｂ０，ＧＢＬｂ０Ｂ
に接続するとともに、ＬＣ０をＨｉｇｈにして、ビット
線対ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを非導通にす
る。その後、アドレスＡｂによって指定されたワード線
Ｗ０（６３）をＨｉｇｈにして、ビット線の情報をメモ
リセルに書き込む。
【００２４】メモリ・ブロックＭＢ（１，０）に対する
動作も、基本的に上記動作と同様であるので省略する。
動作も、基本的に上記動作と同様であるので省略する。
【００２５】以上の実施例から明らかなように、本発明
によれば単一ポートのメモリセルを用いながら、実質的
に２ポートのメモリ動作を実現することが可能となる。
同種の分割されたメモリを多数個配置しても同様の機能
を得ることができるが、メモリの構成上、本発明では以
下により面積を最小化できるという効果がある。本発明
では、グローバル・ビット線をビット線とは別の配線層
で形成することにより、各ビット線個々に対して入出力
回路を設ける必要がなくなるため、同種のメモリを多数
個配置する場合に比べて、入出力回路の個数を最小にし
てメモリを構成することができる。また、同種のメモリ
を多数個配置する場合には、各メモリへのアドレスバス
やデータバスの配線の引き回しに要する面積が大きくな
る。
によれば単一ポートのメモリセルを用いながら、実質的
に２ポートのメモリ動作を実現することが可能となる。
同種の分割されたメモリを多数個配置しても同様の機能
を得ることができるが、メモリの構成上、本発明では以
下により面積を最小化できるという効果がある。本発明
では、グローバル・ビット線をビット線とは別の配線層
で形成することにより、各ビット線個々に対して入出力
回路を設ける必要がなくなるため、同種のメモリを多数
個配置する場合に比べて、入出力回路の個数を最小にし
てメモリを構成することができる。また、同種のメモリ
を多数個配置する場合には、各メモリへのアドレスバス
やデータバスの配線の引き回しに要する面積が大きくな
る。
【００２６】本発明のメモリ構成では同一のサブアレー
に対しては同時にアクセスすることはできない。しか
し、サブアレーの数がある程度以上大きければ、同一の
サブアレーにアクセスする確率は減り、多ポートにした
ことによる性能向上が支配的になる。
に対しては同時にアクセスすることはできない。しか
し、サブアレーの数がある程度以上大きければ、同一の
サブアレーにアクセスする確率は減り、多ポートにした
ことによる性能向上が支配的になる。
【００２７】さらに本発明によれば、ビット線が多分割
されるため、グローバルビット線の寄生容量が減少し、
高速化や低消費電力化が図れる。
されるため、グローバルビット線の寄生容量が減少し、
高速化や低消費電力化が図れる。
【００２８】図７にはこれまで述べてきた２ポートＲＡ
Ｍの模式図を示している。この例では、２ビット線対に
対して、それとは異なる配線層で２対のグローバル・ビ
ット線対を配置し、その各々を２ポートに対応させてい
るが、図８のように、４ビット線対に対して２対のグロ
ーバル・ビット線対を配置し、その各々を２ポートに対
応させても良い。こうすることにより、グローバル・ビ
ット線対の配線ピッチをビット線対の配線ピッチの１／
２にすることができる。したがって、グローバル・ビッ
ト線間の容量結合雑音を軽減することができる。また、
図８に示すように、グローバル・ビット線間にグローバ
ル・ビット線と同じ配線層でシールド線を挿入し、さら
に容量結合雑音を減らすこともできる。この例に限ら
ず、スイッチ部と制御法の工夫によってグローバル・ビ
ット線対のピッチはビット線対のピッチの任意の整数倍
に設定することが可能であり、グローバル・ビット線を
ピッチの緩い上層配線で形成することが可能である。
Ｍの模式図を示している。この例では、２ビット線対に
対して、それとは異なる配線層で２対のグローバル・ビ
ット線対を配置し、その各々を２ポートに対応させてい
るが、図８のように、４ビット線対に対して２対のグロ
ーバル・ビット線対を配置し、その各々を２ポートに対
応させても良い。こうすることにより、グローバル・ビ
ット線対の配線ピッチをビット線対の配線ピッチの１／
２にすることができる。したがって、グローバル・ビッ
ト線間の容量結合雑音を軽減することができる。また、
図８に示すように、グローバル・ビット線間にグローバ
ル・ビット線と同じ配線層でシールド線を挿入し、さら
に容量結合雑音を減らすこともできる。この例に限ら
ず、スイッチ部と制御法の工夫によってグローバル・ビ
ット線対のピッチはビット線対のピッチの任意の整数倍
に設定することが可能であり、グローバル・ビット線を
ピッチの緩い上層配線で形成することが可能である。
【００２９】以上、本発明を２ポートのメモリに適用し
た例を示してきたが、グローバル・ビット線とスイッチ
の構成を工夫すれば、３ポート以上のメモリも同様に構
成できる。
た例を示してきたが、グローバル・ビット線とスイッチ
の構成を工夫すれば、３ポート以上のメモリも同様に構
成できる。
【００３０】図９は本発明による多ポートＲＡＭの構成
の他の一実施例である。この例では、メモリセルを、１
つのＭＯＳＦＥＴと１つの容量とからなるダイナミック
メモリで構成した。同図において、ＭＣはメモリセル、
ＰＣ０、ＰＣ１はプリチャージ回路、ＳＡ０，ＳＡ１は
センスアンプである。このように、ダイナミックメモリ
を用いた場合でも、メモリセルの微小信号をビット線に
読みだし、センスアンプで増幅した後にビット線とグロ
ーバル・ビット線を接続するような手順を踏まえれば、
先の実施例同様、本発明を適用することができる。
の他の一実施例である。この例では、メモリセルを、１
つのＭＯＳＦＥＴと１つの容量とからなるダイナミック
メモリで構成した。同図において、ＭＣはメモリセル、
ＰＣ０、ＰＣ１はプリチャージ回路、ＳＡ０，ＳＡ１は
センスアンプである。このように、ダイナミックメモリ
を用いた場合でも、メモリセルの微小信号をビット線に
読みだし、センスアンプで増幅した後にビット線とグロ
ーバル・ビット線を接続するような手順を踏まえれば、
先の実施例同様、本発明を適用することができる。
【００３１】以上述べてきたように、異なるサブアレー
に対して、多ポート構成のグローバルビット線を介して
独立にｒｅａｄ／ｗｒｉｔｅを行うような構成をとるこ
とにより、単一ポートのメモリセルを用いながら、実質
的に多ポートメモリに相当する機能を、単一ポートＲＡ
Ｍに対して最小の面積増加で実現することができる。さ
らには、ビット線が多分割構成になるため、グローバル
ビット線の寄生容量が減少し、高速化や低消費電力化を
図ることができる。また、グローバルビット線の配線ピ
ッチをビット線の配線ピッチよりも緩くすることが可能
になるため、ビット線間の容量結合雑音を低減できる。
さらには異なるポートに対応するグローバルビット線間
にグローバルビット線と同じ配線層でシールド線を配す
ることができるため、ビット線間の容量結合雑音はほと
んど無視できる程度まで小さくすることができる。
に対して、多ポート構成のグローバルビット線を介して
独立にｒｅａｄ／ｗｒｉｔｅを行うような構成をとるこ
とにより、単一ポートのメモリセルを用いながら、実質
的に多ポートメモリに相当する機能を、単一ポートＲＡ
Ｍに対して最小の面積増加で実現することができる。さ
らには、ビット線が多分割構成になるため、グローバル
ビット線の寄生容量が減少し、高速化や低消費電力化を
図ることができる。また、グローバルビット線の配線ピ
ッチをビット線の配線ピッチよりも緩くすることが可能
になるため、ビット線間の容量結合雑音を低減できる。
さらには異なるポートに対応するグローバルビット線間
にグローバルビット線と同じ配線層でシールド線を配す
ることができるため、ビット線間の容量結合雑音はほと
んど無視できる程度まで小さくすることができる。
【００３２】
【発明の効果】本発明による多ポートＲＡＭは、単一ポ
ートのメモリセルによる複数のメモリブロックを多ポー
ト構成のグローバルビット線によって接続し、メモリブ
ロック内のビット線を上記グローバルビット線に選択的
に接続することにより、高集積性を保ったまま、実質的
に複数のポートから同時並列にＲｅａｄ／Ｗｒｉｔｅす
ることを可能にする多ポートＲＡＭを提供することにあ
る。
ートのメモリセルによる複数のメモリブロックを多ポー
ト構成のグローバルビット線によって接続し、メモリブ
ロック内のビット線を上記グローバルビット線に選択的
に接続することにより、高集積性を保ったまま、実質的
に複数のポートから同時並列にＲｅａｄ／Ｗｒｉｔｅす
ることを可能にする多ポートＲＡＭを提供することにあ
る。
【００３３】
【図１】本発明による多ポートＲＡＭの構成図。
【図２】図１のメモリセルの構成例を示す回路図。
【図３】図１のポート選択回路ＰＳ（ｉ）の構成例を示
す回路図。
す回路図。
【図４】図１の実施例のアドレスとメモリの選択箇所の
対応図。
対応図。
【図５】図１において２ポートからのアクセス箇所を示
す図。
す図。
【図６】図１の実施例の動作タイミング図。
【図７】図１の２ポートＲＡＭの模式図。
【図８】他の２ポートＲＡＭの実施例の模式図。
【図９】ダイナミックメモリに本発明を適用した例を示
す図。
す図。
【図１０】従来の２ポートＲＡＭのメモリセルの構成例
を示す回路図。
を示す回路図。
ＭＢ（ｉ，ｊ）…メモリ・ブロック、ＭＡ（ｉ，ｊ）…
メモリ・アレー ＰＣ（ｉ，ｊ）…プリチャージ回路、ＳＷ（ｉ，ｊ）…
ビット線選択回路 ＭＣ…メモリセル、ＢＬ，ＢＬＢ…ビット線、ＥＱ…イ
コライズ信号線 ＬＣ…負荷制御線、ＰＡ，ＰＢ…ポート制御線 ＧＢＬａ，ＧＢＬａＢ…Ａポート用グローバル・ビット
線 ＧＢＬｂ，ＧＢＬｂＢ…Ｂポート用グローバル・ビット
線 ＲＣ（ｉ）…ロウ制御回路、ＰＣＣ（ｉ）…プリチャー
ジ制御回路 ＭＸ（ｉ）…アドレス・マルチプレクサ、ＸＤ（ｉ）…
Ｘアドレス・デコーダ ＰＳ（ｉ）…ポート選択回路、ＩＯＣ（ｊ）…入出力制
御回路 ＩＯａ（ｊ）…Ａポート入出力回路、ＩＯｂ（ｊ）…Ｂ
ポート入出力回路 Ａａ…Ａポート用アドレス・バス、Ａｂ…Ｂポート用ア
ドレス・バス Ｄａ…Ａポート用データ・バス、Ｄｂ…Ｂポート用デー
タ・バス ＣＸ…ロウ系制御信号、ＣＹ…カラム系制御信号。
メモリ・アレー ＰＣ（ｉ，ｊ）…プリチャージ回路、ＳＷ（ｉ，ｊ）…
ビット線選択回路 ＭＣ…メモリセル、ＢＬ，ＢＬＢ…ビット線、ＥＱ…イ
コライズ信号線 ＬＣ…負荷制御線、ＰＡ，ＰＢ…ポート制御線 ＧＢＬａ，ＧＢＬａＢ…Ａポート用グローバル・ビット
線 ＧＢＬｂ，ＧＢＬｂＢ…Ｂポート用グローバル・ビット
線 ＲＣ（ｉ）…ロウ制御回路、ＰＣＣ（ｉ）…プリチャー
ジ制御回路 ＭＸ（ｉ）…アドレス・マルチプレクサ、ＸＤ（ｉ）…
Ｘアドレス・デコーダ ＰＳ（ｉ）…ポート選択回路、ＩＯＣ（ｊ）…入出力制
御回路 ＩＯａ（ｊ）…Ａポート入出力回路、ＩＯｂ（ｊ）…Ｂ
ポート入出力回路 Ａａ…Ａポート用アドレス・バス、Ａｂ…Ｂポート用ア
ドレス・バス Ｄａ…Ａポート用データ・バス、Ｄｂ…Ｂポート用デー
タ・バス ＣＸ…ロウ系制御信号、ＣＹ…カラム系制御信号。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−300492（ＪＰ，Ａ)
特開 平７−29376（ＪＰ，Ａ)
特開 平10−106269（ＪＰ，Ａ)
特開2002−109884（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401
G11C 11/41
Claims (9)
- 【請求項１】第１方向に延在する複数の第１ビット線
と、前記第１方向と交差する第２方向に延在する複数の
第１ワード線と、前記複数の第１ビット線と前記複数の
第１ワード線との交点に配置された複数の第１メモリセ
ルとを含む第１メモリセルブロックと、前記第１方向に延在し、前記複数の第１ビット線とは異
なる配線層に形成された第１グローバルビット線と、 前記第１方向に延在し、前記複数の第１ビット線とは異
なる配線層に形成された第２グローバルビット線と、 前記複数の第１ビット線のそれぞれと前記第１グローバ
ルビット線とを接続する複数の第１スイッチと、 前記複数の第１ビット線のそれぞれと前記第２グローバ
ルビット線とを接続する複数の第２スイッチと、前記複数の第１スイッチと前記複数の第２スイッチとを
制御し、前記第１メモリセルへのアクセスを行うグロー
バルビット線として前記第１グローバルビット線及び前
記第２グローバルビット線のいずれか一方を選択する第
１選択回路とを有する 半導体装置。 - 【請求項２】 請求項１において、 前記第１選択回路は第１のアクセスによる第１アドレス
及び第２のアクセスによる第２アドレスとが入力され、
前記第１アドレスまたは前記第２アドレスが前記第１メ
モリセルブロックに含まれる第１メモリセルを指定する
場合に、前記第１メモリセルへのアクセスを行うグロー
バルビット線を選択するために、前記複数の第１スイッ
チと前記複数の第２スイッチとを制御する半導体装置。 - 【請求項３】 請求項２において、 前記第１メモリセルブロックに含まれる前記複数の第１
ワード線のいずれか一本を選択する第１アドレスデコー
ダを有し、 前記第１アドレスデコーダは前記第１メモリセルブロッ
クに含まれる第１メモリセルを指定する前記第１アドレ
スまたは前記第２アドレスの一方をデコードする半導体
装置。 - 【請求項４】 請求項３において、 前記第１アドレスデコーダと前記第１選択回路とにアド
レスを入力する第１アドレスバスと第２アドレスバスと
を有する半導体装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記第１方向に延在する複数の第２ビット線と、前記第
２方向に延在する複数の第２ワード線と、前記複数の第
２ビット線と前記複数の第２ワード線との交点に配置さ
れた複数の第２メモリセルとを含む第２メモリセルブロ
ックと、 前記複数の第２ビット線のそれぞれと前記第１グローバ
ルビット線とを接続する複数の第３スイッチと、 前記複数の第２ビット線のそれぞれと前記第２グローバ
ルビット線とを接続する複数の第４スイッチと、 前記複数の第３スイッチと前記複数の第４スイッチとを
制御し、前記第２メモリセルへのアクセスを行うグロー
バルビット線として前記第１グローバルビット線及び前
記第２グローバルビット線のいずれか一方を選択する第
２選択回路とを有する半導体装置。 - 【請求項６】 請求項５において、 前記第２選択回路は前記第１アドレス及び前記第２アド
レスとが入力され、前記第１アドレスまたは前記第２ア
ドレスが前記第２メモリセルブロックに含まれる第２メ
モリセルを指定する場合に、前記第２メモリセルへのア
クセスを行うグローバルビット線を選択するために、前
記複数の第３スイッチと前記複数の第４スイッチとを制
御する半導体装置。 - 【請求項７】 請求項６において、 前記第２メモリセルブロックに含まれる前記複数の第２
ワード線のいずれか一本を選択する第２アドレスデコー
ダを有し、 前記第２アドレスデコーダは前記第２メモリセルブロッ
クに含まれる第２メモリセルを指定する前記第１アドレ
スまたは前記第２アドレスの一方をデコードする半導体
装置。 - 【請求項８】 請求項１乃至７において、 前記第１メモリセルは単一ポートのメモリセルである半
導体装置。 - 【請求項９】 請求項１乃至８において、 前記第１ビット線は対となる相補第１ビット線と、 前記第１グローバルビット線は対となる相補第１グロー
バルビット線と、 前記第２グローバルビット線は対となる相補第２グロー
バルビット線とを有し、 前記第１メモリセルはＳＲＡＭメモリセルである半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01668695A JP3497904B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01668695A JP3497904B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003200842A Division JP3992145B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212776A JPH08212776A (ja) | 1996-08-20 |
| JP3497904B2 true JP3497904B2 (ja) | 2004-02-16 |
Family
ID=11923207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01668695A Expired - Fee Related JP3497904B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19740695C2 (de) * | 1997-09-16 | 2002-11-21 | Infineon Technologies Ag | Datenspeicher mit Mehrebenenhierarchie |
| US6362990B1 (en) * | 1999-09-10 | 2002-03-26 | Sibercore Technologies | Three port content addressable memory device and methods for implementing the same |
| JP4673008B2 (ja) * | 2004-06-11 | 2011-04-20 | 株式会社リコー | 半導体記憶装置 |
| KR100745368B1 (ko) * | 2005-11-22 | 2007-08-02 | 삼성전자주식회사 | 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치 |
| KR100655081B1 (ko) * | 2005-12-22 | 2006-12-08 | 삼성전자주식회사 | 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 |
| JP2006173643A (ja) * | 2006-01-12 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
| US7606057B2 (en) * | 2006-05-31 | 2009-10-20 | Arm Limited | Metal line layout in a memory cell |
| JP6308831B2 (ja) * | 2014-03-25 | 2018-04-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1995
- 1995-02-03 JP JP01668695A patent/JP3497904B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08212776A (ja) | 1996-08-20 |
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