JP3992145B2

JP3992145B2 - 半導体装置

Info

Publication number: JP3992145B2
Application number: JP2003200842A
Authority: JP
Inventors: 儀延中込; 大橘
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-24
Filing date: 2003-07-24
Publication date: 2007-10-17
Anticipated expiration: 2022-10-17
Also published as: JP2004055130A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体多ポートメモリに関するもので、特に高集積性、高速性、低電力性および低雑音性に優れた半導体多ポートメモリに関する。
【０００２】
【従来の技術】
マイクロプロセッサの高性能化は、クロック周波数の増大とスーパスカラなどの並列処理によって達成されてきている。また同時に、プロセッサチップ上に大容量のレジスタやキャッシュメモリを搭載することにより、性能向上を図っている。現在のマイクロプロセッサにおいては、レジスタに関しては多ポートＲＡＭ(RAM=Random Access Memory)を用いて、複数のレジスタ間演算を並列処理することが一般的である。
【０００３】
多ポートＲＡＭを実現するための一つの方法はメモリセルに工夫を加えることである。レジスタへの適用例が、例えば非特許文献１において論じられている。この例では６−ｒｅａｄ，４−ｗｒｉｔｅのレジスタファイルの例が示されている。複数のｒｅａｄ用および複数のｗｒｉｔｅ用の各ポート毎にワード線とビット線、さらには選択用のＭＯＳＦＥＴとを設けて複数のポートから独立してｒｅａｄ／ｗｒｉｔｅできるようにしている。図１０に、この技術による２ポートＲＡＭのメモリセルを示す。通常の単一ポートＲＡＭのメモリセルに対して、ワード線ＷＬとビット線ＢＬの本数が２倍になる。また、メモリセルの蓄積ノードとビット線を接続するためのＭＯＳＦＥＴの数も２倍となるため、メモリセルの面積は単一ポートのメモリセルの面積に比べて、約２倍程度に大きくなってしまう。
【０００４】
しかし一方、キャッシュメモリについては通常の単一ポートＲＡＭを用いるのが一般的であった。これは、多ポートＲＡＭのメモリセルは通常の単一ポートＲＡＭのメモリセルの面積よりも大きくなってしまい、キャッシュメモリのような比較的大容量のメモリは大きな面積を占有してしまうためである。しかし、今後さらにプロセッサの性能向上を図っていくためには、キャッシュメモリも多ポート化し、ロード、ストア命令が並列処理できるようにすることが重要になってくる。
【０００５】
このため、物理的には単一ポートＲＡＭのメモリセルを用いながら、多ポートＲＡＭとして動作させるキャッシュメモリが、例えば非特許文献２において論じられている。このＲＡＭでは、プロセッサの１サイクルの間に３サイクルのメモリ動作を行わせることにより、実質的に３ポートのＲＡＭとして働くようにしている。
【非特許文献１】
Hara、外１２名、「0.5 um BiCMOS Standard Cell Macros Including 0.5W 3ns Register File and 0.6W 5ns 32kB Cache」、ダイジェスト・オブ・テクニカル・ペーパーズ、１９９２アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス、１９９２年２月、pp.46-47
【非特許文献２】
Braceras、外６名、「A 200MHz Internal / 66MHz External 64kB Embedded Virtual Three-Port Cache SRAM」、ダイジェスト・オブ・テクニカル・ペーパーズ、１９９４アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス、１９９４年２月、p.262-263
【０００６】
【発明が解決しようとする課題】
しかし、上記従来技術のうち、メモリセルとして、レジスタに用いられているような物理的な多ポートのメモリセルを用いると、キャッシュメモリの集積度が著しく低下してしまい、キャッシュ容量の低下によってプロセッサの性能低下を招くため、本来の目的から逸脱してしまうという問題があった。また、ｒｅａｄの高速化のためにビット線を低振幅で動作させると、ｒｅａｄをしている隣のビット線にフル振幅でｗｒｉｔｅした場合、隣接ビット線間の結合容量によって、ｒｅａｄの速度が遅くなったり、ｒｅａｄが誤動作を起こしたりするという問題もあった。
【０００７】
また、ＲＡＭをマイクロプロセッサの整数倍の周期で動作させる従来技術においては、プロセッサの周波数に比例してＲＡＭの速度を向上させることが実質困難になってくる。上記従来技術では、プロセッサの動作周波数は６６ＭＨｚ、ＲＡＭは２００ＭＨｚで動作するが、最近のプロセッサの動作周波数は３００ＭＨｚを超えるものも出てきており、ＲＡＭをその２倍、３倍の周波数で動作させることは実質的に困難である。
【０００８】
本発明の目的は、高集積性を維持したまま、実質的に複数のポートから同時並列にＲｅａｄ／Ｗｒｉｔｅすることを可能にする多ポートＲＡＭを提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明による多ポートＲＡＭにおいては、ビット線を多分割するようにメモリセルアレーを複数のサブアレー（バンク）に分割し、各サブアレー内のビット線とは別の配線層によって形成したグローバルビット線を並行に配置した。また、グローバルビット線は多ポート構成とし、各サブアレー毎に特定のビット線を多ポートのうちの１つのポートに対応するグローバルビット線に選択的に接続する手段を設けた。
【００１０】
上記の構成によれば、異なるサブアレーに対して、多ポート構成のグローバルビット線を介して独立にｒｅａｄ／ｗｒｉｔｅを行うことができるようになる。この構成では同一のサブアレーに対しては同時にアクセスすることはできない。しかし、サブアレーの数がある程度以上大きければ、同一のサブアレーにアクセスする確率は減り、多ポートにしたことによる性能向上が支配的になる。また、メモリセルは通常の単一ポートのメモリセルを用いているため、通常の単一ポートＲＡＭに対する面積増加は極めて小さくすることができる。
【００１１】
さらには、ビット線が多分割されるため、グローバルビット線の寄生容量が減少し、高速性や低消費電力性の面でも優れる。
【００１２】
また、グローバルビット線の配線ピッチをビット線の配線ピッチよりも緩くすることが可能になるため、ビット線間の容量結合雑音を低減できる。さらには異なるポートに対応するグローバルビット線間にグローバルビット線と同じ配線層でシールド線を配することができるため、ビット線間の容量結合雑音はほとんど無視できる程度まで小さくすることができる。
【００１３】
【発明の実施の形態】
図１は本発明による多ポートＲＡＭの構成の一実施例である。同図において、ＭＢ（ｉ，ｊ）はメモリ・ブロック、ＭＡ（ｉ，ｊ）はメモリ・アレー、ＰＣ（ｉ，ｊ）はプリチャージ回路、ＳＷ（ｉ，ｊ）はビット線選択回路、ＭＣはメモリセル、ＢＬ，ＢＬＢはビット線、ＥＱはイコライズ信号線、ＬＣは負荷制御線、ＰＡ，ＰＢはポート制御線、ＧＢＬａ，ＧＢＬａＢはＡポート用グローバル・ビット線、ＧＢＬｂ，ＧＢＬｂＢはＢポート用グローバル・ビット線、ＲＣ（ｉ）はロウ制御回路、ＰＣＣ（ｉ）はプリチャージ制御回路、ＭＸ（ｉ）はアドレス・マルチプレクサ、ＸＤ（ｉ）はＸアドレス・デコーダ、ＰＳ（ｉ）はポート選択回路、ＩＯＣ（ｊ）は入出力制御回路、ＩＯａ（ｊ）はＡポート入出力回路、ＩＯｂ（ｊ）はＢポート入出力回路、ＡａはＡポート用アドレス・バス、ＡｂはＢポート用アドレス・バス、ＤａはＡポート用データ・バス、ＤｂはＢポート用データ・バス、ＣＸはロウ系制御信号、ＣＹはカラム系制御信号である。
【００１４】
メモリセル・アレーＭＡ（ｉ，ｊ）はアドレスａ５−ａ０またはｂ５−ｂ０のいずれか６ビットでデコードされる６４本のワード線と、ａ６またはｂ６でデコードされる２つのデータ線対、およびそれらの交点に配された複数のメモリセルＭＣとから構成される。この例では、メモリセルとして、図２に示されるように、２つのインバータと２つの選択用のＭＯＳＦＥＴとからなる一般的なＳＲＡＭのメモリセルを用いているが、これに限らず同等の情報記憶機能を有する単一ポートのメモリセルを用いても構わない。ビット線ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂとグローバル・ビット線ＧＢＬａ０，ＧＢＬａ０Ｂ，ＧＢＬｂ０，ＧＢＬｂ０Ｂとは平行に配されるが、それぞれ異なる配線層で形成されており、実際にはグローバル・ビット線はメモリセルの上部に形成される。
【００１５】
ビット線選択回路ＳＷ（ｉ，ｊ）は各メモリ・ブロックのビット線をＡポート、Ｂポートいずれかのグローバル・ビット線に接続するように、ＭＯＳＦＥＴＱ１ーＱ８によるスイッチで構成されている。これらのスイッチはポート制御線ＰＡ０，ＰＢ０，ＰＡ１，ＰＢ１で制御される。例えば、ＰＡ０がＬｏｗで他の信号がＨｉｇｈの場合にはＱ１とＱ３がオンし、ＢＬ０がＧＢＬａ０に、ＢＬ０ＢがＧＢＬａ０Ｂに、それぞれ接続される。また、ＰＢ０がＬｏｗの場合、ＢＬ０がＧＢＬｂ０に、ＢＬ０ＢがＧＢＬｂ０Ｂに、それぞれ接続される。このように、ＰＡ０、ＰＢ０いずれの信号をＬｏｗにするかで、ビット線対ＢＬ０、ＢＬ０ＢをＡポートかＢポートのいずれかのグローバルビット線に接続するかを選択することが出来る。同様に、ＰＡ１、ＰＢ１いずれの信号をＬｏｗにするかで、ビット線対ＢＬ１、ＢＬ１ＢをＡポートかＢポートのいずれかのグローバル・ビット線に接続するかを選択することが出来る。この実施例では、スイッチとしてＰチャネルのＭＯＳＦＥＴを用いたが、例えばＮチャネルとＰチャネルのＭＯＳＦＥＴを並列に接続してスイッチを構成すれば、しきい値電圧分の電圧降下がなくなるので、書き込みの速度やマージンを改善することができる。また、この例のようにＭＯＳＦＥＴを用いなくとも、実質的にスイッチの動作をする素子を用いても良いことは自明である。
【００１６】
ポート選択回路ＰＳ（ｉ）の構成例を図３に示す。２つの３入力ＮＡＮＤゲートと４つの２入力ＮＯＲゲートから構成される。この例では、ブロック選択をａ９−ａ７あるいはｂ９−ｂ７の３ビットで行なっている。Ａポート、Ｂポートのいずれかのアドレスの組合せによって、そのブロックが選択されると、ＮＡＮＤゲートの出力のいずれかがＬｏｗになり、デコーダ・エネーブル信号ＤＥａあるいはＤＥｂが出力される。例えば、ａ７Ｂ，ａ８Ｂ，ａ９Ｂが全てＨｉｇｈの場合には、ブロックＲＣ（０）のポート選択回路ＰＳ（０）のデコーダ・エネーブル信号ＤＥａがＬｏｗになる。また、ｂ７Ｂ，ｂ８Ｂ，ｂ９Ｂが全てＨｉｇｈの場合には、ポート選択回路ＰＳ（０）のデコーダ・エネーブル信号ＤＥｂがＬｏｗになる。さらに、これらの信号ＤＥａ，ＤＥｂとａ６，ａ６Ｂ，ｂ６，ｂ６ＢとのＮＯＲをとることにより、ポート制御線ＰＡ０，ＰＢ０，ＰＡ１，ＰＢ１を発生することができる。
【００１７】
このようにして出力されるデコーダ・エネーブル信号ＤＥａあるいはＤＥｂはアドレス・マルチプレクサＭＸ（ｉ）に入力される。ＤＥａがＬｏｗの時には、アドレスａ５−ａ０が選択され、Ｘアドレス・デコーダＸＤ（ｉ）に入力される。また、ＤＥｂがＬｏｗの時には、アドレスｂ５−ｂ０が選択され、Ｘアドレス・デコーダＸＤ（ｉ）に入力される。どちらもＬｏｗにならない時には、ブロックが非選択状態であるため、アドレス信号はデコーダに伝達しない。このように、分割されたブロックが、Ａポート、Ｂポートのいずれかのポートからのアクセスであるかを事前に判定する手段を設けることにより、Ａポート、Ｂポート各々に対して２組のデコーダを設けなくとも、多ポートのメモリとして動作させることができる。
【００１８】
また、ＰＣＣ（ｉ）はビット線のイコライズや負荷となるＭＯＳＦＥＴの制御を行うための信号を発生するための回路である。ここで、ＰＣＣ（ｉ）に入力される制御信号ＣＸは、各ポートに対するＲｅａｄ／Ｗｒｉｔｅの種別、イコライズするタイミング信号とを少なくとも含んでいる。例えば、ビット線ＢＬ０とＢＬ０Ｂに書き込みを行う場合には、負荷制御信号ＬＣ０をＬｏｗからＨｉｇｈにしてＱ１１とＱ１２をオフ状態にする。これにより、グローバル・ビット線からビット線をフル振幅で駆動した場合でも、負荷を通して不要なＤＣ電流が流れることを防止できる。書き込みから読みだし動作に移行するときには、ＬＣ０をＬｏｗにしてＱ１１とＱ１２を導通させるとともに、イコライズ信号ＥＱ０を一定期間ＬｏｗにしてＱ１５を導通させ、ＢＬ０とＢＬ０Ｂの電位を一致させた後、ワード線ＷＬ（ｉ）をＨｉｇｈにすることにより、ビット線への信号の出現を高速に行うようにしている。以上はＢＬ０，ＢＬ０Ｂについての動作であるが、ＢＬ１，ＢＬ１Ｂについても同様に行うことができる。これら、２つのうちどのビット線を制御するかはアドレスａ６あるいはｂ６のＬｏｗ／Ｈｉｇｈ、およびＲｅａｄ／Ｗｒｉｔｅの組合せによって決定する。
【００１９】
図４には、ＡポートのアドレスＡａ、ＢポートのアドレスＡｂ、によって物理的に選択されるメモリの箇所を示している。この例では、上位３ビットがバンク（メモリ・ブロック）を、次の１ビットが列選択、下位６ビットが行（ワード線）の選択を行なうようにしている。各アドレスに対して、１２８ビットの入出力を行なうようにしているので、１０２４ＷＬ×１２８Ｂｉｔ×２ポートのメモリとして動作する。バンク数、ワード線数、列数や入出力ビット数等はここに示した値に限らず、自由に選択して任意のメモリ容量やワード／ビット構成をとることができることは自明である。
【００２０】
この構成の２ポートメモリではＡポートのアドレスとＢポートのアドレスの各上位３ビットが一致しない限り、言い替えると同じバンクに２つのポートから同時にアクセスがない限り、２つのポートは独立したメモリとしてアクセスすることができる。図５には２つのバンク０と１に対して異なるポートからアクセスした場合の様子を示す。ポートＡについては、バンク０（ａ９＝ａ８＝ａ７＝０）の列アドレスａ６＝０に対してＲｅａｄ動作、ポートＢについては、バンク１（ｂ９＝ｂ８＝０、ｂ７＝１）の列アドレスｂ６＝１に対してＷｒｉｔｅ動作、を行なっている。各ブロック毎に下位６ビットに対応したワード線が選択され、各メモリセルはビット線、さらにはＡポートとＢポートのグローバル・ビット線を介して各ポートの入出力回路に接続される。一方、上位３ビットが一致した場合の制御としては以下の２つが考えられる。その１つは、キャッシュメモリへのアクセスを行なうプロセッサ自身が、事前に検知可能であることを利用して、２つのポートのうちの１つのポートについては、アドレスを発行しないような制御をすることである。その２つめは、メモリのアドレス・デコーダに上位３ビットが一致したことを検出する機能を付加し、その情報に応じて、メモリに対しては２つのポートのうちの１つのポートのみにアクセスするとともに、上位３ビットが一致した（バンクが競合した）ことをプロセッサ側に知らせる信号を設け、プロセッサ側が、それに旨応じた次の処理に移れるように制御することである。バンクが競合する頻度はバンク数に依存する。一般的には、８バンク以上あれば、ほとんど競合を生じず、実質的に２ポートのメモリと同等の性能が期待できる。
【００２１】
次に、図６の動作タイミング図を用いて、さらに詳細な動作について説明する。この例では２サイクル分を示しており、各サイクルで次のように動作をする場合について例示している。
【００２２】
第１サイクル
Ａポート：ブロック＝０、ワード線＝０、Ｒｅａｄ動作
Ｂポート：ブロック＝１、ワード線＝６２、Ｗｒｉｔｅ動作
第２サイクル
Ａポート：ブロック＝１、ワード線＝１、Ｒｅａｄ動作
Ｂポート：ブロック＝０、ワード線＝６３、Ｗｒｉｔｅ動作
時刻ｔ０においてアドレスＡａとＡｂ、および各ポートに対するＲｅａｄ／Ｗｒｉｔｅの制御をはじめとする制御情報をメモリに入力される。この例ではＡポートに対してはＲｅａｄ動作、Ｂポートに対してはＷｒｉｔｅ動作であるので、Ｂポートに対してはＷｒｉｔｅするデータがＢポートのデータ・バスＤｂよりメモリに取り込まれる。
【００２３】
メモリ・ブロックＭＢ（０，０）に対しては、第１サイクルはＡポートへのＲｅａｄ動作であるので、ＰＡ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０Ｂをグローバル・ビット線対ＧＢＬａ０，ＧＢＬａ０Ｂに接続するとともに、ＬＣ０をＬｏｗにして、ビット線対ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを導通させるとともに、イコライズ信号ＥＱ０を一定期間（ｔ１か〜ｔ３）Ｌｏｗにしてビット線対をショートする。その後、アドレスＡａによって指定されたワード線Ｗ０（０）をＨｉｇｈにして、メモリセルの情報をビット線対に読みだす。この例では、メモリセルにＨｉｇｈの情報が蓄積されており、ＢＬ０がＢＬ０Ｂに対して相対的にＨｉｇｈとなるような信号が読みだされている。また、この例では、ブロック内の他方のビット線対ＢＬ１，ＢＬ１Ｂについては、ＬＣ１をＬｏｗにすることにより、Ｈｉｇｈ側にプルアップしている。これは、負荷ＭＯＳＦＥＴを導通させて、ＢＬ１，ＢＬ１Ｂのいずれかがメモリセルによって放電されないようにすることにより、ビット線間の容量結合雑音の影響を最小限にすることを目的としている。しかし、結合容量の影響が小さい場合には、このようにしなくとも基本的な動作に大きな影響はない。第２サイクルはＢポートへのＷｒｉｔｅ動作であるので、ＰＢ０をＬｏｗにしてビット線対ＢＬ０，ＢＬ０Ｂをグローバル・ビット線対ＧＢＬｂ０，ＧＢＬｂ０Ｂに接続するとともに、ＬＣ０をＨｉｇｈにして、ビット線対ＢＬ０，ＢＬ０Ｂの負荷ＭＯＳＦＥＴを非導通にする。その後、アドレスＡｂによって指定されたワード線Ｗ０（６３）をＨｉｇｈにして、ビット線の情報をメモリセルに書き込む。
【００２４】
メモリ・ブロックＭＢ（１，０）に対する動作も、基本的に上記動作と同様であるので省略する。
【００２５】
以上の実施例から明らかなように、本発明によれば単一ポートのメモリセルを用いながら、実質的に２ポートのメモリ動作を実現することが可能となる。同種の分割されたメモリを多数個配置しても同様の機能を得ることができるが、メモリの構成上、本発明では以下により面積を最小化できるという効果がある。本発明では、グローバル・ビット線をビット線とは別の配線層で形成することにより各ビット線個々に対して入出力回路を設ける必要がなくなるため、同種のメモリを多数個配置する場合に比べて、入出力回路の個数を最小にしてメモリを構成することができる。また、同種のメモリを多数個配置する場合には、各メモリへのアドレスバスやデータバスの配線の引き回しに要する面積が大きくなる。
【００２６】
本発明のメモリ構成では同一のサブアレーに対しては同時にアクセスすることはできない。しかし、サブアレーの数がある程度以上大きければ、同一のサブアレーにアクセスする確率は減り、多ポートにしたことによる性能向上が支配的になる。
【００２７】
さらに本発明によれば、ビット線が多分割されるため、グローバル・ビット線の寄生容量が減少し、高速化や低消費電力化が図れる。
【００２８】
図７にはこれまで述べてきた２ポートＲＡＭの模式図を示している。この例では、２ビット線対に対して、それとは異なる配線層で２対のグローバル・ビット線対を配置し、その各々を２ポートに対応させているが、図８のように、４ビット線対に対して２対のグローバル・ビット線対を配置し、その各々を２ポートに対応させても良い。こうすることにより、グローバル・ビット線対の配線ピッチをビット線対の配線ピッチの２倍にすることができる。したがって、グローバル・ビット線間の容量結合雑音を軽減することができる。また、図８に示すように、グローバル・ビット線間にグローバル・ビット線と同じ配線層でシールド線を挿入し、さらに容量結合雑音を減らすこともできる。この例に限らず、スイッチ部と制御法の工夫によってグローバル・ビット線対のピッチはビット線対のピッチの任意の整数倍に設定することが可能であり、グローバル・ビット線をピッチの緩い上層配線で形成することが可能である。
【００２９】
以上、本発明を２ポートのメモリに適用した例を示してきたが、グローバル・ビット線とスイッチの構成を工夫すれば、３ポート以上のメモリも同様に構成できる。
【００３０】
図９は本発明による多ポートＲＡＭの構成の他の一実施例である。この例では、メモリセルを、１つのＭＯＳＦＥＴと１つの容量とからなるダイナミックメモリで構成した。同図において、ＭＣはメモリセル、ＰＣ０、ＰＣ１はプリチャージ回路、ＳＡ０，ＳＡ１はセンスアンプである。このように、ダイナミックメモリを用いた場合でも、メモリセルの微小信号をビット線に読みだし、センスアンプで増幅した後にビット線とグローバル・ビット線を接続するような手順を踏まえれば、先の実施例同様、本発明を適用することができる。
【００３１】
以上述べてきたように、異なるサブアレーに対して、多ポート構成のグローバルビット線を介して独立にｒｅａｄ／ｗｒｉｔｅを行うような構成をとることにより、単一ポートのメモリセルを用いながら、実質的に多ポートメモリに相当する機能を、単一ポートＲＡＭに対して最小の面積増加で実現することができる。さらには、ビット線が多分割構成になるため、グローバルビット線の寄生容量が減少し、高速化や低消費電力化を図ることができる。また、グローバルビット線の配線ピッチをビット線の配線ピッチよりも緩くすることが可能になるため、ビット線間の容量結合雑音を低減できる。さらには異なるポートに対応するグローバルビット線間にグローバルビット線と同じ配線層でシールド線を配することができるため、ビット線間の容量結合雑音はほとんど無視できる程度まで小さくすることができる。
【００３２】
【発明の効果】
本発明による多ポートＲＡＭは、単一ポートのメモリセルによる複数のメモリブロックを多ポート構成のグローバルビット線によって接続し、メモリブロック内のビット線を上記グローバルビット線に選択的に接続することにより、高集積性を保ったまま、実質的に複数のポートから同時並列にＲｅａｄ／Ｗｒｉｔｅすることを可能にする多ポートＲＡＭを提供することにある。
【００３３】
【図面の簡単な説明】
【図１】本発明による多ポートＲＡＭの構成図。
【図２】図１のメモリセルの構成例を示す回路図。
【図３】図１のポート選択回路ＰＳ（ｉ）の構成例を示す回路図。
【図４】図１の実施例のアドレスとメモリの選択箇所の対応図。
【図５】図１において２ポートからのアクセス箇所を示す図。
【図６】図１の実施例の動作タイミング図。
【図７】図１の２ポートＲＡＭの模式図。
【図８】他の２ポートＲＡＭの実施例の模式図。
【図９】ダイナミックメモリに本発明を適用した例を示す図。
【図１０】従来の２ポートＲＡＭのメモリセルの構成例を示す回路図。
【符号の説明】
ＭＢ（ｉ，ｊ）…メモリ・ブロック、ＭＡ（ｉ，ｊ）…メモリ・アレー
ＰＣ（ｉ，ｊ）…プリチャージ回路、ＳＷ（ｉ，ｊ）…ビット線選択回路
ＭＣ…メモリセル、ＢＬ，ＢＬＢ…ビット線、ＥＱ…イコライズ信号線
ＬＣ…負荷制御線、ＰＡ，ＰＢ…ポート制御線
ＧＢＬａ，ＧＢＬａＢ…Ａポート用グローバル・ビット線
ＧＢＬｂ，ＧＢＬｂＢ…Ｂポート用グローバル・ビット線
ＲＣ（ｉ）…ロウ制御回路、ＰＣＣ（ｉ）…プリチャージ制御回路
ＭＸ（ｉ）…アドレス・マルチプレクサ、ＸＤ（ｉ）…Ｘアドレス・デコーダ
ＰＳ（ｉ）…ポート選択回路、ＩＯＣ（ｊ）…入出力制御回路
ＩＯａ（ｊ）…Ａポート入出力回路、ＩＯｂ（ｊ）…Ｂポート入出力回路
Ａａ…Ａポート用アドレス・バス、Ａｂ…Ｂポート用アドレス・バス
Ｄａ…Ａポート用データ・バス、Ｄｂ…Ｂポート用データ・バス
ＣＸ…ロウ系制御信号、ＣＹ…カラム系制御信号。

Claims

第１方向に延在する複数の第１ビット線対と、前記第１方向と交差する第２方向に延在する複数の第１ワード線と、前記複数の第１ビット線対と前記複数の第１ワード線との交点に配置された複数の第１メモリセルとを含む第１メモリセルブロックと、
前記第１方向に延在し、前記第１ビット線対とは異なる配線層で形成される第１及び第２グローバル・ビット線対と、
前記複数の第１ビット線対の一方と、前記第１及び第２グローバル・ビット線対の一方とを接続する複数の第１スイッチと、
前記複数の第１ビット線対の他方と、前記第１及び第２グローバル・ビット線対の他方とを接続する複数の第２スイッチとを有し、
前記第１グローバル・ビット線対と前記第２グローバル・ビット線対の配線ピッチは、前記第１ビット線対の配線ピッチよりも大きい半導体装置。
請求項１において、
前記第１グローバル・ビット線対と前記第２グローバル・ビット線対との間にシールド線を配する半導体装置。
請求項１または請求項２のいずれか１項において、
前記第１グローバル・ビット線対と前記第２グローバル・ビット線対とは、前記第１メモリセルの上部に形成される半導体装置。
請求項１乃至請求項３のいずれかにおいて、
前記第１グローバル・ビット線対と前記第２グローバル・ビット線対の配線ピッチは、前記第１ビット線対の配線ピッチの任意の整数倍に設定される半導体装置。