JP3992145B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3992145B2 JP3992145B2 JP2003200842A JP2003200842A JP3992145B2 JP 3992145 B2 JP3992145 B2 JP 3992145B2 JP 2003200842 A JP2003200842 A JP 2003200842A JP 2003200842 A JP2003200842 A JP 2003200842A JP 3992145 B2 JP3992145 B2 JP 3992145B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- port
- global bit
- memory
- line pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015654 memory Effects 0.000 claims description 85
- 238000010586 diagram Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は半導体多ポートメモリに関するもので、特に高集積性、高速性、低電力性および低雑音性に優れた半導体多ポートメモリに関する。
【0002】
【従来の技術】
マイクロプロセッサの高性能化は、クロック周波数の増大とスーパスカラなどの並列処理によって達成されてきている。また同時に、プロセッサチップ上に大容量のレジスタやキャッシュメモリを搭載することにより、性能向上を図っている。現在のマイクロプロセッサにおいては、レジスタに関しては多ポートRAM(RAM=Random Access Memory)を用いて、複数のレジスタ間演算を並列処理することが一般的である。
【0003】
多ポートRAMを実現するための一つの方法はメモリセルに工夫を加えることである。レジスタへの適用例が、例えば非特許文献1において論じられている。この例では6−read,4−writeのレジスタファイルの例が示されている。複数のread用および複数のwrite用の各ポート毎にワード線とビット線、さらには選択用のMOSFETとを設けて複数のポートから独立してread/writeできるようにしている。図10に、この技術による2ポートRAMのメモリセルを示す。通常の単一ポートRAMのメモリセルに対して、ワード線WLとビット線BLの本数が2倍になる。また、メモリセルの蓄積ノードとビット線を接続するためのMOSFETの数も2倍となるため、メモリセルの面積は単一ポートのメモリセルの面積に比べて、約2倍程度に大きくなってしまう。
【0004】
しかし一方、キャッシュメモリについては通常の単一ポートRAMを用いるのが一般的であった。これは、多ポートRAMのメモリセルは通常の単一ポートRAMのメモリセルの面積よりも大きくなってしまい、キャッシュメモリのような比較的大容量のメモリは大きな面積を占有してしまうためである。しかし、今後さらにプロセッサの性能向上を図っていくためには、キャッシュメモリも多ポート化し、ロード、ストア命令が並列処理できるようにすることが重要になってくる。
【0005】
このため、物理的には単一ポートRAMのメモリセルを用いながら、多ポートRAMとして動作させるキャッシュメモリが、例えば非特許文献2において論じられている。このRAMでは、プロセッサの1サイクルの間に3サイクルのメモリ動作を行わせることにより、実質的に3ポートのRAMとして働くようにしている。
【非特許文献1】
Hara、外12名、「0.5 um BiCMOS Standard Cell Macros Including 0.5W 3ns Register File and 0.6W 5ns 32kB Cache」、ダイジェスト・オブ・テクニカル・ペーパーズ、1992 アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス、1992年2月、pp.46-47
【非特許文献2】
Braceras、外6名、「A 200MHz Internal / 66MHz External 64kB Embedded Virtual Three-Port Cache SRAM」、ダイジェスト・オブ・テクニカル・ペーパーズ、1994 アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス、1994年2月、p.262-263
【0006】
【発明が解決しようとする課題】
しかし、上記従来技術のうち、メモリセルとして、レジスタに用いられているような物理的な多ポートのメモリセルを用いると、キャッシュメモリの集積度が著しく低下してしまい、キャッシュ容量の低下によってプロセッサの性能低下を招くため、本来の目的から逸脱してしまうという問題があった。また、readの高速化のためにビット線を低振幅で動作させると、readをしている隣のビット線にフル振幅でwriteした場合、隣接ビット線間の結合容量によって、readの速度が遅くなったり、readが誤動作を起こしたりするという問題もあった。
【0007】
また、RAMをマイクロプロセッサの整数倍の周期で動作させる従来技術においては、プロセッサの周波数に比例してRAMの速度を向上させることが実質困難になってくる。上記従来技術では、プロセッサの動作周波数は66MHz、RAMは200MHzで動作するが、最近のプロセッサの動作周波数は300MHzを超えるものも出てきており、RAMをその2倍、3倍の周波数で動作させることは実質的に困難である。
【0008】
本発明の目的は、高集積性を維持したまま、実質的に複数のポートから同時並列にRead/Writeすることを可能にする多ポートRAMを提供することにある。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明による多ポートRAMにおいては、ビット線を多分割するようにメモリセルアレーを複数のサブアレー(バンク)に分割し、各サブアレー内のビット線とは別の配線層によって形成したグローバルビット線を並行に配置した。また、グローバルビット線は多ポート構成とし、各サブアレー毎に特定のビット線を多ポートのうちの1つのポートに対応するグローバルビット線に選択的に接続する手段を設けた。
【0010】
上記の構成によれば、異なるサブアレーに対して、多ポート構成のグローバルビット線を介して独立にread/writeを行うことができるようになる。この構成では同一のサブアレーに対しては同時にアクセスすることはできない。しかし、サブアレーの数がある程度以上大きければ、同一のサブアレーにアクセスする確率は減り、多ポートにしたことによる性能向上が支配的になる。また、メモリセルは通常の単一ポートのメモリセルを用いているため、通常の単一ポートRAMに対する面積増加は極めて小さくすることができる。
【0011】
さらには、ビット線が多分割されるため、グローバルビット線の寄生容量が減少し、高速性や低消費電力性の面でも優れる。
【0012】
また、グローバルビット線の配線ピッチをビット線の配線ピッチよりも緩くすることが可能になるため、ビット線間の容量結合雑音を低減できる。さらには異なるポートに対応するグローバルビット線間にグローバルビット線と同じ配線層でシールド線を配することができるため、ビット線間の容量結合雑音はほとんど無視できる程度まで小さくすることができる。
【0013】
【発明の実施の形態】
図1は本発明による多ポートRAMの構成の一実施例である。同図において、MB(i,j)はメモリ・ブロック、MA(i,j)はメモリ・アレー、PC(i,j)はプリチャージ回路、SW(i,j)はビット線選択回路、MCはメモリセル、BL,BLBはビット線、EQはイコライズ信号線、LCは負荷制御線、PA,PBはポート制御線、GBLa,GBLaBはAポート用グローバル・ビット線、GBLb,GBLbBはBポート用グローバル・ビット線、RC(i)はロウ制御回路、PCC(i)はプリチャージ制御回路、MX(i)はアドレス・マルチプレクサ、XD(i)はXアドレス・デコーダ、PS(i)はポート選択回路、IOC(j)は入出力制御回路、IOa(j)はAポート入出力回路、IOb(j)はBポート入出力回路、AaはAポート用アドレス・バス、AbはBポート用アドレス・バス、DaはAポート用データ・バス、DbはBポート用データ・バス、CXはロウ系制御信号、CYはカラム系制御信号である。
【0014】
メモリセル・アレーMA(i,j)はアドレスa5−a0またはb5−b0のいずれか6ビットでデコードされる64本のワード線と、a6またはb6でデコードされる2つのデータ線対、およびそれらの交点に配された複数のメモリセルMCとから構成される。この例では、メモリセルとして、図2に示されるように、2つのインバータと2つの選択用のMOSFETとからなる一般的なSRAMのメモリセルを用いているが、これに限らず同等の情報記憶機能を有する単一ポートのメモリセルを用いても構わない。ビット線BL0,BL0B,BL1,BL1Bとグローバル・ビット線GBLa0,GBLa0B,GBLb0,GBLb0Bとは平行に配されるが、それぞれ異なる配線層で形成されており、実際にはグローバル・ビット線はメモリセルの上部に形成される。
【0015】
ビット線選択回路SW(i,j)は各メモリ・ブロックのビット線をAポート、Bポートいずれかのグローバル・ビット線に接続するように、MOSFETQ1ーQ8によるスイッチで構成されている。これらのスイッチはポート制御線PA0,PB0,PA1,PB1で制御される。例えば、PA0がLowで他の信号がHighの場合にはQ1とQ3がオンし、BL0がGBLa0に、BL0BがGBLa0Bに、それぞれ接続される。また、PB0がLowの場合、BL0がGBLb0に、BL0BがGBLb0Bに、それぞれ接続される。このように、PA0、PB0いずれの信号をLowにするかで、ビット線対BL0、BL0BをAポートかBポートのいずれかのグローバルビット線に接続するかを選択することが出来る。同様に、PA1、PB1いずれの信号をLowにするかで、ビット線対BL1、BL1BをAポートかBポートのいずれかのグローバル・ビット線に接続するかを選択することが出来る。この実施例では、スイッチとしてPチャネルのMOSFETを用いたが、例えばNチャネルとPチャネルのMOSFETを並列に接続してスイッチを構成すれば、しきい値電圧分の電圧降下がなくなるので、書き込みの速度やマージンを改善することができる。また、この例のようにMOSFETを用いなくとも、実質的にスイッチの動作をする素子を用いても良いことは自明である。
【0016】
ポート選択回路PS(i)の構成例を図3に示す。2つの3入力NANDゲートと4つの2入力NORゲートから構成される。この例では、ブロック選択をa9−a7あるいはb9−b7の3ビットで行なっている。Aポート、Bポートのいずれかのアドレスの組合せによって、そのブロックが選択されると、NANDゲートの出力のいずれかがLowになり、デコーダ・エネーブル信号DEaあるいはDEbが出力される。例えば、a7B,a8B,a9Bが全てHighの場合には、ブロックRC(0)のポート選択回路PS(0)のデコーダ・エネーブル信号DEaがLowになる。また、b7B,b8B,b9Bが全てHighの場合には、ポート選択回路PS(0)のデコーダ・エネーブル信号DEbがLowになる。さらに、これらの信号DEa,DEbとa6,a6B,b6,b6BとのNORをとることにより、ポート制御線PA0,PB0,PA1,PB1を発生することができる。
【0017】
このようにして出力されるデコーダ・エネーブル信号DEaあるいはDEbはアドレス・マルチプレクサMX(i)に入力される。DEaがLowの時には、アドレスa5−a0が選択され、Xアドレス・デコーダXD(i)に入力される。また、DEbがLowの時には、アドレスb5−b0が選択され、Xアドレス・デコーダXD(i)に入力される。どちらもLowにならない時には、ブロックが非選択状態であるため、アドレス信号はデコーダに伝達しない。このように、分割されたブロックが、Aポート、Bポートのいずれかのポートからのアクセスであるかを事前に判定する手段を設けることにより、Aポート、Bポート各々に対して2組のデコーダを設けなくとも、多ポートのメモリとして動作させることができる。
【0018】
また、PCC(i)はビット線のイコライズや負荷となるMOSFETの制御を行うための信号を発生するための回路である。ここで、PCC(i)に入力される制御信号CXは、各ポートに対するRead/Writeの種別、イコライズするタイミング信号とを少なくとも含んでいる。例えば、ビット線BL0とBL0Bに書き込みを行う場合には、負荷制御信号LC0をLowからHighにしてQ11とQ12をオフ状態にする。これにより、グローバル・ビット線からビット線をフル振幅で駆動した場合でも、負荷を通して不要なDC電流が流れることを防止できる。書き込みから読みだし動作に移行するときには、LC0をLowにしてQ11とQ12を導通させるとともに、イコライズ信号EQ0を一定期間LowにしてQ15を導通させ、BL0とBL0Bの電位を一致させた後、ワード線WL(i)をHighにすることにより、ビット線への信号の出現を高速に行うようにしている。以上はBL0,BL0Bについての動作であるが、BL1,BL1Bについても同様に行うことができる。これら、2つのうちどのビット線を制御するかはアドレスa6あるいはb6のLow/High、およびRead/Writeの組合せによって決定する。
【0019】
図4には、AポートのアドレスAa、BポートのアドレスAb、によって物理的に選択されるメモリの箇所を示している。この例では、上位3ビットがバンク(メモリ・ブロック)を、次の1ビットが列選択、下位6ビットが行(ワード線)の選択を行なうようにしている。各アドレスに対して、128ビットの入出力を行なうようにしているので、1024WL×128Bit×2ポートのメモリとして動作する。バンク数、ワード線数、列数や入出力ビット数等はここに示した値に限らず、自由に選択して任意のメモリ容量やワード/ビット構成をとることができることは自明である。
【0020】
この構成の2ポートメモリではAポートのアドレスとBポートのアドレスの各上位3ビットが一致しない限り、言い替えると同じバンクに2つのポートから同時にアクセスがない限り、2つのポートは独立したメモリとしてアクセスすることができる。図5には2つのバンク0と1に対して異なるポートからアクセスした場合の様子を示す。ポートAについては、バンク0(a9=a8=a7=0)の列アドレスa6=0に対してRead動作、ポートBについては、バンク1(b9=b8=0、b7=1)の列アドレスb6=1に対してWrite動作、を行なっている。各ブロック毎に下位6ビットに対応したワード線が選択され、各メモリセルはビット線、さらにはAポートとBポートのグローバル・ビット線を介して各ポートの入出力回路に接続される。一方、上位3ビットが一致した場合の制御としては以下の2つが考えられる。その1つは、キャッシュメモリへのアクセスを行なうプロセッサ自身が、事前に検知可能であることを利用して、2つのポートのうちの1つのポートについては、アドレスを発行しないような制御をすることである。その2つめは、メモリのアドレス・デコーダに上位3ビットが一致したことを検出する機能を付加し、その情報に応じて、メモリに対しては2つのポートのうちの1つのポートのみにアクセスするとともに、上位3ビットが一致した(バンクが競合した)ことをプロセッサ側に知らせる信号を設け、プロセッサ側が、それに旨応じた次の処理に移れるように制御することである。バンクが競合する頻度はバンク数に依存する。一般的には、8バンク以上あれば、ほとんど競合を生じず、実質的に2ポートのメモリと同等の性能が期待できる。
【0021】
次に、図6の動作タイミング図を用いて、さらに詳細な動作について説明する。この例では2サイクル分を示しており、各サイクルで次のように動作をする場合について例示している。
【0022】
第1サイクル
Aポート:ブロック=0、ワード線=0、Read動作
Bポート:ブロック=1、ワード線=62、Write動作
第2サイクル
Aポート:ブロック=1、ワード線=1、Read動作
Bポート:ブロック=0、ワード線=63、Write動作
時刻t0においてアドレスAaとAb、および各ポートに対するRead/Writeの制御をはじめとする制御情報をメモリに入力される。この例ではAポートに対してはRead動作、Bポートに対してはWrite動作であるので、Bポートに対してはWriteするデータがBポートのデータ・バスDbよりメモリに取り込まれる。
【0023】
メモリ・ブロックMB(0,0)に対しては、第1サイクルはAポートへのRead動作であるので、PA0をLowにしてビット線対BL0,BL0Bをグローバル・ビット線対GBLa0,GBLa0Bに接続するとともに、LC0をLowにして、ビット線対BL0,BL0Bの負荷MOSFETを導通させるとともに、イコライズ信号EQ0を一定期間(t1か〜t3)Lowにしてビット線対をショートする。その後、アドレスAaによって指定されたワード線W0(0)をHighにして、メモリセルの情報をビット線対に読みだす。この例では、メモリセルにHighの情報が蓄積されており、BL0がBL0Bに対して相対的にHighとなるような信号が読みだされている。また、この例では、ブロック内の他方のビット線対BL1,BL1Bについては、LC1をLowにすることにより、High側にプルアップしている。これは、負荷MOSFETを導通させて、BL1,BL1Bのいずれかがメモリセルによって放電されないようにすることにより、ビット線間の容量結合雑音の影響を最小限にすることを目的としている。しかし、結合容量の影響が小さい場合には、このようにしなくとも基本的な動作に大きな影響はない。第2サイクルはBポートへのWrite動作であるので、PB0をLowにしてビット線対BL0,BL0Bをグローバル・ビット線対GBLb0,GBLb0Bに接続するとともに、LC0をHighにして、ビット線対BL0,BL0Bの負荷MOSFETを非導通にする。その後、アドレスAbによって指定されたワード線W0(63)をHighにして、ビット線の情報をメモリセルに書き込む。
【0024】
メモリ・ブロックMB(1,0)に対する動作も、基本的に上記動作と同様であるので省略する。
【0025】
以上の実施例から明らかなように、本発明によれば単一ポートのメモリセルを用いながら、実質的に2ポートのメモリ動作を実現することが可能となる。同種の分割されたメモリを多数個配置しても同様の機能を得ることができるが、メモリの構成上、本発明では以下により面積を最小化できるという効果がある。本発明では、グローバル・ビット線をビット線とは別の配線層で形成することにより各ビット線個々に対して入出力回路を設ける必要がなくなるため、同種のメモリを多数個配置する場合に比べて、入出力回路の個数を最小にしてメモリを構成することができる。また、同種のメモリを多数個配置する場合には、各メモリへのアドレスバスやデータバスの配線の引き回しに要する面積が大きくなる。
【0026】
本発明のメモリ構成では同一のサブアレーに対しては同時にアクセスすることはできない。しかし、サブアレーの数がある程度以上大きければ、同一のサブアレーにアクセスする確率は減り、多ポートにしたことによる性能向上が支配的になる。
【0027】
さらに本発明によれば、ビット線が多分割されるため、グローバル・ビット線の寄生容量が減少し、高速化や低消費電力化が図れる。
【0028】
図7にはこれまで述べてきた2ポートRAMの模式図を示している。この例では、2ビット線対に対して、それとは異なる配線層で2対のグローバル・ビット線対を配置し、その各々を2ポートに対応させているが、図8のように、4ビット線対に対して2対のグローバル・ビット線対を配置し、その各々を2ポートに対応させても良い。こうすることにより、グローバル・ビット線対の配線ピッチをビット線対の配線ピッチの2倍にすることができる。したがって、グローバル・ビット線間の容量結合雑音を軽減することができる。また、図8に示すように、グローバル・ビット線間にグローバル・ビット線と同じ配線層でシールド線を挿入し、さらに容量結合雑音を減らすこともできる。この例に限らず、スイッチ部と制御法の工夫によってグローバル・ビット線対のピッチはビット線対のピッチの任意の整数倍に設定することが可能であり、グローバル・ビット線をピッチの緩い上層配線で形成することが可能である。
【0029】
以上、本発明を2ポートのメモリに適用した例を示してきたが、グローバル・ビット線とスイッチの構成を工夫すれば、3ポート以上のメモリも同様に構成できる。
【0030】
図9は本発明による多ポートRAMの構成の他の一実施例である。この例では、メモリセルを、1つのMOSFETと1つの容量とからなるダイナミックメモリで構成した。同図において、MCはメモリセル、PC0、PC1はプリチャージ回路、SA0,SA1はセンスアンプである。このように、ダイナミックメモリを用いた場合でも、メモリセルの微小信号をビット線に読みだし、センスアンプで増幅した後にビット線とグローバル・ビット線を接続するような手順を踏まえれば、先の実施例同様、本発明を適用することができる。
【0031】
以上述べてきたように、異なるサブアレーに対して、多ポート構成のグローバルビット線を介して独立にread/writeを行うような構成をとることにより、単一ポートのメモリセルを用いながら、実質的に多ポートメモリに相当する機能を、単一ポートRAMに対して最小の面積増加で実現することができる。さらには、ビット線が多分割構成になるため、グローバルビット線の寄生容量が減少し、高速化や低消費電力化を図ることができる。また、グローバルビット線の配線ピッチをビット線の配線ピッチよりも緩くすることが可能になるため、ビット線間の容量結合雑音を低減できる。さらには異なるポートに対応するグローバルビット線間にグローバルビット線と同じ配線層でシールド線を配することができるため、ビット線間の容量結合雑音はほとんど無視できる程度まで小さくすることができる。
【0032】
【発明の効果】
本発明による多ポートRAMは、単一ポートのメモリセルによる複数のメモリブロックを多ポート構成のグローバルビット線によって接続し、メモリブロック内のビット線を上記グローバルビット線に選択的に接続することにより、高集積性を保ったまま、実質的に複数のポートから同時並列にRead/Writeすることを可能にする多ポートRAMを提供することにある。
【0033】
【図面の簡単な説明】
【図1】本発明による多ポートRAMの構成図。
【図2】図1のメモリセルの構成例を示す回路図。
【図3】図1のポート選択回路PS(i)の構成例を示す回路図。
【図4】図1の実施例のアドレスとメモリの選択箇所の対応図。
【図5】図1において2ポートからのアクセス箇所を示す図。
【図6】図1の実施例の動作タイミング図。
【図7】図1の2ポートRAMの模式図。
【図8】他の2ポートRAMの実施例の模式図。
【図9】ダイナミックメモリに本発明を適用した例を示す図。
【図10】従来の2ポートRAMのメモリセルの構成例を示す回路図。
【符号の説明】
MB(i,j)…メモリ・ブロック、MA(i,j)…メモリ・アレー
PC(i,j)…プリチャージ回路、SW(i,j)…ビット線選択回路
MC…メモリセル、BL,BLB…ビット線、EQ…イコライズ信号線
LC…負荷制御線、PA,PB…ポート制御線
GBLa,GBLaB…Aポート用グローバル・ビット線
GBLb,GBLbB…Bポート用グローバル・ビット線
RC(i)…ロウ制御回路、PCC(i)…プリチャージ制御回路
MX(i)…アドレス・マルチプレクサ、XD(i)…Xアドレス・デコーダ
PS(i)…ポート選択回路、IOC(j)…入出力制御回路
IOa(j)…Aポート入出力回路、IOb(j)…Bポート入出力回路
Aa…Aポート用アドレス・バス、Ab…Bポート用アドレス・バス
Da…Aポート用データ・バス、Db…Bポート用データ・バス
CX…ロウ系制御信号、CY…カラム系制御信号。
Claims (4)
- 第1方向に延在する複数の第1ビット線対と、前記第1方向と交差する第2方向に延在する複数の第1ワード線と、前記複数の第1ビット線対と前記複数の第1ワード線との交点に配置された複数の第1メモリセルとを含む第1メモリセルブロックと、
前記第1方向に延在し、前記第1ビット線対とは異なる配線層で形成される第1及び第2グローバル・ビット線対と、
前記複数の第1ビット線対の一方と、前記第1及び第2グローバル・ビット線対の一方とを接続する複数の第1スイッチと、
前記複数の第1ビット線対の他方と、前記第1及び第2グローバル・ビット線対の他方とを接続する複数の第2スイッチとを有し、
前記第1グローバル・ビット線対と前記第2グローバル・ビット線対の配線ピッチは、前記第1ビット線対の配線ピッチよりも大きい半導体装置。 - 請求項1において、
前記第1グローバル・ビット線対と前記第2グローバル・ビット線対との間にシールド線を配する半導体装置。 - 請求項1または請求項2のいずれか1項において、
前記第1グローバル・ビット線対と前記第2グローバル・ビット線対とは、前記第1メモリセルの上部に形成される半導体装置。 - 請求項1乃至請求項3のいずれかにおいて、
前記第1グローバル・ビット線対と前記第2グローバル・ビット線対の配線ピッチは、前記第1ビット線対の配線ピッチの任意の整数倍に設定される半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003200842A JP3992145B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003200842A JP3992145B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01668695A Division JP3497904B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004055130A JP2004055130A (ja) | 2004-02-19 |
JP3992145B2 true JP3992145B2 (ja) | 2007-10-17 |
Family
ID=31944749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003200842A Expired - Lifetime JP3992145B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3992145B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
KR101293365B1 (ko) | 2005-09-30 | 2013-08-05 | 모사이드 테크놀로지스 인코퍼레이티드 | 출력 제어 메모리 |
KR100827704B1 (ko) | 2006-11-29 | 2008-05-07 | 삼성전자주식회사 | 포트별 데이터 입출력 단위가 독립적인 경우에도 데이터 호환을 보장하는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 데이터 호환방법 |
US7839697B2 (en) | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
JP2008159669A (ja) | 2006-12-21 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
2003
- 2003-07-24 JP JP2003200842A patent/JP3992145B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004055130A (ja) | 2004-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100822613B1 (ko) | 반도체 기억 장치 | |
US6377501B2 (en) | Semiconductor integrated circuit device | |
US5923605A (en) | Space-efficient semiconductor memory having hierarchical column select line architecture | |
US6522565B2 (en) | Semiconductor storage device | |
JP5792184B2 (ja) | 書込ドライバとしてセンス増幅器を用いることによるメモリアレイ面積の低減 | |
US6243279B1 (en) | Semiconductor integrated circuit device | |
US6339817B1 (en) | Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit | |
US6385122B1 (en) | Row and column accessible memory with a built-in multiplex | |
US20210134371A1 (en) | Sram memory having subarrays with common io block | |
EP1913597A2 (en) | Memory device and method having multiple address, data and command buses | |
JPH05266669A (ja) | シーケンス型ラッチ型行ラインリピータを有する半導体メモリ | |
JPH05334876A (ja) | メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ | |
JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
US6876557B2 (en) | Unified SRAM cache system for an embedded DRAM system having a micro-cell architecture | |
JP3497904B2 (ja) | 半導体装置 | |
US6487101B1 (en) | Use of search lines as global bitlines in a cam design | |
US6788600B2 (en) | Non-volatile semiconductor memory | |
JP3992145B2 (ja) | 半導体装置 | |
EP0848851B1 (en) | Segmented read line circuit particularly useful for multi-port storage arrays | |
US5828622A (en) | Clocked sense amplifier with wordline tracking | |
KR20010070196A (ko) | 반도체 메모리 | |
JP4492897B2 (ja) | 半導体記憶装置 | |
US6292401B1 (en) | Method and apparatus for global bitline multiplexing for a high-speed memory | |
US6115310A (en) | Wordline activation delay monitor using sample wordline located in data-storing array | |
JPH041957B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060420 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060719 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060720 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070718 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070718 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |