JPH041957B2 - - Google Patents
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- JPH041957B2 JPH041957B2 JP59049454A JP4945484A JPH041957B2 JP H041957 B2 JPH041957 B2 JP H041957B2 JP 59049454 A JP59049454 A JP 59049454A JP 4945484 A JP4945484 A JP 4945484A JP H041957 B2 JPH041957 B2 JP H041957B2
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- lines
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- 230000015654 memory Effects 0.000 claims description 33
- 239000011159 matrix material Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ワード線とビツト線との交点に配列
され、選択回路及び制御線により選択される静的
セルを有する半導体メモリに係る。
され、選択回路及び制御線により選択される静的
セルを有する半導体メモリに係る。
バイポーラ又はI2L技術によるセルを有する半
導体メモリの原理は周知である。ドイツ特許公開
公報第2855866号明細書は、そのようなメモリの
ための放電方法について記載しており、その方法
は読取及び書込をより迅速にするために特定の線
に於ける容量性の電流を放電させることを可能に
する。I2Lセルについては、例えばドイツ特許第
2612666号明細書に記載されている。
導体メモリの原理は周知である。ドイツ特許公開
公報第2855866号明細書は、そのようなメモリの
ための放電方法について記載しており、その方法
は読取及び書込をより迅速にするために特定の線
に於ける容量性の電流を放電させることを可能に
する。I2Lセルについては、例えばドイツ特許第
2612666号明細書に記載されている。
更に、バイポーラ及びFETメモリの横方向の
線即ちワード線は、通常２つの部分に分割されて
いる。そのようなメモリについては、例えば、ド
イツ特許公開公報第2548564号明細書に記載され
ている。そのメモリに於いては、横方向の線が右
側及び左側の部分を有し；横方向の線の数に対応
する多数の感知増幅器が、各々横方向の線の右側
部分をその左側部分に接続するように、縦方向に
配列されており；各セルは縦方向の線に接続され
ているゲート及び横方向の線の１本に接続されて
いるソース又はドレインを有する１つのFET並
びに１つの容量性素子を含んでおり；更に幾つか
の補助セルが設けられていて、その１つが横方向
の線の右側部分又は左側部分の一方に接続されて
おり；入出力母線が感知増幅器のためにセルに接
続可能であるように横方向の線の一方の端部に接
続されている。ワード回路がワード線の左側部分
と右側部分との中央に配列されているので、有効
ワード線容量は半減する。しかしながら、そのワ
ード線容量でも、特にワード線当りのセルの数が
極めて多いメモリの場合には、まだ大きすぎ、従
つてそのような方法は極めて大きな情報記憶容量
を有する超LSIメモリには適していない。ワード
線は放電後しか選択されないので、速度が低下
し、極めて大きい容量性の電流がマトリツクスに
於ける消費電力及び雑音の増加の問題を生ぜしめ
る。
線即ちワード線は、通常２つの部分に分割されて
いる。そのようなメモリについては、例えば、ド
イツ特許公開公報第2548564号明細書に記載され
ている。そのメモリに於いては、横方向の線が右
側及び左側の部分を有し；横方向の線の数に対応
する多数の感知増幅器が、各々横方向の線の右側
部分をその左側部分に接続するように、縦方向に
配列されており；各セルは縦方向の線に接続され
ているゲート及び横方向の線の１本に接続されて
いるソース又はドレインを有する１つのFET並
びに１つの容量性素子を含んでおり；更に幾つか
の補助セルが設けられていて、その１つが横方向
の線の右側部分又は左側部分の一方に接続されて
おり；入出力母線が感知増幅器のためにセルに接
続可能であるように横方向の線の一方の端部に接
続されている。ワード回路がワード線の左側部分
と右側部分との中央に配列されているので、有効
ワード線容量は半減する。しかしながら、そのワ
ード線容量でも、特にワード線当りのセルの数が
極めて多いメモリの場合には、まだ大きすぎ、従
つてそのような方法は極めて大きな情報記憶容量
を有する超LSIメモリには適していない。ワード
線は放電後しか選択されないので、速度が低下
し、極めて大きい容量性の電流がマトリツクスに
於ける消費電力及び雑音の増加の問題を生ぜしめ
る。
メモリ・マトリツクス全体を幾つかの部分マト
リツクスに分割する解決方法は、多数の周辺回路
を必要とし、従つて所要領域及び消費電力を増加
させ、又部分マトリツクスの配線を極めて複雑に
するので、LSIには不利である。
リツクスに分割する解決方法は、多数の周辺回路
を必要とし、従つて所要領域及び消費電力を増加
させ、又部分マトリツクスの配線を極めて複雑に
するので、LSIには不利である。
消費電力を減少させ、必要とされる特定のメモ
リ部分だけを有効にするためのもう１つの解決方
法は、複数の記憶位置と、アドレス・レジスタ
と、記憶された情報を読取るために又は新しい情
報を書込むために各々の場合に１つの記憶位置を
アドレスするためのデコーダとを有するデータ記
憶装置に関する、ドイツ特許第2001697号明細書
に記載されている。そのデータ記憶装置に於て
は、上記デコーダは、アドレス信号線を経てアド
レス・レジスタに接続されている主デコーダと、
各々上記アドレス・レジスタの他のアドレス信号
線に並列に接続されている、上記主デコーダに従
う一群のデコーダとを有し、それらの各デコーダ
は各デコーダを動作電圧に選択的に接続するスイ
ツチ装置に関連しており、上記主デコーダの各出
力線は、上記一群のデコーダの１つがアドレス・
レジスタによりアドレスされると、上記主デコー
ダの出力線の１つに生じている信号が、各々の出
力線に接続されているスイツチ装置に関連するデ
コーダだけを付勢するように、上記一群のデコー
ダの１つのスイツチ装置の制御ノードに接続され
ている。その回路は、記憶容量が極めて大きい超
LSIメモリに於て短かいアクセス時間を可能にす
るには、線の容量が未だ充分に小さくないという
欠点を有している。
リ部分だけを有効にするためのもう１つの解決方
法は、複数の記憶位置と、アドレス・レジスタ
と、記憶された情報を読取るために又は新しい情
報を書込むために各々の場合に１つの記憶位置を
アドレスするためのデコーダとを有するデータ記
憶装置に関する、ドイツ特許第2001697号明細書
に記載されている。そのデータ記憶装置に於て
は、上記デコーダは、アドレス信号線を経てアド
レス・レジスタに接続されている主デコーダと、
各々上記アドレス・レジスタの他のアドレス信号
線に並列に接続されている、上記主デコーダに従
う一群のデコーダとを有し、それらの各デコーダ
は各デコーダを動作電圧に選択的に接続するスイ
ツチ装置に関連しており、上記主デコーダの各出
力線は、上記一群のデコーダの１つがアドレス・
レジスタによりアドレスされると、上記主デコー
ダの出力線の１つに生じている信号が、各々の出
力線に接続されているスイツチ装置に関連するデ
コーダだけを付勢するように、上記一群のデコー
ダの１つのスイツチ装置の制御ノードに接続され
ている。その回路は、記憶容量が極めて大きい超
LSIメモリに於て短かいアクセス時間を可能にす
るには、線の容量が未だ充分に小さくないという
欠点を有している。
メモリの容量を倍増するために、欧州特許出願
第81109372号明細書は、感知ラツチの出力がビツ
ト線結合トランジスタとしての２対の交叉結合さ
れた電荷貯蔵素子に接続されており、２倍の大き
さのビツト線対が電荷結合素子に接続されてい
る、EFTメモリについて記載している。他のセ
ルを制御するために、もう１本のビツト線が複数
の別個の部分として配列されており、それらの各
部分はその自身の基準セルを有し、小容量の線と
して働く層を経て感知ラツチに接続され、又電荷
結合素子に接続されている。この場合には、配線
のためにもう１つの金属層を用いそして読取増幅
器として働くラツチの自己分離特性を用いること
により、セル寸法を増加させることを必要とせず
に、又より多くの周辺回路が必要とされる程に読
取信号を不当に減少させることなく、ビツト線当
りのビツト数が倍増されるが、この方法に関連す
る特定の問題は何ら示されておらず、この方法
も、極めて大きい記憶容量を有する超LSIメモリ
には不適当である。
第81109372号明細書は、感知ラツチの出力がビツ
ト線結合トランジスタとしての２対の交叉結合さ
れた電荷貯蔵素子に接続されており、２倍の大き
さのビツト線対が電荷結合素子に接続されてい
る、EFTメモリについて記載している。他のセ
ルを制御するために、もう１本のビツト線が複数
の別個の部分として配列されており、それらの各
部分はその自身の基準セルを有し、小容量の線と
して働く層を経て感知ラツチに接続され、又電荷
結合素子に接続されている。この場合には、配線
のためにもう１つの金属層を用いそして読取増幅
器として働くラツチの自己分離特性を用いること
により、セル寸法を増加させることを必要とせず
に、又より多くの周辺回路が必要とされる程に読
取信号を不当に減少させることなく、ビツト線当
りのビツト数が倍増されるが、この方法に関連す
る特定の問題は何ら示されておらず、この方法
も、極めて大きい記憶容量を有する超LSIメモリ
には不適当である。
本発明の目的は、極めて大きい記憶容量、極め
て短かいアクセス時間、及び最小の消費電力を有
し、ワード線の相当な延長即ちワード線当りのビ
ツト数の増加にも拘らず、有効ワード線容量が減
少された、超LSI半導体メモリを提供することで
ある。
て短かいアクセス時間、及び最小の消費電力を有
し、ワード線の相当な延長即ちワード線当りのビ
ツト数の増加にも拘らず、有効ワード線容量が減
少された、超LSI半導体メモリを提供することで
ある。
本発明は、前述の欠点を有しないメモリを達成
する。ワード線を幾つかの部分ワード線に分割
し、各部分ワード線のための別個に制御可能なワ
ード・スイツチを用いることにより、有効ワード
線容量は、ワード線が分割されていない場合の全
有効ワード線容量の僅かＮ分の１になる。Ｎの数
が８又は16である典型的な場合に於て、セルの選
択に於ける電力／速度比は、容易に１桁の大きさ
だけ増加される。幾つかのワード駆動トランジス
タのために更に必要とされるスペースは、例えば
16個のセルが１つの部分ワード線に接続され得る
ことを鑑みれば、極めて僅かである。又は、所要
スペースを更に減少させるために、I2Lメモリの
ワード・スイツチをセル・ポケツト内に設けても
よい。部分ワード線に並行に延びており、部分ワ
ード線と協働して、１ワードの全てのワード・ス
イツチを制御する、更に加えられたワード制御線
は、実際に於て、特にI2L技術を用いた場合だけ
でなく、多層金属を用いた場合でも、更にスペー
スを要しない。更に、それらの小さな所要電力
は、ワード・スイツチ・トランジスタを電力トラ
ンジスタとしてよりもいわゆる最小トランジスタ
として設計することを可能にする。I2Lメモリに
於ては、ワード・スイツチ・トランジスタはセル
と同じポケツト内に集積化されてもよい。本発明
の更に大きな利点は、ワード線が低電流及び極め
て短かい長さを有することによつて、該ワード線
に於ける電圧降下が相当に減少されることであ
る。その結果、ワード線のスイツチング・レベル
の差が小さくなる。チツプ全体に於けるワード線
の雑音が相当に減少され、従つてそのようなチツ
プの種々の特性が相当に改善される。更に、Ｙワ
ード制御線へのノードを分割することによりそし
てそれに応じてＹワード制御線を増加させること
により、幾つかのＸワード制御線を組合せてもよ
い。これは、メモリ・アレイ全体に於けるワード
線の最適な分割を達成する。更に、Ｘ及びＹワー
ド制御線の駆動素子のための負荷が最適に分配さ
れ、従つてメモリの良好な速度／電力比が得られ
る。線幅を増す必要がなく、又電流が減少する結
果として極めて長い選択線の場合でも最小の幅で
充分であるので、特定の速度に於て、セルのアレ
イ及び周辺回路に必要な領域が最小となる。
する。ワード線を幾つかの部分ワード線に分割
し、各部分ワード線のための別個に制御可能なワ
ード・スイツチを用いることにより、有効ワード
線容量は、ワード線が分割されていない場合の全
有効ワード線容量の僅かＮ分の１になる。Ｎの数
が８又は16である典型的な場合に於て、セルの選
択に於ける電力／速度比は、容易に１桁の大きさ
だけ増加される。幾つかのワード駆動トランジス
タのために更に必要とされるスペースは、例えば
16個のセルが１つの部分ワード線に接続され得る
ことを鑑みれば、極めて僅かである。又は、所要
スペースを更に減少させるために、I2Lメモリの
ワード・スイツチをセル・ポケツト内に設けても
よい。部分ワード線に並行に延びており、部分ワ
ード線と協働して、１ワードの全てのワード・ス
イツチを制御する、更に加えられたワード制御線
は、実際に於て、特にI2L技術を用いた場合だけ
でなく、多層金属を用いた場合でも、更にスペー
スを要しない。更に、それらの小さな所要電力
は、ワード・スイツチ・トランジスタを電力トラ
ンジスタとしてよりもいわゆる最小トランジスタ
として設計することを可能にする。I2Lメモリに
於ては、ワード・スイツチ・トランジスタはセル
と同じポケツト内に集積化されてもよい。本発明
の更に大きな利点は、ワード線が低電流及び極め
て短かい長さを有することによつて、該ワード線
に於ける電圧降下が相当に減少されることであ
る。その結果、ワード線のスイツチング・レベル
の差が小さくなる。チツプ全体に於けるワード線
の雑音が相当に減少され、従つてそのようなチツ
プの種々の特性が相当に改善される。更に、Ｙワ
ード制御線へのノードを分割することによりそし
てそれに応じてＹワード制御線を増加させること
により、幾つかのＸワード制御線を組合せてもよ
い。これは、メモリ・アレイ全体に於けるワード
線の最適な分割を達成する。更に、Ｘ及びＹワー
ド制御線の駆動素子のための負荷が最適に分配さ
れ、従つてメモリの良好な速度／電力比が得られ
る。線幅を増す必要がなく、又電流が減少する結
果として極めて長い選択線の場合でも最小の幅で
充分であるので、特定の速度に於て、セルのアレ
イ及び周辺回路に必要な領域が最小となる。
第１図は、分割された即ち部分ワード線WL及
び更に加えられたワード制御線WB及びWEを有
する、ワード配列型メモリ・マトリツクスを示す
回路図である。メモリ・セル・マトリツクス全体
のワード線が幾つかの部分ワード線WL１，WL
２，…，WLNに分割されており、各部分ワード
線はトランジスタＴ１，Ｔ２，…，TNより成る
別個のワード・スイツチによつて制御される。上
記メモリ構造体は、部分ワード線WL１，WL２
…，WLNに平行に、１ワードの全てのワード・
スイツチＴ１，Ｔ２，…，TNを上記部分ワード
線と協働して制御する、Ｘワード制御線WBを更
に有している。又、一般的に、部分ワード線WL
１，WL２，…，WLNにより制御される各部分
ワード線群に対して、上記ワード制御線WBに垂
直に延びるＹワード制御線WEが更に設けられて
いる。多層技術に於ては、それらのＸ及びＹワー
ド制御線は、相互に平行に延びるように、別個の
層に配列され得る。個々の部分ワード線、例えば
WL１は、関連するワード制御線、例えばWB１
及びWE１の助けにより、各々のワード・スイツ
チ、例えばＴ１を制御することにより選択され
る。このような回路により、有効ワード線容量
は、ワード線が分割されていない従来のメモリに
於ける全有効ワード線容量の僅かＮ分の１であ
る。
び更に加えられたワード制御線WB及びWEを有
する、ワード配列型メモリ・マトリツクスを示す
回路図である。メモリ・セル・マトリツクス全体
のワード線が幾つかの部分ワード線WL１，WL
２，…，WLNに分割されており、各部分ワード
線はトランジスタＴ１，Ｔ２，…，TNより成る
別個のワード・スイツチによつて制御される。上
記メモリ構造体は、部分ワード線WL１，WL２
…，WLNに平行に、１ワードの全てのワード・
スイツチＴ１，Ｔ２，…，TNを上記部分ワード
線と協働して制御する、Ｘワード制御線WBを更
に有している。又、一般的に、部分ワード線WL
１，WL２，…，WLNにより制御される各部分
ワード線群に対して、上記ワード制御線WBに垂
直に延びるＹワード制御線WEが更に設けられて
いる。多層技術に於ては、それらのＸ及びＹワー
ド制御線は、相互に平行に延びるように、別個の
層に配列され得る。個々の部分ワード線、例えば
WL１は、関連するワード制御線、例えばWB１
及びWE１の助けにより、各々のワード・スイツ
チ、例えばＴ１を制御することにより選択され
る。このような回路により、有効ワード線容量
は、ワード線が分割されていない従来のメモリに
於ける全有効ワード線容量の僅かＮ分の１であ
る。
Ｎの大きさが典型的に８又は16である場合に、
その半導体メモリの電力／速度比が１桁の大きさ
だけ改善される。幾つかのワード駆動トランジス
タのために更に必要とされるスペースは、例えば
16個のセルが１つの部分ワード線に関連している
場合を鑑みれば、極めて僅かである。例えば、
I2Lメモリに於て、ワード・スイツチはセル・ポ
ケツト内に集積化されてもよく、その結果必要と
される全スペースが減少する。
その半導体メモリの電力／速度比が１桁の大きさ
だけ改善される。幾つかのワード駆動トランジス
タのために更に必要とされるスペースは、例えば
16個のセルが１つの部分ワード線に関連している
場合を鑑みれば、極めて僅かである。例えば、
I2Lメモリに於て、ワード・スイツチはセル・ポ
ケツト内に集積化されてもよく、その結果必要と
される全スペースが減少する。
第２図は、本発明の第２実施例による半導体メ
モリを示す回路であり、第１図に関して述べたワ
ード線分割の原理は又、バイポーラ型の交叉結合
されたマルチ・エミツタ・トランジスタ・セルの
如き、正のワード線選択パルスを用いたセル・ア
レイにも用いられることを示している。第１図の
回路と異なる点は、ワード制御線WB１，WB２
等がワード・スイツチＴ１，Ｔ２，…，TNのベ
ースに直接接続されておらず、選択された及び選
択されていないワード制御線、例えばWB１，
WB２及びWE１，WE２を各々減結合せるため
に、抵抗RBを経て接続されていることである。
この場合、ワード・スイツチとして用いられてい
るNPNトランジスタはPNPトランジスタと置換
えられてもよい。
モリを示す回路であり、第１図に関して述べたワ
ード線分割の原理は又、バイポーラ型の交叉結合
されたマルチ・エミツタ・トランジスタ・セルの
如き、正のワード線選択パルスを用いたセル・ア
レイにも用いられることを示している。第１図の
回路と異なる点は、ワード制御線WB１，WB２
等がワード・スイツチＴ１，Ｔ２，…，TNのベ
ースに直接接続されておらず、選択された及び選
択されていないワード制御線、例えばWB１，
WB２及びWE１，WE２を各々減結合せるため
に、抵抗RBを経て接続されていることである。
この場合、ワード・スイツチとして用いられてい
るNPNトランジスタはPNPトランジスタと置換
えられてもよい。
第３図は、本発明の第３実施例による半導体メ
モリを示す回路図であり、２つ又は幾つかのＸワ
ード制御線が適当に組合わされており、数を増さ
れたＹワード制御線へノードにより接続されてい
る。従つて、Ｘワード制御線、例えばWB１′は、
少くとも２つのワード・スイツチＴ１及びＴ１′
のベースに接続され、Ｙワード制御線WE１ａ及
びWE１ｂは、Ｘワード制御線WB１′に関連する
ワード・スイツチＴ１又はＴ１′のエミツタに接
続されている。これは、メモリ・アレイ全体に於
けるワード線の分割の最適化を容易にする。この
原理は有利に用いられ、例えば、所与のセル・マ
トリツクスにより、更にＸワード制御線WB及び
Ｙワード制御線WEa，WEbを設けるためのスペ
ースが極めて僅かしかない場合でも、それらを低
コストで収容できる。更にもう１つの利点は、Ｘ
及びＹワード制御線の駆動素子のための負荷が最
適に分配されて、所与の条件下で最適なメモリ速
度／電力が得られる。
モリを示す回路図であり、２つ又は幾つかのＸワ
ード制御線が適当に組合わされており、数を増さ
れたＹワード制御線へノードにより接続されてい
る。従つて、Ｘワード制御線、例えばWB１′は、
少くとも２つのワード・スイツチＴ１及びＴ１′
のベースに接続され、Ｙワード制御線WE１ａ及
びWE１ｂは、Ｘワード制御線WB１′に関連する
ワード・スイツチＴ１又はＴ１′のエミツタに接
続されている。これは、メモリ・アレイ全体に於
けるワード線の分割の最適化を容易にする。この
原理は有利に用いられ、例えば、所与のセル・マ
トリツクスにより、更にＸワード制御線WB及び
Ｙワード制御線WEa，WEbを設けるためのスペ
ースが極めて僅かしかない場合でも、それらを低
コストで収容できる。更にもう１つの利点は、Ｘ
及びＹワード制御線の駆動素子のための負荷が最
適に分配されて、所与の条件下で最適なメモリ速
度／電力が得られる。
第４図は、本発明による半導体メモリの第４実
施例を示す回路図である。図示されている配置
は、組み合わされたＹワード制御線WE１，２及
びそれに応じて増加されたＸワード制御線WBa，
WBbを含む。従つて、例えばＹワード制御線WE
１，２は、分割されたＸワード制御線WB１ａ及
びWB１ｂに関連するワード・スイツチＴ１及び
Ｔ２のエミツタに接続されており、例えば分割さ
れたＸワード制御線WB１ａ及びWB１ｂは、そ
れらのワード・スイツチＴ１及びＴ２の一方のベ
ースに接続されている。これは、幾つかの部分ワ
ード線を用いる原理が、メモリ・マトリツクスの
物理的パラメータ（配置）及び電気的パラメータ
（容量及び抵抗）並びにメモリ・チツプの外部及
び内部構造に適する、最適なアレイの分割を可能
にすることを示している。その結果、各々メモ
リ・チツプの電力／速度比が相当に改善され、必
要とされる領域が最小になる。
施例を示す回路図である。図示されている配置
は、組み合わされたＹワード制御線WE１，２及
びそれに応じて増加されたＸワード制御線WBa，
WBbを含む。従つて、例えばＹワード制御線WE
１，２は、分割されたＸワード制御線WB１ａ及
びWB１ｂに関連するワード・スイツチＴ１及び
Ｔ２のエミツタに接続されており、例えば分割さ
れたＸワード制御線WB１ａ及びWB１ｂは、そ
れらのワード・スイツチＴ１及びＴ２の一方のベ
ースに接続されている。これは、幾つかの部分ワ
ード線を用いる原理が、メモリ・マトリツクスの
物理的パラメータ（配置）及び電気的パラメータ
（容量及び抵抗）並びにメモリ・チツプの外部及
び内部構造に適する、最適なアレイの分割を可能
にすることを示している。その結果、各々メモ
リ・チツプの電力／速度比が相当に改善され、必
要とされる領域が最小になる。
第１図は分割されたワード線を有するメモリ・
アレイを示す基本的回路図、第２図は、第１図の
原理が正のワード線選択パルスを用いたセル・ア
レイにも用いられることを示す基本的回路図、第
３図は分割されたワード線及び組合わされたＸワ
ード制御線を有するメモリ・マトリツクスを示す
基本的回路図、第４図は分割されたワード線及び
組合わされたＹワード制御線を有するメモリ・マ
トリツクスを示す基本的回路図である。 WL……分割されたワード線（部分ワード線）、
Ｔ……ワード・スイツチ（ワード駆動トランジス
タ）、WB……Ｘワード制御線、WE……Ｙワード
制御線、RB……抵抗、CWEFF……有効ワード
線容量。
アレイを示す基本的回路図、第２図は、第１図の
原理が正のワード線選択パルスを用いたセル・ア
レイにも用いられることを示す基本的回路図、第
３図は分割されたワード線及び組合わされたＸワ
ード制御線を有するメモリ・マトリツクスを示す
基本的回路図、第４図は分割されたワード線及び
組合わされたＹワード制御線を有するメモリ・マ
トリツクスを示す基本的回路図である。 WL……分割されたワード線（部分ワード線）、
Ｔ……ワード・スイツチ（ワード駆動トランジス
タ）、WB……Ｘワード制御線、WE……Ｙワード
制御線、RB……抵抗、CWEFF……有効ワード
線容量。
Claims (1)
- 【特許請求の範囲】 １ 行方向に延びる複数のワード線と列方向に延
びる複数のビツト線との交点に配置されたメモ
リ・セルのマトリクスを有する半導体メモリにお
いて、 各行におけるワード線が行方向において複数の
部分ワード線に分割されており、各部分ワード線
が別々のバイポーラ・トランジスタのコレクタに
接続されており、各行における所定の複数の部分
ワード線に接続された上記バイポーラ・トランジ
スタのベースが第１のワード制御線に共通に接続
されており、上記所定の複数の部分ワード線に接
続された上記バイポーラ・トランジスタのエミツ
タが別々の第２のワード制御線に接続されている
ことを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83105171.9 | 1983-05-25 | ||
| EP83105171A EP0126784B1 (de) | 1983-05-25 | 1983-05-25 | Halbleiterspeicher |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217290A JPS59217290A (ja) | 1984-12-07 |
| JPH041957B2 true JPH041957B2 (ja) | 1992-01-14 |
Family
ID=8190486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049454A Granted JPS59217290A (ja) | 1983-05-25 | 1984-03-16 | 半導体メモリ |
Country Status (5)
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|---|---|
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| JP (1) | JPS59217290A (ja) |
| CA (1) | CA1211212A (ja) |
| DE (1) | DE3380678D1 (ja) |
Families Citing this family (8)
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Family Cites Families (8)
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- 1983-05-25 DE DE8383105171T patent/DE3380678D1/de not_active Expired
-
1984
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- 1984-04-23 US US06/602,866 patent/US4596000A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
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| US4596000A (en) | 1986-06-17 |
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| EP0126784B1 (de) | 1989-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |