JPH0628861A

JPH0628861A - 半導体記憶装置

Info

Publication number: JPH0628861A
Application number: JP4179879A
Authority: JP
Inventors: Yasuhiro Shin; 康博真; Tatsuya Kimura; 達哉木村; Hidesato Kodama; 秀賢児玉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-07-07
Filing date: 1992-07-07
Publication date: 1994-02-04
Also published as: US5355346A; US5436868A

Abstract

(57)【要約】【目的】全てのメモリセルに対して、正確にデータを
書き込むことができるＳＲＡＭを提供すること。【構成】ＳＲＡＭは、ワードラインＹ１〜Ｙ１６と、
ビットラインＱ１１〜Ｑ１４および反転ビットライン反
転Ｑ１１〜反転Ｑ１４との交点に配置された６４個のメ
モリセル１０１〜４１６を有する。そして、ライトサイ
クル時に、まずリセット信号ＡＨ１をリセット端子１０
０１に与え、ワードラインＹ１〜Ｙ８をＨレベルにして
３２個のメモリセルの書き込みを行う。続いてリセット
信号ＡＨ２をリセット端子１００２に与え、ワードライ
ンＹ９〜Ｙ１６をＨレベルにして残り３２個のメモリセ
ルの書き込みを行い１ライトサイクルが終了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るもので、特にメモリ−セルへのデータの書き込み方法
に特徴のある半導体メモリ装置に関するものである。

【０００２】

【従来の技術】メモリセルへのデータの書き込み方法と
しては、特開昭６０−１９７９５５号公報および特開昭
６３−１７７３９２号公報に開示されているものがあ
る。

【０００３】上記各公報には、全てのメモリセルに同時
に同一データを書き込むことが記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、全ての
メモリセルに、同時に同一データを書き込むと高電位電
源（Ｖ_DD）ラインと低電位電源（Ｖ_SS）ラインの電位が
変動し、メモリセルへ正確にデータを書き込むことがで
きないという問題点があった。

【０００５】一般的に、メモリセルに“１”を書き込む
場合、ビットラインペアを構成するビットラインにＶ_DD
ラインを接続し、Ｖ_DDラインの“１”（５Ｖ）をビット
ラインに与える。同時に、ビットラインペアを構成する
反転ビットラインに、Ｖ_SSラインを接続し、Ｖ_SSライン
の“０”（０Ｖ）を反転ビットラインに与える。Ｖ_DDラ
インおよびＶ_SSラインは、外部電源（５Ｖおよび０Ｖ）
から一定電位が与えられているので、理想的には５Ｖお
よび０Ｖである。しかし、Ｖ_DDラインおよびＶ_SSライン
には、わずかながら抵抗分が存在する。そこで、数多く
のメモリセルを同時にＶ_DDラインおよびＶ_SSラインに接
続すると、１度に大きな電流がＶ_DDラインおよびＶ_SSラ
インに流れる。従って、Ｖ_DDラインおよびＶ_SSラインに
は、大きな電圧降下が生じ、もはや、メモリセルには、
５Ｖや０Ｖが与えられなくなってしまう。つまり、メモ
リセルには、正確なデータが書き込まれない（誤動作す
る）ことになる。

【０００６】

【課題を解決するための手段】本発明は、以上のような
問題点を除去するために、データを記憶するための複数
のメモリセルと、前記メモリセルを選択する複数のワー
ドラインと、前記メモリセルへデータを転送する複数の
ビットラインと、第１のアドレス信号に応答して前記ワ
ードラインを選択する第１のデコーダと、第２のアドレ
ス信号に応答して前記ビットラインを選択する第２のデ
コーダと、書き込み許可信号に応答して前記ビットライ
ンにデータを与えるデータ書き込み回路と、前記ワード
ラインの所定の本数に対応して各々設けられ、順次活性
化する第１のリセット信号群に各々が応答して、対応す
る前記所定の本数のワードラインを全て選択するように
前記第１のデコーダを制御する複数の第１のリセット制
御回路と、最初に活性化する前記第１のリセット信号に
応答して、前記ビットラインの全てを選択するように前
記第２のデコーダを制御する第２のリセット制御回路と
を設けたものである。

【０００７】

【作用】本発明によれば、メモリセルを選択するワード
ラインが、１ライトサイクル内で複数回に分けて全て選
択される。それにともない、メモリセルの内容が、１サ
イクル内で複数回に分けて全て書きかえられる。

【０００８】

【実施例】以下、本発明の第１の実施例について図１お
よび図１４を参照して説明する。尚、図１中および図１
４中におけるＮＭＯＳ，ＰＭＯＳは、説明上、一部図２
に示した略号を使用する。また、図面中で記号上に
“−”が付与されているものは、明細書中で“反転”と
して説明する。

【０００９】図１および図１４は、本発明の第１の実施
例を示す図であり、スタティックランダムアクセスメセ
リ（以下、ＳＲＡＭとする。）で構成されている。尚、
図１と図１４とは、ビットラインで互いに接続されてい
て、図１と図１４合わせてＳＲＡＭを構成している。

【００１０】図１および図１４におけるＳＲＡＭは、ア
ドレスブロックＡ、メモリブロックＢ１リード／ライト
ブロックＣ１から構成されている。さらに、リード／ラ
イトブロックＣ１は、データ選択ブロックＤ、データブ
ロックＥ、ゲート回路Ｆ、リセット制御ブロックＧから
構成されている。

【００１１】メモリブロックＢ１は、“１”もしくは
“０”のデータを保持するための複数のメモリセルで構
成されている。そしてこのメモリセルはワードライン方
向に４行、ビットライン方向に１６列のアレイ状に配置
され、メモリブロックＢ１内では、合計６４個が配置さ
れている。メモリセル１０１は、２つのインバータ１お
よび２とで構成されたラッチ回路と、ワードラインＹ１
にゲートが接続されたＮＭＯＳ３、ＮＭＯＳ４とから構
成されている。そして、このＮＭＯＳ３のドレイン電極
は、反転ビットライン反転Ｑ１１に接続され、ＮＭＯＳ
４のドレイン電極は、ビットラインＱ１１に接続されて
いる。メモリブロックＢ１内の他のメモリセル１０２〜
１１６、２０１〜２１６、３０１〜３１６、４０１〜４
１６は、メモリセル１０１と同じ構成であるので、詳細
な説明は省略する。またメモリセル１０１以外のメモリ
セルは図面上では、破線で囲み符号を付与するのみとす
る。

【００１２】アドレスブロックＡは、アドレス信号に応
答してメモリブロックＢ１内の複数のメモリセルを、ワ
ードライン単位で選択するための回路である。

【００１３】図３は、このアドレスブロックＡの拡大図
であり、図３を用いてアドレスブロックＡの詳細な説明
をする。

【００１４】アドレスブロックＡは、Ｖ_DDが与えられる
Ｖ_DD端子１００６とＶ_SSが与えられるＶ_SS端子１００７
と、プリチャージ信号が与えられるプリチャージ端子１
００３とアドレス信号が与えられるアドレス端子Ａ１〜
Ａ４端子および反転Ａ１〜反転Ａ４端子と互いに異なる
リセット信号であるＡＨ１信号およびＡＨ２信号が与え
られるリセット端子１００１および１００２とを持って
いる。ＮＭＯＳｅ１〜ｅ１６のソース電極は、各々Ｖ_SS
端子１００７に接続され、ゲート電極は、プリチャージ
端子１００３に接続されている。ＮＭＯＳｅ１のドレイ
ン電極とデコードラインＪ１との間には、ＮＭＯＳｆ１
０１，ｆ２０１，ｆ３０１，ｆ４０１が直列に接続され
ている。そして、これらＮＭＯＳｆ１０１，ｆ２０１，
ｆ３０１，ｆ４０１のゲート電極は、アドレス信号が与
えられるアドレス端子反転Ａ１端子、反転Ａ２端子、反
転Ａ３端子、反転Ａ４端子が各々接続されている。ＮＭ
ＯＳｅ２のドレイン電極とデコードラインＪ２との間に
はＮＭＯＳｆ１０２，ｆ２０２，ｆ３０２，ｆ４０２が
直列に接続されている。そして、これらＮＭＯＳｆ１０
２，ｆ２０２，ｆ３０２，ｆ４０２のゲート電極は、ア
ドレス信号が与えられるアドレス端子Ａ１端子、反転Ａ
２端子、反転Ａ３端子、反転Ａ４端子が各々接続されて
いる。以後ＮＭＯＳｅ３〜ｅ１６の各ドレイン電極とこ
れら各ドレイン電極の各々に対応したデコードラインＪ
３〜Ｊ１６との間には、各々ＮＭＯＳが４個接続されて
いる。そして、これら４個のＮＭＯＳのゲート電極は、
アドレス信号が与えられるアドレス端子Ａ１〜Ａ４端子
および反転Ａ１〜反転Ａ４端子に所定の組み合わせで接
続されている。この組み合わせは、図示した通りであ
る。

【００１５】以上のような構成により、アドレス信号Ａ
１〜Ａ４および反転Ａ１〜反転Ａ４で決定される１６通
りの論理設定に対して、１６本のデコードラインＪ１〜
Ｊ１６のうち１本が選択され、この選択された１本のデ
コードラインのみＬレベルとなるようにしている。（但
し、プリチャージ信号がＨレベルのときである。）即
ち、選択したいデコードラインに直列に接続された４個
のＮＭＯＳのみが全てオン状態になるような構成になっ
ている。この時、他のデコードラインに直列に接続され
た４個のＮＭＯＳは、少なくとも１個がオフ状態になっ
ているので、このデコードラインはＬレベルにはならな
い。

【００１６】以上のようなデコードラインの選択方法に
ついて例を示し説明する。例えば（Ａ４，Ａ３，Ａ２，
Ａ１）＝（０，０，０，０）のように論理設定を行う。
すると、（反転Ａ４，反転Ａ３，反転Ａ２，反転Ａ１）
＝（１，１，１，１）となり、デコードラインＪ１に直
列に接続された４個のＮＭＯＳｆ１０１，ｆ２０１，ｆ
３０１，ｆ４０１は全てオン状態になる。従って、デコ
ードラインＪ１のみが選択される。同様にして、アドレ
ス信号Ａ４，Ａ３，Ａ２，Ａ１で構成される２進コード
（０，０，０，０）〜（１，１，１，１）を選ぶことに
よって、所定のデコードラインを選択する。

【００１７】また、ＮＭＯＳｎ１〜ｎ１６のソース電極
は、Ｖ_SS端子１００７に接続され、ゲート電極は、プリ
チャージ端子１００３に接続されている。デコードライ
ンＪ１〜Ｊ８とＮＭＯＳｎ１〜ｎ８との間には、各々Ｎ
ＭＯＳｍ１〜ｍ８が接続されている。このＮＭＯＳｍ１
〜ｍ８のゲート電極は、共通にリセット端子１００１に
接続され、ソース電極は、各々ＮＭＯＳｎ１〜ｎ８のド
レインに接続され、ドレイン電極は各々デコードライン
Ｊ１〜Ｊ８に接続されている。

【００１８】デコードラインＪ９〜Ｊ１６とＮＭＯＳｎ
９〜ｎ１６との間には、各々ＮＭＯＳｍ９〜ｍ１６が接
続されている。このＮＭＯＳｍ９〜ｍ１６のゲート電極
は、共通にリセット端子１００２に接続され、ソース電
極は、各々ＮＭＯＳｎ９〜ｎ１６のドレインに接続さ
れ、ドレイン電極は、各々デコードラインＪ９〜Ｊ１６
に接続されている。またＰＭＯＳｄ１〜ｄ１６が各々デ
コードラインＪ１〜Ｊ１６に接続されている。これらＰ
ＭＯＳｄ１〜ｄ１６のゲート電極は共通にプリチャージ
端子１００３に接続され、ソース電極はＶ_DD端子１００
６に接続されドレイン電極は、各々デコードラインＪ１
〜Ｊ１６に接続されるとともに、各々ＰＭＯＳｂ１〜ｂ
１６のドレイン電極に接続されている。

【００１９】また、各ゲート電極が各ワードラインＹ１
〜Ｙ１６に接続されたＰＭＯＳｂ１〜ｂ１６がＶ_DD端子
と各デコードラインＪ１〜Ｊ１６との間に接続されてい
る。そして、これらＰＭＯＳｂ１〜１６各々のドレイン
電極とゲート電極との間には、各々インバータａ１〜ａ
１６が接続されている。

【００２０】次に、図１４に戻り、リード／ライトブロ
ックＣ１について説明する。リード／ライトブロックＣ
１中のリセットブロックＧは、４つの２入力ＯＲゲート
Ｑ１〜Ｑ４から構成されている。これら各ＯＲゲートＱ
１〜Ｑ４の一方の入力端子は、各々アドレス信号Ｘ１〜
Ｘ４が与えられるアドレス端子Ｘ１〜Ｘ４端子が接続さ
れ、他方の入力端子は、リセット信号であるＡＨ１信号
が与えられるリセット端子１００５が共通に接続されて
いる。これら４つのＯＲゲートＱ１〜Ｑ４の各々の出力
は、各々アドレス信号ＡＸ１〜ＡＸ４として、各々アド
レス端子ＡＸ１〜ＡＸ４に与えられる。これらアドレス
信号ＡＸ１〜ＡＸ４は、他のリード／ライトブロックＣ
２〜Ｃ８のアドレス信号として使われる。これは、後に
説明する。

【００２１】このリセット制御ブロックＧを除いたデー
タ選択ブロックＤには、ＰＭＯＳｇ１〜ｇ８と、ＮＭＯ
Ｓｈ１〜ｈ４および反転ｈ１〜反転ｈ４と、ＰＭＯＳ
５，ＰＭＯＳ６がある。ＰＭＯＳｇ１〜ｇ８は、ゲート
電極がプリチャージ端子１００４に共通に接続され、ソ
ース電極が各々Ｖ_DD端子１００８に接続されている。そ
して、ＰＭＯＳｇ１，ｇ３，ｇ５，ｇ７のドレイン電極
は各々ビットラインＱ１１，Ｑ１２，Ｑ１３，Ｑ１４に
接続されている。ＰＭＯＳｇ２，ｇ４，ｇ６，ｇ８のド
レイン電極は各々反転ビットライン反転Ｑ１１、反転Ｑ
１２、反転Ｑ１３、反転Ｑ１４に接続されている。ま
た、プリチャージ信号は、プリチャージ端子１００９を
介して他のデータ選択ブロックＣ２〜Ｃ８にも与えられ
る。

【００２２】ＮＭＯＳｈ１〜ｈ４のゲート電極は、各々
ＯＲゲートＱ１〜Ｑ４の出力端子に接続され、ドレイン
電極は共通にデータラインＬ１に接続され、ソース電極
は各々ビットラインＱ１１，Ｑ１２，Ｑ１３，Ｑ１４に
接続されている。

【００２３】ＮＭＯＳ反転ｈ１〜反転ｈ４のゲート電極
は各々ＯＲゲートＱ１〜Ｑ４の出力端子に接続され、ド
レイン電極は共通に反転データライン反転Ｌ１に接続さ
れ、ソース電極は、各々反転ビットライン反転Ｑ１１、
反転Ｑ１２、反転Ｑ１３、反転Ｑ１４に接続されてい
る。

【００２４】ＰＭＯＳ５は、反転データライン反転Ｌ１
とＶ_DDライン１０１１との間に接続されている。このＰ
ＭＯＳ５のゲート電極はプリチャージ端子１００４に接
続され、ソース電極はＶ_DDライン１０１１に接続されド
レイン電極は反転データライン反転Ｌ１に接続されてい
る。

【００２５】ＰＭＯＳ６はデータラインＬ１とＶ_DDライ
ン１０１１との間に接続されている。このＰＭＯＳ６の
ゲート電極はプリチャージ端子１００４に接続され、ソ
ース電極はＶ_DDライン１０１１に接続され、ドレイン電
極はデータラインＬ１に接続されている。尚、Ｖ_DDライ
ン１０１１には、Ｖ_DD端子１０１０を介して外部からＶ
_DDレベルが与えられている。

【００２６】データブロックＥは、ゲート回路ＦとＲ−
Ｓフリップフロップ回路Ｈとをもっている。Ｒ−Ｓフリ
ップフロップ回路Ｈは、２入力ＮＡＮＤゲート１７と２
入力ＮＯＲゲート１８で構成されている。このＮＡＮＤ
ゲート１７の一方の入力端子は、反転データライン反転
Ｌ１が接続され、他方の入力端子は、ＮＯＲゲート１８
の出力端子に接続されている。また、ＮＯＲゲート１８
の一方の入力端子は、ＮＡＮＤゲート１７の出力端子に
接続され他方の入力端子は、データラインＬ１に接続さ
れている。

【００２７】ゲート回路Ｆは、インバータ１６で構成さ
れており、データバスＤＢ１に接続されたデータ書き込
み端子１０１８に与えられた信号を反転して出力する。

【００２８】Ｒ−Ｓフリップフロップ回路Ｈとゲート回
路Ｆとを除いたデータブロックには、インバータ１１，
１３，１５と３ステートバッファ１９と２入力ＮＡＮＤ
ゲート１２，１４とＮＭＯＳ８，１０とＰＭＯＳ７，９
とがある。

【００２９】ＮＭＯＳ８，１０のソース電極は、共通に
Ｖ_SSライン１０１３に接続され、ゲート電極は各々イン
バータ１３，１１の出力端子に接続され、ドレイン電極
は各々反転データライン反転Ｌ１、データラインＬ１に
接続されている。尚、Ｖ_SSライン１０１３には、Ｖ_SS端
子１０１２を介して外部からＶ_SSレベルが与えられてい
る。

【００３０】ＰＭＯＳ７，９のソース電極は共通にＶ_DD
ライン１０１１に接続されゲート電極は、各々ＮＡＮＤ
ゲート１２，１４の出力端子に接続されドレイン電極は
各々反転データライン反転Ｌ１、データラインＬ１に接
続されている。

【００３１】ＮＡＮＤゲート１２の一方の入力端子は、
ライトイネーブル信号ライン１０１６に接続され、他方
の入力端子はインバータ１６の出力端子に接続され、出
力端子はインバータ１１の入力端子に接続されている。

【００３２】ＮＡＮＤゲート１４の一方の入力端子は、
ライトイネーブル信号ライン１０１６に接続され、他方
の入力端子はインバータ１５の出力端子に接続され、出
力端子はインバータ１３の入力端子に接続されている。
尚、ライトイネーブル信号ライン１０１６には、ライト
イネーブル端子Ｗ端子に与えられたライトイネーブル信
号が与えられる。そして、このライトイネーブル信号
は、ライトネーブル端子１０１４を介して、他のリード
／ライトブロックＣ２〜Ｃ８へ与えられる。

【００３３】３ステートバッファ１９は、Ｒ−Ｓフリッ
プフロップ回路Ｈの出力端子（ＮＯＲゲート１８の出力
端子に相当する）とデータ読み出し端子１０１９との間
に接続され、アウトプットイネーブル信号ライン１０１
７に与えられたアウトプットイネーブル信号によって制
御される。図４に、この３ステートバッファ１９の詳細
回路図を示す。図４に示すように、３ステートバッファ
１９は２つのインバータ２０，２１とＮＭＯＳ２４，２
５とＰＭＯＳ２２，２３とから構成されている。この３
ステートバッファ１９は、アウトプットイネーブル信号
ライン１０１７のレベルがＬレベルの時には、ＰＭＯＳ
２３およびＮＭＯＳ２４がオフ状態になり、入力する信
号Ｉ（Ｒ−Ｓフリップフロップ回路Ｈの出力端子）のレ
ベルにかかわらずデータ読み出し端子１０１９は、ハイ
インピーダンス状態になり、入力する信号Ｉのレベル
は、データバスＤＢ１には伝達されない。アウトプット
イネーブル信号ライン１０１７のレベルがＨレベルの時
には、ＰＭＯＳ２３およびＮＭＯＳ２４がオン状態にな
り、この３ステートバッファ１９は、インバータとして
働き、入力する信号Ｉのレベルが反転されてデータ読み
出し端子１０１９に与えられ、そして、データバスＤＢ
１にこのレベルが伝達される。尚、アウトプットイネー
ブル端子ＯＥ端子に与えられたアウトプットイネーブル
信号は、アウトプットイネーブル端子１０１５を介し
て、他のリード／ライトブロックＣ２〜Ｃ８へ与えられ
る。

【００３４】次に、本発明のＳＲＡＭの動作を図５に示
す動作波形図を用いて説明する。

【００３５】（ライト動作）まず、リセット信号ＡＨ１
およびＡＨ２が共にＬレベルである時の動作について説
明する。

【００３６】プリチャージ信号反転ＰＣがＬレベルであ
るとき（プリチャージ期間）、ＰＭＯＳｄ１〜ｄ１６が
オン状態になり、ＮＭＯＳｎ１〜ｎ１６およびＮＭＯＳ
ｅ１〜ｅ１６はオフ状態になる。従って、Ｖ_DD端子１０
０６のＶ_DDレベルが、ＰＭＯＳｄ１〜ｄ１６を介してデ
コードラインＪ１〜Ｊ１６に与えられ、デコードライン
Ｊ１〜Ｊ１６はＶ_DDレベル（Ｈレベル）に充電（プリチ
ャージ）される。この状態ではアドレス信号Ａ１〜Ａ４
および反転Ａ１〜Ａ４の値には関係なくデコードライン
Ｊ１〜Ｊ１６のレベルが決定される。そして、このデコ
ードラインＪ１〜Ｊ１６のＶ_DDレベル（Ｈレベル）がイ
ンバータａ１〜ａ１６によって反転され、ワードライン
Ｙ１〜Ｙ１６は全てＬレベルになる。ワードラインＹ１
〜Ｙ１６がＬレベルになると、メモリセル１０１〜４１
６中のＮＭＯＳは全てオフ状態になるため、各メモリセ
ルはビットラインおよび反転ビットラインで構成される
ビットラインペアには接続されない。つまり、メモリセ
ルからのデータの読み出しおよびメモリセルへのデータ
の書き込みを行うことができない。また、ワードライン
Ｙ１〜Ｙ１６がＬレベルになるとＰＭＯＳｂ１〜ｂ１６
がオン状態になり、Ｖ_DD端子１００６に与えられたＶ_DD
レベルが、このＰＭＯＳｂ１〜ｂ１６を介してデコード
ラインＪ１〜Ｊ１６に与えられる。つまりこれらＰＭＯ
Ｓｂ１〜ｂ１６とインバータａ１〜ａ１６でラッチ回路
が構成され、デコードラインのＨレベルを保持する。

【００３７】一方、プリチャージ信号反転ＰＣがＬレベ
ルであるとき、ＰＭＯＳｇ１〜ｇ８も同様にオン状態に
なる。従って、Ｖ_DD端子１００８に与えられたＶ_DDレベ
ルが、ＰＭＯＳｇ１〜ｇ８を介してビットラインＱ１１
〜Ｑ１４および反転ビットラインＱ１１〜反転Ｑ１４に
与えられ、ビットラインＱ１１〜Ｑ１４および反転ビッ
トラインＱ１１〜反転Ｑ１４は全てＶ_DDレベルにプリチ
ャージされる。この状態ではアドレス信号Ｘ１〜Ｘ４の
値には関係なくビットラインＱ１１〜Ｑ１４および反転
ビットラインＱ１１〜反転Ｑ１４のレベルが決定され
る。

【００３８】以上のようにプリチャージ信号反転ＰＣが
Ｌレベルであるときに、ワードラインを選択するための
アドレス信号Ａ１〜Ａ４および反転Ａ１〜反転Ａ４（以
下、第１のアドレス信号とする。）とビットラインペア
を選択するためのアドレス信号Ｘ１〜Ｘ４（以下第２の
アドレス信号とする。）の論理設定を適当に選ぶことに
よって、メモリブロックＢ１内の６４個のメモリセルの
うちのいくつかを選択する準備をする。尚、先にも述べ
たように、プリチャージをしている間は、メモリセルを
選択することはできない。

【００３９】また、プリチャージをしている間は、ライ
トイネーブル信号ライン１０１６に与えられるライトイ
ネーブル信号はＬレベルであるため、データブロックＥ
内のＮＡＮＤゲート１２，１４の出力はともにＨレベル
になる。従って、Ｖ_DDライン１０１１に接続され、Ｖ_DD
レベルをデータラインＬ１、反転データライン反転Ｌ１
に転送するＰＭＯＳ７とＰＭＯＳ９はともにオフ状態に
なる。同様に、Ｖ_SSライン１０１３に接続され、Ｖ_SSレ
ベルをデータラインＬ１、反転データラインＬ１に転送
するＮＭＯＳ８とＮＭＯＳ１０は、ともにオフ状態にな
る。従って、ライトイネーブル信号ＷがＬレベルである
ときは、データバスＤＢ１上のデータは、メモリセルに
伝達されない。

【００４０】次に、プリチャージ信号反転ＰＣがＨレベ
ルになると、ＰＭＯＳｄ１〜ｄ１６がオフ状態になり、
ＮＭＯＳｅ１〜ｅ１６がオン状態になり、デコードライ
ンＪ１〜Ｊ１６のプリチャージが解除される。ここで先
に設定した第１のアドレス信号の論理設定によって、１
６本のデコードラインのうち１本のみを選択し、この選
択したデコードラインの電位（Ｖ_DDレベル）のみを、Ｎ
ＭＯＳｅ１〜ｅ１６のうち選択されたデコードラインに
対応するＮＭＯＳを介して放電させる。例えば、第１の
アドレス信号が（Ａ４，Ａ３，Ａ２，Ａ１）＝（０，
０，０，０）のとき、ＮＭＯＳｆ１０１，ｆ２０１，ｆ
３０１，ｆ４０１がオン状態になりデコードラインＪ１
のみがＬレベルになる。デコードラインＪ１が、Ｌレベ
ルになると、インバータａ１の出力がＨレベルになり、
ワードラインＹ１のみがＨレベルになる。同時にＰＭＯ
Ｓｂ１がオフ状態になりデコードラインＪ１のプリチャ
ージが解除される。ワードラインＹ１がＨレベルになる
と、このワードラインＹ１に接続されたメモリセル１０
１，２０１，３０１，４０１中のＮＭＯＳ（図１ではメ
モリセル１０１を代表して、ＮＭＯＳ３，４が示されて
いる。）が全てオン状態になり、各メモリセルとビット
ラインペアとが接続される。

【００４１】一方、プリチャージ信号反転ＰＣがＨレベ
ルになると、ＰＭＯＳｇ１〜ｇ８も同様にオフ状態にな
り、ビットラインＱ１１〜Ｑ１４および反転ビットライ
ン反転Ｑ１１〜反転Ｑ１４のプリチャージが解除され
る。

【００４２】今、リセット信号はＬレベルであるため、
第２のアドレス信号Ｘ１〜Ｘ４は、そのままＯＲゲート
Ｑ１〜Ｑ４を通過する。ここで、先に設定した第２のア
ドレス信号の論理設定によって、１対のビットラインペ
アを選択する。例えば、第２のアドレス信号が（Ｘ１，
Ｘ２，Ｘ３，Ｘ４）＝（１，０，０，０）の場合、ＮＭ
ＯＳｈ１とＮＭＯＳ反転ｈのみがオン状態となり、ビッ
トラインＱ１１と反転ビットライン反転Ｑ１１の１対の
ビットラインペアのみがビットラインＬ１および反転ビ
ットライン反転Ｑ１１に接続される。

【００４３】以上のように、プリチャージ信号反転ＰＣ
がＨレベルになったときには、プリチャージ信号反転Ｐ
ＣがＬレベルのときに既に設定した第１および第２のア
ドレス信号によって、所定のメモリセルが選択される。
今、第１のアドレス信号が（Ａ１，Ａ２，Ａ３，Ａ４）
＝（０，０，０，０）であり、第２のアドレス信号が
（Ｘ１，Ｘ２，Ｘ３，Ｘ４）＝（１，０，０，０）であ
るので、メモリセル１０１のみが選択され、メモリセル
１０１（厳密には、メモリセル１０１中のインバータ１
とインバータ２とからなるラッチ回路）がビットライン
Ｑ１１と反転ビットライン反転Ｑ１１に接続される。

【００４４】次に、プリチャージ信号反転ＰＣがＨレベ
ルの間にライトイネーブル信号ＷがＨレベルに立ち上が
るとデータブロックＥ内のＮＡＮＤゲート１２およびＮ
ＡＮＤゲート１４の一方の入力端子が、Ｈレベルになる
ため、ＮＡＮＤゲート１２およびＮＡＮＤゲート１４の
他方の入力端子に与えられるレベルに応じた信号レベル
を出力することになる。今、図５に示すようにデータバ
スＤＢ１の値を、ライトイネーブル信号Ｗが立ち上がる
直前に、１（Ｈレベル）に設定するとする。データ書き
込み端子１０１８に与えられたＨレベルは、インバータ
１６で反転され、ＮＡＮＤゲート１２の他方の入力端子
に与えられる。一方、ＮＡＮＤゲート１４の他方の入力
端子には、インバータ１６の出力をさらに反転したレベ
ルが与えられる。従って、ＮＡＮＤゲート１２の出力
は、依然としてＨレベルであり、ＰＭＯＳ７とＮＭＯＳ
１０はオフ状態のままである。一方ＮＡＮＤゲート１４
の出力はＬレベルに変化するためＰＭＯＳ９とＮＭＯＳ
８はオン状態になる。従って、データラインＬ１には、
ＰＭＯＳ９を介してＶ_DDレベル（Ｈレベル）が与えられ
る。同時に反転データライン反転Ｌ１にはＮＭＯＳ８を
介してＶ_SSレベル（Ｌレベル）が与えられる。今、デー
タラインＬ１は、ビットラインＱ１１に接続され、反転
データライン反転Ｌ１は、反転ビットライン反転Ｑ１１
に接続されているので、ビットラインＱ１１は、Ｈレベ
ル、反転ビットライン反転Ｑ１１はＬレベルになる。こ
のビットラインペアのレベルはメモリセル１０１に伝達
され、ＮＭＯＳ３，４を介してインバータ１，２からな
るラッチ回路にデータ１が書き込まれる。

【００４５】もし、データバスＤＢ１の値が０であると
きは、今までとは逆に、ビットラインＱ１１がＬレベ
ル、反転ビットライン反転Ｑ１１がＨレベルになる。こ
のビットラインペアのレベルは、メモリセル１０１に伝
達されＮＭＯＳ３，４を介してインバータ１，２からな
るラッチ回路にデータ０が書き込まれる。

【００４６】その後、ライトイネーブル信号Ｗを立ち上
げ、データバスＤＢ１からのデータの受け入れを禁止
し、書き込まれたデータを保持する。さらにその後プリ
チャージ信号反転ＰＣが立ち下がると再びプリチャージ
が始まる。このように、プリチャージを開始してから次
のプリチャージが開始されるまでの間が、１ライトサイ
クルであり、この間にデータの書き込みが行われる。

【００４７】次に、図５の実線で示すように、ライト動
作時にリセット信号ＡＨ１およびＡＨ２を入力した場合
について説明する。

【００４８】まず、プリチャージ信号反転ＰＣがＬレベ
ルのときに、リセット信号ＡＨ１をＨレベルに立ち上げ
る。すると、アドレスブロックＡのＮＭＯＳｍ１〜ｍ８
がオン状態になる。

【００４９】一方、リセット信号ＡＨ１をＨレベルに立
ち上げると、リセット制御ブロックＧ中のＯＲゲートＱ
１〜Ｑ４の出力が、第２のアドレス信号の値にかかわら
ずＨレベルになる。従って、このプリチャージの期間中
において、ＮＭＯＳｈ１〜ｈ４およびＮＭＯＳ反転ｈ１
〜反転ｈ４は全てオン状態になり、全てのビットライン
ペアが対応するデータラインペアに接続される。

【００５０】次に、プリチャージ信号反転ＰＣがＨレベ
ルに立ち上がると、アドレスブロックＡでは、リセット
信号ＡＨ１によってオン状態になっているＮＭＯＳｍ１
〜ｍ８を介して、デコードラインＪ１〜Ｊ８の電位がＶ
_SSへ放電され、デコードラインＪ１〜Ｊ８が第１のアド
レス信号と無関係にＬレベルになる。但し、第１のアド
レス信号が、デコードラインＪ９〜Ｊ１６を選択してい
ないとする。それにともないワードラインＹ１〜Ｙ８が
Ｈレベルになり、このワードラインＹ１〜Ｙ８に接続さ
れた３２個のメモリセルが選択される。そして、この状
態でライトイネーブル信号ＷをＨレベルに立ち上げる
と、データバスＤＢ１上のデータが先に述べたようなラ
イト動作と同様の動作で３２個のメモリセルに書き込ま
れる。（１回目の書き込み）続いて、リセット信号ＡＨ
２をＨレベルに立ち上げると、アドレスブロックＡ中の
ＮＭＯＳｍ９〜ｍ１６がオン状態になる。そしてデコー
ドラインＪ１〜Ｊ８に引き続き、デコードラインＪ９〜
Ｊ１６が第１のアドレス信号に無関係にＬレベルにな
る。それにともないワードラインＹ９〜Ｙ１６がＨレベ
ルになり、このワードラインＹ９〜Ｙ１６に接続された
３２個のメモリセルが選択される。この時点では既にラ
イトイネーブル信号ＷはＨレベルであるため、データバ
スＤＢ１上のデータが、この３２個のメモリセルに書き
込まれる。（２回目の書き込み）結局、データバスＤＢ
１上のデータが１ライトサイクル中で２回に分けて６４
個のメモリセルに書き込まれる。

【００５１】尚、もし、リセット信号ＡＨ１をＨレベル
にした際に、第１のアドレス信号が、デコードラインＪ
９〜Ｊ１６のいずれか１本を選択するように設定されて
いたとすると、この選択された１本のデコードラインに
対応した４個のメモリセルが、３２個のメモリセルと合
わせて、選択される。

【００５２】従って、１回目の書き込みでは、３６個の
メモリセルにデータが書き込まれ、２回目の書き込みで
は２８個のメモリセルにデータが書き込まれる。

【００５３】さて、このように、１ライトサイクル内
で、メモリセルのデータを２回に分けて書きかえる（デ
ータを書き込む）ことによって、以下のメリットがあ
る。

【００５４】データバスＤＢ１の値が１であるとき、Ｖ
_DDライン１０１１に与えられたＶ_DDレベルによって、ビ
ットラインＱ１１〜Ｑ１４のレベルをＶ_DDレベルへ引き
上げ、Ｖ_SSライン１０１３に与えられたＶ_SSレベルによ
って反転ビットライン反転Ｑ１１〜反転Ｑ１４のレベル
をＶ_SSレベルへ引き下げる。従ってＶ_DDラインおよびＶ
_SSラインと各ビットラインペアとの間にあるＮＭＯＳ８
およびＰＭＯＳ９には、１回のライト動作で書きかえる
メモリセルの数に応じたドライブ能力が要求される。例
えば、１回のライト動作で６４個全てのメモリセルへデ
ータを書き込む場合には、ＮＭＯＳ８およびＰＭＯＳ９
のディメンジョンＷ_n，Ｗ_pは、各々４００μｍ必要で
ある。しかし、本実施例のＮＭＯＳ８およびＰＭＯＳ９
は、１回のライト動作で、最大３６個のメモリセルにデ
ータを書き込める能力を持っていれば充分である。従っ
て、各々のディメンジョンは、

【００５５】

【数１】

【００５６】で充分である。ＮＭＯＳ１０、ＰＭＯＳ７
についても同様である。

【００５７】以上のようにＭＯＳトランジスタのディメ
ンジョンを小さくすることにより、ＳＲＡＭのチップ面
積の大幅な縮小化をはかることができる。

【００５８】また、１回のライト動作で、書き込まなけ
ればならないメモリセルの数が少なくてすむため、Ｖ_DD
ライン１０１１およびＶ_SSライン１０１３上に流れる電
流を小さくすることができる。従って、Ｖ_DDライン１０
１１およびＶ_SSライン１０１３が持つ抵抗によって生じ
る電圧降下を抑えることができ、外部から与えられるＶ
_DD（５Ｖ）、Ｖ_SS（０Ｖ）を正確にメモリセルへ伝える
ことができる。

【００５９】（リード動作）リード動作は、ライト動作
におけるライトイネーブル信号ＷをＬレベルにし、この
ライトイネーブル信号Ｗの代わりにリード信号（アウト
プットイネーブル信号）ＯＥをＨレベルにする。そし
て、第１および第２のアドレス信号によって選択された
１つのメモリセルの値をデータラインＬ１および反転デ
ータライン反転Ｌ１に転送する。Ｒ−Ｓフリップフロッ
プ回路Ｈは、データラインＬ１および反転データライン
反転Ｌ１のレベルに応じたレベルを３ステートインバー
タ１９に出力する。例えばデータラインＬ１がＨレベル
で反転データライン反転Ｌ１がＬレベルであれば（メモ
リセルは、１を保持している。）、Ｒ−Ｓフリップフロ
ップ回路Ｈは、Ｌレベルを出力する。今、リード信号Ｏ
ＥがＨレベルであるので３ステートインバータ１９に入
力したレベルは反転されてデータ読み出し端子１０１９
に与えられる。この例では、データバスＤＢ１にＨレベ
ルが与えられ、メモリセルが保持しているデータ１がデ
ータバスＤＢ１上に読み出されたことになる。これら一
連のリード動作は一般的なものであり、本発明の意図す
るところではない。

【００６０】次に、本発明の第２の実施例について図６
を用いて説明する。第１の実施例と違うところはアドレ
スブロックＡの構成である。このアドレスブロックＡに
は、リセット端子６００１，６００２，６００３があ
る。これらリセット端子６００１，６００２，６００３
には、各々ＮＭＯＳｍ１〜ｍ５，ＮＭＯＳｍ６〜ｍ１
０，ＮＭＯＳｍ１１〜ｍ１６が接続されている。その他
の構成は、第１の実施例と同様である。

【００６１】次に、第２の実施例の動作について図７を
用いて説明する。この第２の実施例は、１ライトサイク
ル内で、メモリセルのデータを３回に分けて書きかえる
（データを書き込む）ものである。図６に示すようにま
ず１回目は、リセット端子６００１にリセット信号ＡＨ
１を与えることによって、デコードラインＪ１〜Ｊ５を
第１のアドレス信号にかかわらずＬレベルにする。それ
にともないワードラインＹ１〜Ｙ５がＨレベルになり、
このワードラインＹ１〜Ｙ５に対応する２０個のメモリ
セルが選択されデータが書き込まれる。その後、リセッ
ト端子６００２にリセット信号ＡＨ２を与え、ワードラ
インＹ６〜Ｙ１０に対応する２０個のメモリセルを選択
し、データを書き込む最後にリセット端子６００３にリ
セット信号ＡＨ３を与え、ワードラインＹ１１〜Ｙ１６
に対応する２４個のメモリセルを選択し、データを書き
込む。尚、もし、リセット信号ＡＨ１をＨレベルにした
際に第１のアドレス信号が、デコードラインＪ６〜Ｊ１
０のいずれか１本を選択するように設定されていたとす
ると、この選択された１本のデコードラインに対応した
４個のメモリセルが２０個のメモリセルと合わせて選択
される。従って、１回目の書き込みでは２４個のメモリ
セルにデータが書き込まれ、２回目の書き込みでは１６
個のメモリセルにデータが書き込まれ、３回目の書き込
みでは、２４個のメモリセルにデータが書き込まれる。

【００６２】以上のように、１ライトサイクル内で、メ
モリセルのデータを３回に分けて書きかえるようにした
ので、ＮＭＯＳ８，１０およびＰＭＯＳ７，９のディメ
ンジョンは各々、

【００６３】

【数２】

【００６４】で充分である。従って、第１の実施例より
もさらにチップ面積を縮小できる。また、１回のライト
動作で書き込まなければならないメモリセルの数はさら
に少なくできるため、５Ｖ，０Ｖをより正確にメモリセ
ルへ伝えることができる。

【００６５】本発明では、さらにリセット端子を設け
て、１回のライト動作で書き込まなければならないメモ
リセルの数をさらに減らすことも可能である。

【００６６】次に、さらにチップ面積の縮小化がはかれ
る第３の実施例について図８を用いて説明する。第３の
実施例においても第２の実施例と同様に、アドレスブロ
ックＡ以外の構成は同じである。

【００６７】第３の実施例は、アドレスブロックＡ内の
各デコードラインと各ＮＭＯＳｍ１〜ｍ１６の各ドレイ
ン電極との間に各々ＮＭＯＳｒ１〜ｒ１６を接続してい
る。このＮＭＯＳｒ２〜ｒ１６のゲート電極は、１つ上
位のデコードラインに各々接続されている。また、ＮＭ
ＯＳｒ１のゲート電極には、ライトイネーブル端子ＷＥ
Ｏ２を介して、ライトイネーブル信号遅延回路Ｖが接続
されている。このライトイネーブル信号遅延回路Ｖは、
インバータ８００，８０２とキャパシタ８０１とＡＮＤ
ゲート８０３とライトイネーブル端子ＷおよびＷＥＯ１
から構成されている。さらに、アドレスブロックＡ内に
は、インバータ８０４とＡＮＤゲート８０５および８０
６がある。

【００６８】そして、アドレスブロックＡ内のＮＭＯＳ
ｍ１〜ｍ１６のゲート電極は、リセット信号ＡＨが与え
られるリセット端子１００１が共通に接続されている。

【００６９】次に、この第３の実施例についての動作を
図９を用いて説明する。

【００７０】まずプリチャージ信号反転ＰＣがＬレベル
である時に、リセット信号ＡＨをＨレベルにすると、Ｎ
ＭＯＳｍ１〜ｍ１６が全てオン状態になるが同時に、Ａ
ＮＤゲート８０５，８０６が禁止状態になり、ともにＬ
レベルを出力するので、このＡＮＤゲート８０５に接続
されたＮＭＯＳｆ４０１，ｆ４０２を含む８個のＮＭＯ
Ｓと、ＡＮＤゲート８０６に接続された８個のＮＭＯＳ
とがオフ状態になり、第１のアドレス信号は無効にな
る。そして、プリチャージ信号反転ＰＣがＨレベルにな
りプリチャージが解除されたのち、ライトイネーブル信
号ＷをＨレベルにする。Ｈレベルになったこのライトイ
ネーブル信号Ｗは、ライトイネーブル信号遅延回路Ｖに
よって、所定時間遅延されて、アドレスブロックＡ内の
ＮＭＯＳｒ１に入力される。そして、ＮＭＯＳｒ１がオ
ン状態になり、デコードラインＪ１をＬレベルにする。
それにともないワードラインＹ１がＨレベルになりワー
ドラインＹ１に対応する４個のメモリセルにデータが書
き込まれる。ワードラインＹ１がＨレベルになるとＮＭ
ＯＳｒ２がオン状態になり、デコードラインＪ２がＬレ
ベルになる。それにともない、ワードラインＹ２がＨレ
ベルになり、このワードラインＹ２に対応する４個のメ
モリセルにデータが書き込まれる。このように、上位の
ワードラインから１本づつ順次Ｈレベルになる。ここ
で、このＳＲＡＭを２μｍ程度のＣＭＯＳＩＣで構成
した場合、ワードラインＹ１がＨレベルになってから、
このワードラインＹ１に対応するメモリセルへのデータ
書き込みが終了するまでの時間が１０ｎｓ、となりのワ
ードラインＹ２がＨレベルになるまでの時間が４ｎｓ程
度である。つまり１０ｎｓの間に、下位のワードライン
が最大で２本Ｈレベルになる。従って、同時に最大で１
２個のメモリしか書き込み状態にならないので、ＮＭＯ
Ｓ８，１０およびＰＭＯＳ７，９のディメンジョンは各
々

【００７１】

【数３】

【００７２】で充分である。従って、第２の実施例より
もさらにチップ面積を縮小できる。また、５Ｖ，０Ｖを
さらに正確にメモリセルへ伝えることができる。

【００７３】さらに、この第３の実施例では、ライトイ
ネーブル信号Ｗを意図的に遅延させてメモリセルへのデ
ータの書き込みを正確にしている。２μｍ程度のＣＭＯ
ＳＩＣでＳＲＡＭを構成した場合、ライトイネーブル信
号ＷがＨレベルになってからビットラインペアのレベル
が確定するまでの時間は約１０ｎｓである。そこで、ラ
イトイネーブル信号遅延回路Ｖにより、ライトイネーブ
ル信号Ｗを約１５ｎｓ遅延させたライトイネーブル信号
ＷＥＯをつくり、このライトイネーブル信号ＷＥＯをア
ドレスブロックＡのＮＭＯＳｒ１に与える。従って、ワ
ードラインＹ１がＨレベルになって、このワードライン
Ｙ１に対応するメモリセルを選択した時には、既にビッ
トラインラインペアのレベル（データ）が確定してい
る。もし、ビットラインペアのレベルが確定していない
とすると、２回目のライト動作の時に、１回目のライト
動作で書き込むことができなかったメモリセルへの書き
込みも同時に行っていることになるので、そのぶん、Ｍ
ＯＳトランジスタのディメンジョンを大きくしなくては
ならないことになる。従って、ライトイネーブル信号Ｗ
を意図的に遅延させているのである。

【００７４】さらに、第３の実施例と第１の実施例とを
組み合わせた例も考えられる。これを第４の実施例とし
て図１０に示す。第４の実施例の動作は、第１の実施例
と第３の実施例から理解できるので説明を省略する。

【００７５】次にゲート回路Ｆの変形例について、図１
１，図１２を用いて説明する。図１１に示すゲート回路
１６ａは、リセット信号ＡＨおよびＡＨ１がＨレベルの
時にはデータバスＤＢ１上のデータ１にかかわらず、デ
ータラインＬ１をＬレベルに、反転データライン反転Ｌ
１をＨレベルにする。（但し、ライトイネーブル信号Ｗ
をＨレベルにした時）つまり、全メモリセルに０を書き
込むことができるようにしたものである。一方、リセッ
ト信号ＡＨおよびＡＨ１がＬレベルの時は、データバス
ＤＢ１上の任意のレベルがビットラインペアに伝えられ
る。

【００７６】図１２に示すゲート回路１６ｂは、リセッ
ト信号ＡＨおよびＡＨ１がＨレベルの時には、全メモリ
セルに１を書き込むようにしたものである。

【００７７】この図１１および図１２に示す回路は、第
１〜第４の実施例に共通に適用できるものである。図１
１および図１２に示すゲート回路Ｆを用いれば、新たに
データバスＤＢ１上に、データを設定しなくても、リセ
ット信号のみでメモリのクリア動作を行うことができる
ので、ＳＲＡＭの初期状態の設定を容易に行うことがで
きる。

【００７８】以上第１〜第４の実施例で示したようなＳ
ＲＡＭは例えば図１３に示すような８ビット×６４ワー
ドの構成で用いられる。図１３において、アドレスブロ
ックＡとメモリブロックＢ１とリード／ライトブロック
Ｃ１は、上述した通りである。そして、Ｂ２〜Ｂ８は、
メモリブロックＢ１と同一の構成をしているメモリブロ
ックであり、Ｃ２〜Ｃ８は、リード／ライトブロックＣ
１と同一の構成をしているリード／ライトブロックであ
る。メモリブロックＢ１〜Ｂ８は、ワードラインＹ１〜
Ｙ１６が共通に接続され、さらに各々４組のビットライ
ンペアによってリード／ライトブロックＣ１〜Ｃ８に接
続されている。リード／ライトブロックＣ２〜Ｃ８は、
アドレス端子ＡＸ１〜ＡＸ４とプリチャージ端子１００
９とデータ書き込み端子１０１４とデータ読み出し端子
１０１５とが接続されさらに、各々データバスＤＢ１〜
ＤＢ８が接続されている。

【００７９】尚、リード／ライトブロックＣＣ２〜Ｃ８
には、リセット制御ブロックＧは存在しない。

【００８０】このように、図１３に示す８ビット×６４
ワード構成のＳＲＡＭを用いれば、液晶ディスプレイ等
の表示キャラクターの一時記憶装置として使用すること
ができる。

【００８１】尚、本発明は、ＳＲＡＭについて限定され
るものではなく例えばＤＲＡＭ（ＤｙｎａｍｉｃＲａ
ｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に適用しても
かまわない。

【００８２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、１ライトサイクル内において、ライト動作を複数
回に分割したので、Ｖ_SSラインおよびＶ_DDラインの電位
が電圧降下によって変動するのを防止できる。従って、
書き込みスピードを落とすことなくメモリセルへ正確に
データを書き込むことができる。

【００８３】また、本発明によれば、Ｖ_SSラインおよび
Ｖ_DDラインの電位をメモリセルに伝えるＭＯＳトランジ
スタのディメンジョンを小さくすることができる。従っ
て、ＳＲＡＭのチップ面積を大幅に縮小できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図

【図２】各トランジスタの略号を説明する図

【図３】アドレスブロックＡの拡大図

【図４】３ステートバッファの詳細回路図

【図５】第１の実施例の動作を示す図

【図６】本発明の第２の実施例を示す図

【図７】第２の実施例の動作を示す図

【図８】本発明の第３の実施例を示す図

【図９】第３の実施例の動作を示す図

【図１０】本発明の第４の実施例を示す図

【図１１】ゲート回路Ｆの変形例を示す図

【図１２】ゲート回路Ｆの変形例を示す図

【図１３】８ビット×６４ワードの構成のＳＲＡＭを示
す図

【図１４】本発明の第１の実施例を示す図

【符号の説明】

ＡアドレスブロックＢ１メモリブロックＣ１リードライトブロックＤデータ選択ブロックＥデータブロックＦゲート回路Ｇリセット制御ブロックＨＲ−Ｓフリップフロップ回路

Claims

【特許請求の範囲】

【請求項１】データを記憶するための複数のメモリセ
ルと、前記メモリセルを選択する複数のワードラインと、前記メモリセルへデータを転送する複数のビットライン
と、第１のアドレス信号に応答して前記ワードラインを選択
する第１のデコーダと、第２のアドレス信号に応答して前記ビットラインを選択
する第２のデコーダと、書き込み許可信号に応答して前記ビットラインにデータ
を与えるデータ書き込み回路と、前記ワードラインの所定の本数に対応して各々設けら
れ、順次活性化する第１のリセット信号群に各々が応答
して、対応する前記所定の本数のワードラインを全て選
択するように前記第１のデコーダを制御する複数の第１
のリセット制御回路と、最初に活性化する前記第１のリセット信号に応答して、
前記ビットラインの全てを選択するように前記第２のデ
コーダを制御する第２のリセット制御回路とを有するこ
とを特徴とする半導体記憶装置。
【請求項２】データを記憶するための複数のメモリセ
ルと、前記メモリセルを選択する複数のワードラインと、前記メモリセルへデータを転送する複数のビットライン
と、第１のアドレス信号に応答して前記ワードラインを選択
する第１のデコーダと、第２のアドレス信号に応答して前記ビットラインを選択
する第２のデコーダと、書き込み許可信号に応答して前記ビットラインにデータ
を与えるデータ書き込み回路と、リセット信号に応答して前記第１のアドレス信号の入力
を無効にするアドレス無効回路と、前記リセット信号および前記書き込み許可信号に応答し
て最上位の前記ワードラインを選択する第１選択回路
と、前記各ワードライン間に各々電気的に接続され、上位の
ワードラインが選択されたことに応答して下位のワード
ラインを選択する第２選択回路と、前記リセット信号に応答して全ての前記ビットラインを
選択するように前記第２のデコーダを制御するリセット
回路とを有することを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置はさら
に、前記書き込み許可信号を所定時間遅延させて前記第１選
択回路に与える遅延回路を有することを特徴とする半導
体記憶装置。